半導体装置及びそのレイアウト方法
【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層M1、M2と、複数のデータ入出力端子と、N本のデータ線(DU、DL)を含むデータバスとを備え、N本のデータ線は所定の配線長の長短に応じた2種類のデータ線群を含む。配線層M1、M2にはデータ線(DL、DU)の各々に隣接する複数のシールド線(Sa、Sb、Sc)が配置され、各データ線(DL、DU)は、配線層M1、M2の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線(DL、DU)の間のカップリング容量を抑え、データバスのクロストークを防止することができる。
【解決手段】本発明の半導体装置は、配線層M1、M2と、複数のデータ入出力端子と、N本のデータ線(DU、DL)を含むデータバスとを備え、N本のデータ線は所定の配線長の長短に応じた2種類のデータ線群を含む。配線層M1、M2にはデータ線(DL、DU)の各々に隣接する複数のシールド線(Sa、Sb、Sc)が配置され、各データ線(DL、DU)は、配線層M1、M2の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線(DL、DU)の間のカップリング容量を抑え、データバスのクロストークを防止することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データを伝送するデータ線群を含むデータバスと、このデータバスの伝送データを外部との間で入出力する複数のデータ入出力端子とを備える半導体装置に関する。
【背景技術】
【0002】
近年、複数のメモリセルにデータを記憶可能なDRAM(Dynamic Random Access Memory)等の半導体装置の大容量化と高速化に伴い、高密度に配置したデータバスを経由して伝送データを外部との間で高速に転送可能な構成が要求される。一般的なDRAMの形態として、例えば、後述の図1〜図4に示す構成を想定すると、メモリセルMCから読み出されたデータは、内部回路を経由してデータバスDB1に伝送され、高速なクロックに同期してデータバスDB1からDQパッド群に転送され外部に出力される。DQパッド群は、例えば、後述の図6のDQパッド領域R4に示すように配置されるので(DQパッド0〜15)、データバスDB1から複数のDQパッドに延伸されるデータ線群を有している。この場合、複数のデータ線が互いに近接配置される状態で高速なデータ転送が行われると、隣接データ線間のカップリングに起因するノイズ等によって伝送品質が劣化する恐れがある。そのため、従来から、並列に配置される複数のデータ線の伝送品質を良好にするための配線構造が提案されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−231513号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
図17は、上記データバスDB1の複数のデータ線を配置するための一般的な構造例であり、データバスDB1のDQパッド領域R4(図1)の左端付近の断面構造図を示している。すなわち、データバスDB1の複数のデータ線Dは、上層の配線層M2では同じ幅の複数のデータ線Dが同じ間隔で並列に配置され、隣接データ線間にカップリング容量Ccが存在する。一方、下層の配線層M1にはノイズ対策のために電源等に接続される広い幅の配線が配置されるが、かかる対策のみでカップリング容量Ccを十分に抑制することは困難である。
【0005】
ここで、図18を用いて、データバスDB1を経由する高速なデータ転送に伴う問題点を説明する。図18(A)は、データバスDB1をモデル化した伝送回路を表している。また、図18(B)は、図18(A)の中央の着目配線に関し、入力信号Aの波形と、伝送信号Bの波形と、出力信号Cの波形とを示している。入力信号Aは、両側に隣接する2本の配線からカップリング容量Ccの影響によるクロストークを受ける結果、伝送信号Bの波形にはなまりが生じる。このとき、データバスDB1の配線群が同じタイミングで動作し、そのレベル(ハイ/ロー)がランダムに変化するため、両側の隣接配線の状態は次の3通りが考えられる。
(状態1)両方の隣接配線が着目配線と同相に変化する。
(状態2)一方の隣接配線が着目配線と同相に変化し、他方の隣接配線が着目配線と逆相に変化する。
(状態3)両方の隣接配線が着目配線と逆相に変化する。
【0006】
これにより、伝送波形Bは、上記3通りの状態に対応して異なる振る舞いをする。すなわち、伝送波形Bがハイに立ち上がるタイミングは、図18(B)の右側に拡大して示すように、状態1に対応するタイミングt1と、状態2に対応するタイミングt2と、状態3に対応するタイミングt3との3通りがある。その結果、出力信号Cの波形には、図18(B)の下側に示すように、状態1、2、3に応じて異なる遅延Δtが生じる。この現象を前提にすると、着目配線からデータを受け取る回路は、状態1、2、3のタイミングのずれを許容できるように設計する必要があるが、かかる設計はクロックと同等の高速動作の環境下では実現困難である。そのため、他の方策により、データバスDB1の隣接データ線間のカップリング容量Ccを低減することが望ましい。
【0007】
データバスDB1の隣接データ線間のカップリング容量Ccを低減する第1の方策は、図17の構造を基本にしつつ、各データ線Dの間隔を広げることである。このように間隔を広げることで、図17のカップリング容量Cc自体は小さくなるが、間隔を広げた分だけ広い配置領域が必要となり、チップサイズの増加につながるとともに、クロストークの抑制効果も十分ではないという問題がある。
【0008】
図19は、データバスDB1の隣接データ線間のカップリング容量Ccを低減する第2の方策を説明する構造図である。図19に示すように、隣接するデータ線Dの間にシールド線Sを配置することで、カップリング容量Ccを十分に低減してクロストークを抑えることができる。しかし、第2の方策の場合、図17とデータ線Dの本数及び配置間隔がいずれも同じであるとしたとき、シールド線Sの追加により単純に配線数が倍増するので、チップサイズの増加は避けられないという問題がある。
【0009】
図20は、第1の方策と第2の方策の間を取った第3の方策を説明する構造図である。図20に示すように、2個1組のデータ線Dを隣接させつつ、その両側にはシールド線Sが配置されている。これにより、第1の方策よりもクロストークの抑制効果は高く、かつ第2の方策よりも配置領域を小さくすることができる。しかし、図17に比べると、広い配置領域が必要であり、この場合もチップサイズの増加につながるという問題がある。
【0010】
このように、従来の半導体装置においては、高速なデータ伝送に用いるデータバスの配線構造を実現する場合、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満足する設計は困難であった。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明の半導体装置は、半導体基板の上部に形成される第1の配線層と、前記第1の配線層の上層に形成される第2の配線層と、データを入出力する複数のデータ入出力端子と、前記第1及び第2の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスとを備えて構成される。本発明の半導体装置においては、前記N本のデータ線のうち、M本(M:M<Nを満たす整数)の第1データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のN−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長を有し、前記第1及び第2の配線層には、前記N本のデータ線の各々に隣接する複数のシールド線が配置され、前記N本のデータ線は、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置される。
【0012】
本発明の半導体装置によれば、半導体装置内のデータバスを経由して複数の入出力端子との間でデータを伝送する場合、配線長の異なる2種類のデータ線群を含むN本のデータ線によりデータバスを構成し、N本のデータ線を第1及び第2の配線層に配置し、各々のデータ線にシールド線を隣接させるとともに、積層方向でデータ線同士が重ならないように配置した。かかる配線構造により、配線長の短い第1データ線と、配線長の長い第2データ線は、それぞれの線の幅や隣接シールド線との間隔等の寸法条件を最適に設定することで、データ線同士のカップリング容量を確実に低減することができる。この場合、同一配線層内のデータ線同士のカップリング容量に加え、積層方向で斜めに向き合うデータ線同士の間隔を確保し、そのカップリング容量も有効に低減することができる。そのため、データバスの配置領域を拡大することなく、データバスのクロストークの影響を抑制して伝送品質を向上させることができる。
【発明の効果】
【0013】
以上述べたように本発明によれば、半導体装置の高速なデータ転送に用いるデータバスを2層の配線層に形成し、データバスの各データ線の配線長に応じて寸法条件を適切に設定し、シールド線によるシールド効果を高める配線構造を実現することができる。よって、データ線同士のカップリング容量を十分に低減してクロストークの影響による伝送性能の劣化を防止し、データバスを小さい配置領域で構成することができる。従って、チップサイズを増加させることなくデータバスの伝送性能を良好に保つことが可能な半導体装置を実現することができる。
【図面の簡単な説明】
【0014】
【図1】本実施形態のDRAMの概略の全体構成を示すブロック図である。
【図2】図1のアンプ領域のデータアンプ及びライトアンプの回路構成の一例を示す図である。
【図3】図1の中央領域のデータバス間バッファの回路構成の一例を示す図である。
【図4】図1のDQ領域の入出力回路の単位回路の構成例を示す図である。
【図5】本実施形態のDRAMの読み出し動作に関し、図4の回路構成における動作波形の一例を示す図である。
【図6】図1のDQ領域において本発明の特徴的な配線構造を示す図である。
【図7】図6のデータバスに関し、リード用バッファ領域における断面構造図を示す図である。
【図8】図7の断面構造図に対して各データ線及び各シールド線の幅と隣接配線間の間隔を付記した図である。
【図9】図6のDQ領域に含まれる単位DQ領域のレイアウトを示す図である。
【図10】図9のセルを含む範囲を拡大して示す図である。
【図11】第1の比較例の配線構造を示す図である。
【図12】第2の比較例の配線構造を示す図である。
【図13】第3の比較例の配線構造を示す図である。
【図14】本発明の配線構造の第1の変形例を示す図である。
【図15】本発明の配線構造の第2の変形例を示す図である。
【図16】本発明の配線構造の第3の変形例を示す図である。
【図17】従来のデータバスの複数のデータ線を配置するための一般的な構造例を示す図である。
【図18】従来のデータバスを経由する高速なデータ転送に伴う問題点を説明する図である。
【図19】従来のデータバスの隣接データ線間のカップリング容量を低減する第2の方策を説明する構造図である。
【図20】従来のデータバスの隣接データ線間のカップリング容量を低減する第3の方策を説明する構造図である。
【発明を実施するための形態】
【0015】
以下、本発明の好ましい実施形態について説明する。以下では、半導体装置の一例であるDRAM(Dynamic Random Access Memory)に対して本発明を適用する場合の実施形態について添付図面を参照しながら詳しく説明する。
【0016】
図1は、本実施形態のDRAMの概略の全体構成を示すブロック図である。図1に示すDRAMは、メモリセル領域R1と、アンプ領域R2と、中央領域R3と、DQ領域R4とに区分されている。メモリセル領域R1には、複数のワード線(不図示)と複数のビット線BLとの交点に配置される複数のメモリセルMCと、それぞれのビット線BLの一端に接続される複数のセンスアンプSAと、それぞれのセンスアンプSAと選択的に接続される複数の入出力線I/Oとが設けられている。なお、メモリセル領域R1には、ワード線延伸方向の端部に配置されるXデコーダXDECと、ビット線延伸方向の端部に配置されるYデコーダYDECとが付随している。
【0017】
メモリセル領域R1において、アクセス対象のメモリセルMCの読み出し動作時は、メモリセルMCに電荷として保持される情報がビット線BLに読み出されてセンスアンプSAによって増幅される。センスアンプSAによって増幅されたリードデータは入出力線I/Oに伝送される。一方、アクセス対象のメモリセルMCの書き込み動作時は、後述の経路で入出力線I/Oに伝送されるライトデータがセンスアンプSA及びビット線BLを経由してメモリセルMCに書き込まれる。
【0018】
アンプ領域R2には、それぞれの入出力線I/OとデータバスDB2との間に配置される複数のデータアンプDA及び複数のライトアンプWAが設けられている。データアンプDAは、入出力線I/Oを経由して伝送されるリードデータを増幅して、データバスDB2に送出する。ライトアンプWAは、データバスDB2を経由して伝送されるライトデータを保持して増幅し、入出力線I/Oに送出する。
【0019】
図2は、アンプ領域R2のデータアンプDA及びライトアンプWAの回路構成の一例を示している。データアンプDAは、複数のMOSトランジスタと論理回路から構成され、入出力線I/Oを構成する1対の配線IOT、IOBの差電圧として入力されるリードデータを増幅し、それをデータバスDB2の配線に出力する。また、ライトアンプWAは、複数のMOSトランジスタと複数のインバータから構成され、データバスDB2の配線から入力されるライトデータを保持して増幅し、それを上記1対の配線IOT、IOBの差電圧として出力する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr1に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw1に沿って流れる。なお、図2では、各回路に供給される各種電源、グランド、制御信号の表記については省略するものとし、以下の図3及び図4でも同様とする。
【0020】
次に、図1の中央領域R3には、データバスDB1とデータバスDB2との間に配置されるデータバス間バッファBDDが設けられている。すなわち、データバス間バッファBDDは、データバスDB2から受け取ったリードデータをバッファリングしてデータバスDB1に送出し、データバスDB1から受け取ったライトデータをバッファリングしてデータバスDB2に送出する双方向のバッファである。
【0021】
図3は、中央領域R3のデータバス間バッファBDDの回路構成の一例を示している。図3のデータバス間バッファBDDは、複数のMOSトランジスタと複数のインバータから構成され、データバスDB2の配線から入力されるリードデータを保持してデータバスDB1の配線に出力するとともに、データバスDB1の配線から入力されるライトデータを保持してデータバスDB2の配線に出力する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr2に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw2に沿って流れる。なお、データバスDB1及びデータバスDB2の各々がN本のデータ線によって構成される場合、図3のデータバス間バッファBDDをN個配置する必要がある。
【0022】
次に、図1のDQ領域R4には、外部接続されるDQパッド群(図1では不図示)と、データバスDB1(本発明のデータバス)とDQパッド群との間に配置される入出力回路CIOと、中央領域R3の近傍に配置される複数のリード用バッファBR(本発明の所定の回路)が設けられている。DQパッド群は、DRAMのI/O数に対応する複数のDQパッド(本発明の複数のデータ入出力端子)を含む。入出力回路CIOは、各々のDQパッド付近に配置される複数のライト用バッファBWと、リードデータをDQパッド群に転送する複数のリードデータ転送回路CR(図4)とを含む。中央領域R3のデータバス間バッファBDDからデータバスDB1に転送されるリードデータは、リード用バッファBR、入出力回路CIOのリードデータ転送回路CR、DQパッド群の順に転送され、DQパッド群から外部転送される。また、外部から受け取ったライトデータは、DQパッド群、ライト用バッファBW、データバスDB1の順に転送され、データバス間バッファBDDに送られる。
【0023】
図4は、DQ領域R4の入出力回路CIOの単位回路の構成例を示している。図4に示すように、入出力回路CIOの単位回路には、データバスDB1のうちの2本のデータ線D1、D2と、特定のDQパッドとの間に配置されるリードデータ転送回路CR及びライト用バッファBWが含まれる。リードデータ転送回路CRは、複数のMOSトランジスタから構成され、上記データ線D1、D2を経由して入力されるリードデータである2ビットのデータData1、Data2を、所定周期のクロックCK及び反転クロックCKBに同期して、DQパッドにシリアル転送する。ライト用バッファBWは、複数のMOSトランジスタと複数のインバータから構成され、DQパッドから入力初段部を介して入力されるライトデータを2系統に分岐して保持し、それを上記データ線D1、D2のパラレルデータであるデータData1、Data2として転送する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr3に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw3に沿って流れる。
【0024】
図5は、本実施形態のDRAMの読み出し動作に関し、図4の回路構成における動作波形の一例を示している。読み出し動作時には、メモリセルMCからのリードデータ(データData1、Data2)がセンスアンプSA、データアンプDAでそれぞれ増幅された後、データバスDB2、データバス間バッファBDD、データバスDB1、リード用バッファBRを経由して、図4のリードデータ転送回路CRに到達する。そして、図5に示すように、上述のクロックCK/CKBに同期し、DQ信号としてデータData1、Data2が交互にDQパッドから出力される。
【0025】
なお、I/O数に応じた所定数のDQパッドに関しては、図5の動作波形は共通のタイミングで制御される。すなわち、実際のDRAMのI/O数は、例えば×8、×16、×32等、多様に設定され、これに対応してDQパッドの個数は8個、16個、32個のようになる。このような場合であっても、複数のDQパッドは共通のクロックCK/CKBに同期して同時に動作するので、データバスDB1におけるデータ転送のタイミングは全てのDQパッドについて一致している必要がある。
【0026】
また、図4の入出力回路では、2本のデータ線D1、D2を経由して2ビットのリードデータを入出力回路CIOにパラレル転送し、それを1個のDQパッドにシリアル転送する例を示したが、パラレル転送のビット数nは、DRAMの規格に応じて適宜に設定することができる。例えば、DDR2(Double Data Rate 2)の場合はn=2、DDR3(Double Data Rate 3)の場合はn=4に設定される。この場合、データバスDB1を構成するデータ線の本数は、n×I/O数になる。例えば、I/O数が16で、n=4の場合、データバスDB1は全部で64(4×16)本のデータ線により構成する必要がある。
【0027】
次に図6は、図1のDQ領域R4において、本発明の特徴的な配線構造を示している。図6では、DQ領域R4内に16個のDQパッドが配置されることを想定する。そして、16個のDQパッドを、データの下位8ビットに対応する8個のDQパッド0〜7と、データの上位8ビットに対応する8個のDQパッド8〜15の2グループに分けるものとする。DQ領域R4は、図6の左側から順に、リード用バッファ領域RBと、下位DQ領域RLと、上位DQ領域RUとに区分される。また、下位DQ領域RL及び上位DQ領域RUの各々は、それぞれが1個のDQパッドを含む8個の単位DQ領域Rd(計16個の単位DQ領域Rd)に区分される。
【0028】
リード用バッファ領域RBには、前述した複数のリード用バッファBRが配置されている。下位DQ領域RLには、下位側のDQパッド0〜7が配置され、上位DQ領域RUには、上位側のDQパッド8〜15が配置される。各々のDQパッドを含む単位DQ領域Rdには、1つのライト用バッファBWを含む入出力回路CIOの単位回路(図4)が配置される。なお、図6では回路表記を簡略化しており、各々のリード用バッファBRと各々のライト用バッファBWを2個1組のインバータで示し、それ以外の回路部分は省略している。
【0029】
図6に示すように、データバスDB1は、リード用バッファ領域RBと16個のDQパッドとの間に延伸される16本のデータ線群で表される。なお、図6では簡単のためパラレル転送については表記していない。本実施形態の配線レイアウトの特徴の一つは、データバスDB1のデータ線群のうち、上位DQ領域RUのDQパッド8〜15との間の8本のデータ線DU(実線矢印で表す)をDRAMの上層の配線層M2(本発明の第2の配線層)に形成するとともに、下位DQ領域RLのDQパッド0〜7との間の8本のデータ線DL(破線矢印で表す)を配線層M2の下層の配線層M1(本発明の第1の配線層)に形成することである。図6からわかるように、リード用バッファ領域RBから見て、上位DQ領域RUに延伸される各データ線DUは、下位DQ領域RLに延伸される各データ線DLに比べて配線長が短く、概ね半分になっている。
【0030】
図7は、図6のデータバスDB1に関し、リード用バッファ領域RBのB−B’断面における基本の断面構造図を示している。DRAMの配線層M1、M2には、データバスDB1のデータ線群に加えて、データバスDB1のデータ線群をシールドするためのシールド線群が形成される。具体的には、上層の配線層M2には複数のデータ線DUが配置され、下層の配線層M1には複数のデータ線DLが配置されている。また、上層の配線層M2には各データDU線の間に複数のシールド線Saが配置され、下層の配線層M1には各データ線DLの間に複数のシールド線Sb、Scが配置されている。このように同層の配線層(M1、M2)においては、データ線とシールド線が交互に配置されるので、隣接データ線間(DU間またはDL間)のカップリングを小さくすることができる。
【0031】
なお、図7では、全部で8本のデータ線を含む基本構造に対応しているが、実際のデータバスDB1のデータ線の本数に対応させる必要がある。そのため、図7の基本構造を繰り返し配置することで、多数のデータ線を含むデータバスDB1に適用すればよい。正確には、図7の基本構造から、一方の端部に位置する1組のシールド線Sa、Sbを取り除いたものを単位構造として繰り返し配置すればよい。例えば、DQパッドの個数(I/O数)が16で、パラレル転送のビット数n=4である場合は、4×16=64本のデータ線が必要となるので、8つの上記単位構造を繰り返し配置すればよい。
【0032】
図7の上下方向の位置関係に着目すると、2本のデータ線DU毎に、その直下に幅の広いシールド線Scが対向配置されている。そして、配線層M2の各データ線DUに対し、その下層の各データ線DLが斜め下方に対向する位置関係にある。図7の例では、各々のデータ線DUの右斜め下方又は左斜め下方にデータ線DLが位置するので、最短距離の位置関係にある1対のデータ線DL、DUの間隔を十分に確保することができる。つまり、上下に対向するデータ線同士はシールド線によりシールドされないが、距離を置いて配置できるため、その分カップリングを抑制することができる。
【0033】
さらに、仮に1層の配線層のみを用いて図7と同数のデータ線群及びシールド線群をそれぞれ配置するには、かなりの配置領域を要するのに対し、図7の例では2層の配線層M1、M2を用いているため、配置領域のサイズ(図7の横幅)を小さくすることができる。よって、同じ条件のデータバスDB1を構成する場合、本実施形態の配線レイアウトを採用すれば、チップサイズの縮小に有利となる。
【0034】
次に、図6及び図7に示した本実施形態の配線レイアウトに関する具体的な設計条件を説明する。従来のデータバスDB1の配線構造に由来する問題点として既に説明したように(図18参照)、データバスDB1の伝送性能を確保するには、各データ線間の転送タイミングのバラツキを低減することが重要である。ここで、配線層M2のデータ線DUと配線層M1のデータ線DLの伝送遅延が等しければ、両者の転送タイミングも等しくなる。そのため、各データ線DU、DLの容量Cと抵抗Rとによって定まる時定数τ=CRが揃っていることが望ましい。以下、配線層M2のデータ線DUと配線層M1のデータ線DLのそれぞれの時定数τを一致させるための設計条件を導く。
【0035】
図6において、遠端側の上位DQ領域RUに延伸される配線層M2のデータ線DUの配線長に比べ、近端側の下位DQ領域RLに延伸される配線層M1のデータ線DLの配線長はほぼ半分とみなすことができる。例えば、リード用バッファBRからDQパッド14、15までの長さをLaとし、リード用バッファBRからDQパッド6、7までの長さLbとして両者を対比すれば、概ね、La:Lb=2:1の関係を満たしている。このような寸法条件の下で、配線層M1、M2のそれぞれの層抵抗が同一であると仮定すると、データ線DU、DLのそれぞれの抵抗Rを一致させるには、配線長Laを有するデータ線DUの幅を、その半分の配線長Lbを有するデータ線DLの幅の2倍に設定すればよい。つまり、配線層M1のデータ線DLは、配線層M2のデータ線DUに比べ、長さと幅がともに半分となる。従って、データ線DLの容量Cは、データ線DUに比べて小さい値になる。そのため、配線層M1におけるデータ線DLの配線間隔は、配線層M2におけるデータ線DUの容量Cと一致する程度まで、小さくすることが可能となる。
【0036】
以下、本実施形態の配線レイアウトにおける寸法条件の設定手法を説明する。図8は、図7の断面構造図に対し、各データ線及び各シールド線の幅wと、隣接配線間の間隔gを付記したものである。図8に示すように、配線層M2においては、各データ線DUが共通の幅w1を有し、各シールド線Saが交互に幅w2、w3を有している。また、配線層M1においては、3本のシールド線Sbが幅w4を有し、各データ線DLが共通の幅w5を有し、2本のシールド線Scが幅w6を有している。一方、配線層M2においては、隣接する配線同士が2通りの間隔g1、g2で配置され、配線層M1においては、隣接する配線同士が2通りの間隔g3、g4で配置される。さらに、上下の配線層M1、M2の間で、1対のデータ線DU、DL同士が斜め方向の最短の間隔g7で配置される。
【0037】
配線層M2において、データ線DUの幅w1と間隔g1、g2については、データバスDB1の伝送特性を満足する値にそれぞれ設定され、g1<g2の関係が満たされる。上述したように、時定数τ及び容量Cの設計条件に基づき、配線層M1のデータ線DLの幅w5と、配線層M2のデータ線DUの幅w1については、w1>w5の関係を満たすように設定できる。この場合、配線層M1の層抵抗が、配線層M2の層抵抗のk倍であると仮定すると、前述した配線長の違い(La=2×Lb)を考慮して、w5=0.5×w1×kと設定できる。配線層M1、M2が同一の層抵抗である場合(k=1)、w5=0.5×w1となることは前述した通りである。
【0038】
配線層M1のデータ線DLは、配線層M2のデータ線DUに比べ、配線長も幅も小さいため、その分だけ容量値が小さくなることから、配線層M1のデータ線DLの容量値を増加させる余地がある。そのため、図8に示すように、各データ線と各シールド線との間隔に関し、配線層M1の間隔g3、g4を配線層M2の間隔g1、g2よりも小さく設定できる。この間隔g3、g4を適切に設定することにより、データ線DLの所望の容量値を調整可能となる。
【0039】
一方、配線層M1の間隔g3、g4を小さく設定することでスペースが増加するので、その分だけシールド線Scの幅w6を拡大することができる。これにより、シールド線Scの抵抗が十分に低下する。また、例えば電源やグランドなどの固定電位をシールド線Scに接続してもよい。この場合、シールド線Scの直上に対向する配線層M2のシールド線Saの間をビアで接続して電源やグランドを供給してもよい。なお、配線層M1のシールド線Sbに関しても、配線層M2のシールド線Saとビアで接続し、電源やグランドを供給してもよい。
【0040】
また、配線層M2のシールド線Saの幅w2、w3と、配線層M1のシールド線Sbの幅w4は、いずれも小さく設定し、配線層M2の間隔g1及び配線層M1の間隔g3も小さく設定することで、上下の配線層M1、M2間で斜め方向に対向する各1対のデータ線DU、DLの間隔g7を大きく取ることができる。これにより、配線層M1、M2の各データ線間のカップリングを小さくすることができる。
【0041】
以上述べた各寸法条件が相まって、前述したように、図8の配置領域のサイズdを小さくし、全体のレイアウト面積を縮小することができる。
【0042】
次に、図9を参照して、図6のDQ領域R4に含まれる単位DQ領域Rdのレイアウトについて説明する。既に説明したように、図6のレイアウトでは、データバスDB1の配線層M2、M1の各データ線が横方向に配線される。そして、配線層M2、M1のさらに下層の配線層M0には、トランジスタのソースに供給する電源用(グランド用も含む)の電源配線が形成される。図9に示すように、配線層M0の電源配線V(M0)は縦方向に配線されている。一方、配線層M1には電源配線V(M1)が横方向に配線されるので、配線層M0の電源配線V(M0)と配線層M1の電源配線V(M1)がメッシュ状に配置され、メッシュで区画された部分にセルCeが構成される。
【0043】
図10は、図9のセルCeを含む範囲を拡大して示している。セルCe内の両側には2個のトランジスタが形成されている。縦方向に延びる配線層M0の電源配線V(M0)は、ビアV0を介して各々のトランジスタのソースSと接続されている。また、電源配線V(M0)は、ビアV1を介して配線層M1の電源配線V(M1)と接続されている。ここで、ビアV0とビアV1の間の距離が長いと、電源配線V(M0)の部分的な抵抗R0が無視できなくなる。
【0044】
図10(A)では、横方向に延びる配線層M1の電源配線V(M1)が1本だけ配置されるが、図10(B)に示すように、電源配線V(M1)を所定間隔で繰り返し配置してメッシュ状にすることが望ましい。これにより、セルCe内のトランジスタのソースは、1個のビアV0を介して両方向の2個のビアV1までの2系統の接続経路を経由して電源配線V(M1)と接続可能となり、抵抗R0の影響を抑制することができる。この場合、図10(A)の抵抗R0は、図10(B)では抵抗R0/2に半減することができる。
【0045】
なお、配線層M1のシールド線Sc(図7)は、その幅w6が広く抵抗が低いため、配線層M0の電源配線V(M0)に電源を供給するための配線として適している。この場合、上述したように、シールド線Scから直上の配線層M2のシールド線Saとの間をビアで接続して同電位にすることで、より一層抵抗を下げることができる。
【0046】
次に、本発明の配線構造を採用する場合の効果を確認するためのシミュレーション結果について説明する。以下では、本発明の配線構造を採用しない場合の3つのレイアウト例を比較例として図11〜図13に示し、本発明の配線構造を採用する場合との比較を行う。各レイアウト例に対するシミュレーションでは、それぞれの条件の下で所定のデータ線のカップリング容量を求めて比較を行った。カップリング容量の評価に際しては、着目データ線の全体の容量のうち、隣接配線とのカップリング容量が占める比率(%)を求めた。以下のシミュレーションの結果に関し、隣接配線間のクロストークの影響を抑制するためには、データ線容量のうちカップリング容量が占める比率を概ね10%以下に抑える必要がある。
【0047】
図11は、第1の比較例の配線構造を示している。第1の比較例は、配線層M2に一定の間隔及び一定の幅でデータ線群を配置し、配線層M1に幅の広い配線を配置している。データ線群は、上位DQ領域RUに延伸されるデータ線DUと、下位DQ領域RLに延伸されるデータ線DLが交互に配置される。寸法条件は、各データ線の幅w=0.4μm、間隔g=0.8μm、8本のデータ線を含む配置領域のサイズd=9.6μmとする。また、配線層M1、M2はアルミニウムにより形成されるものとし、以下の図12及び図13でも同様とする。図11の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が12.5%となり、データ線DLに着目したときのカップリング容量Ccの比率が25%となった。よって、例えば、両側をデータ線DUに挟まれた1本のデータ線DLに着目した場合、両側のカップリング容量Ccを考慮すると、その比率は併せて50%となり、クロストーク対策には不十分である。なお、データ線DU側とデータ線DL側の結果の違いは、既に説明したように近端側の下位DQ領域RLと遠端側の上位DQ領域RUに至る配線長の違い(約1対2)に依存するものである。
【0048】
図12は、第2の比較例の配線構造を示している。第2の比較例は、第1の比較例に類似する配置であるが、その寸法条件が異なっている。すなわち、各データ線の幅wについては、w=0.4μmであり図11と同様であるが、間隔gについてはg=2μmと大きく取られている。また、8本のデータ線を含む配置領域のサイズdについても、図11よりも大きく取られ、d=19.2μmとなっている。図12の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が5%となり、データ線DLに着目したときのカップリング容量Ccの比率が10%となった。よって、例えば、両側をデータ線DUに挟まれた1本のデータ線DLに着目した場合、両側のカップリング容量Ccを考慮すると、その比率は併せて20%となる。この結果は、図11よりも向上しているが、クロストーク対策には不十分であり、かつ配置領域のサイズの面で不利になる。
【0049】
図13は、第3の比較例の配線構造を示している。第3の比較例は、第1及び第2の比較例と異なり、配線層M2にデータ線とシールド線が交互に配置されるとともに、1本置きに配置されるデータ線群はデータ線DUとデータ線DLが交互に配置されている。各データ線と各シールド線の幅w及び間隔gは、w=0.4μm、g=0.8μmであり、図11と同様である。一方、8本のデータ線及び8本のシールド線を含む配置領域のサイズdについては、d=19.2μmとなり、図12と同様である。図13の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が1%以下となり、データ線DLに着目したときのカップリング容量Ccの比率が1%以下となった。この結果は、クロストーク対策には適しているが、配置領域のサイズの面で不利になる。
【0050】
次に、本発明の配線構造を採用したレイアウト例は、図8と同様の配線構造を有している。そして、図8の具体的な寸法条件として、配線層M2に関して、w1=w2=w3=0.4μm、g1=0.48μm、g2=0.72μmとし、配線層M1に関して、w4=w5=0.28μm、w6=1.78μm、g3=0.28μm、g4=0.34μmとする。また、配置領域のサイズdについては、d=8μmとなっている。このような配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、配線層M2のデータ線DUに着目したときのカップリング容量Ccの比率が1%以下となり、配線M1のデータ線DLに着目したときのカップリング容量Ccの比率が1%以下となった。また、斜め上下に位置するデータ線DU、DL同士では、配線層M2のデータ線DUに着目したときのカップリング容量Ccの比率が8%以下となり、配線層M1のデータ線DLに着目したときのカップリング容量Ccの比率が4%以下となった。
【0051】
以上のように、本発明の配線構造を採用した場合、各データ線容量のうちカップリング容量が占める比率は最大でも10%を超えないので、クロスストークの影響を抑制する効果が得られるとともに、その場合に必要な配置領域のサイズは、図12及び図13の場合に比べて42%程度まで縮小することができる。従って、本発明の配線構造により、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満たすことができる。
【0052】
本実施形態では、本発明の配線構造を適用した半導体装置の例について具体的に説明したが、本発明の配線構造は本実施形態に示した形態に限られることがなく、以下に挙げる多様な変形例がある。
【0053】
図14は、本発明の配線構造の第1の変形例を示している。第1の変形例は、図7の基本構造のうち、配線層M1の幅の広いシールド線Scに代えて、幅の狭いシールド線Sbとその両側の2本のテスト用信号線Tを配置したものである。シールド線が電源配線(固定電位に接続される配線)を兼ね、例えば下層の配線層M0から十分な電源供給が行われる場合、抵抗を下げるために幅を広げる必要性は小さくなる。そのため、上述のシールド線Scを細らせたシールド線Sbに置き換えることで、その両側のスペースを電位変動の影響が少ないテスト用信号線Tを配置して有効活用することができる。なお、テスト用信号線Tは直上のデータ線DUと対向するため、電位変動が大きい配線は望ましくないが、テスト用途には限らず多様な用途の配線を配置することができる。
【0054】
図15は、本発明の配線構造の第2の変形例を示している。第2の変形例は、配線層M1、M2のそれぞれに、配線長の長いデータ線Daと配線長の短いデータ線Dbとを混在させて配置したものである。この場合、各データ線Daの共通の幅waは、各データ線Dbの共通の幅wbよりも広くなっている。一方、データ線Da、Dbと隣接シールド線との間隔は抵抗や容量に応じて適宜に設定されるが、上下で斜め方向に対向するデータ線間は十分な間隔が取られている。また、各シールド線Sa、Sb、Scは、積層方向に対向するデータ線Da、Dbとの位置関係に応じて異なる幅に設定される。第2の変形例は、図7の基本構造とは異なり、両方の配線層M1、M2に配置される複数のデータ線Daが遠端側の上位DQ領域RUに延伸され、両方の配線層M1、M2に配置される複数のデータ線Dbが近端側の下位DQ領域RLに延伸されるので、配線層M1、M2と各DQ領域RU、RLとの対応関係は一律にはならない点が特徴的である。
【0055】
図16は、本発明の配線構造の第3の変形例を示している。第3の変形例は、配線層M2のデータ線Daと配線層M1のデータ線Dbを同じ配線長にしたものである。すなわち、図7の基本構造とは異なり、各データ線Da、Dbの配置がDQパッド群の位置に依存しない形態となっている。図16に示すように、配線層M2のデータ線Da及びシールド線Saの共通の幅waと共通の間隔gaは、配線層M1のデータ線Db及びシールド線Sbの共通の幅wb及び共通の間隔gbとに対し、wa<wbの関係とga>gbの関係を満たすように設定されている。
【0056】
図16の配線構造に対し、図11〜図13で説明したシミュレーションによってデータ線容量に占めるカップリング容量Ccの比率を求めた。このときの寸法条件は、
wa=0.4μm、ga=0.8μm、wb=0.6μm、gb=0.6μmとし、上記シミュレーションを行った結果、データ線Daに着目したときのカップリング容量Ccの比率が1%以下となり、データ線Dbに着目したときのカップリング容量Ccの比率が1%以下となり、データ線Da、Dbの間のカップリング容量Ccの比率が4.5%となった。
【0057】
なお、第3の変形例において、図16の幅wa、wb及び間隔ga、gbは、各データ線の抵抗や容量、あるいは配線層M1、M2の層抵抗に応じて適宜に設定することができる。この場合、カップリング容量Ccを抑制できる限り、wa=wb、ga=gbの関係に設定することも可能である。
【0058】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、図6では、データバスDB1の各データ線がライト用バッファBRから各々の単位DQ領域Rdまで延伸される構成を示したが、かかる構成に限定されることなく、所定の回路と複数の入出力端子との間でデータを伝送する多様な形態のデータバスを用いる構成に対して本発明を広く適用することできる。また、メモリセルMC、ビット線BL、センスアンプSA、データバスDB2等の回路群を設けない場合であっても本発明の適用は可能である。
【0059】
本実施形態では、本発明をDRAMに対して適用する場合を説明したが、本実施形態を適用可能な半導体装置は、DRAMに加えて、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)等の半導体装置全般が含まれる。
【符号の説明】
【0060】
BDD…データバス間バッファ
BL…ビット線
BR…リード用バッファ
BW…ライト用バッファ
Ce…セル
CIO…入出力回路
CR…リードデータ転送回路
DA…データアンプ
DB1、DB2…データバス
D、D1、D2、DL、DU、Da、Db…データ線
I/O…入出力線
MC…メモリセル
M1、M2…配線層
R1…メモリセル領域
R2…アンプ領域
R3…中央領域
R4…DQ領域
RB…リード用バッファ領域
Rd…単位DQ領域
RL…下位DQ領域
RU…上位DQ領域
SA…センスアンプ
S、Sa、Sb、Sc…シールド線
WA…ライトアンプ
XDEC…Xデコーダ
YDEC…Yデコーダ
【技術分野】
【0001】
本発明は、データを伝送するデータ線群を含むデータバスと、このデータバスの伝送データを外部との間で入出力する複数のデータ入出力端子とを備える半導体装置に関する。
【背景技術】
【0002】
近年、複数のメモリセルにデータを記憶可能なDRAM(Dynamic Random Access Memory)等の半導体装置の大容量化と高速化に伴い、高密度に配置したデータバスを経由して伝送データを外部との間で高速に転送可能な構成が要求される。一般的なDRAMの形態として、例えば、後述の図1〜図4に示す構成を想定すると、メモリセルMCから読み出されたデータは、内部回路を経由してデータバスDB1に伝送され、高速なクロックに同期してデータバスDB1からDQパッド群に転送され外部に出力される。DQパッド群は、例えば、後述の図6のDQパッド領域R4に示すように配置されるので(DQパッド0〜15)、データバスDB1から複数のDQパッドに延伸されるデータ線群を有している。この場合、複数のデータ線が互いに近接配置される状態で高速なデータ転送が行われると、隣接データ線間のカップリングに起因するノイズ等によって伝送品質が劣化する恐れがある。そのため、従来から、並列に配置される複数のデータ線の伝送品質を良好にするための配線構造が提案されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−231513号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
図17は、上記データバスDB1の複数のデータ線を配置するための一般的な構造例であり、データバスDB1のDQパッド領域R4(図1)の左端付近の断面構造図を示している。すなわち、データバスDB1の複数のデータ線Dは、上層の配線層M2では同じ幅の複数のデータ線Dが同じ間隔で並列に配置され、隣接データ線間にカップリング容量Ccが存在する。一方、下層の配線層M1にはノイズ対策のために電源等に接続される広い幅の配線が配置されるが、かかる対策のみでカップリング容量Ccを十分に抑制することは困難である。
【0005】
ここで、図18を用いて、データバスDB1を経由する高速なデータ転送に伴う問題点を説明する。図18(A)は、データバスDB1をモデル化した伝送回路を表している。また、図18(B)は、図18(A)の中央の着目配線に関し、入力信号Aの波形と、伝送信号Bの波形と、出力信号Cの波形とを示している。入力信号Aは、両側に隣接する2本の配線からカップリング容量Ccの影響によるクロストークを受ける結果、伝送信号Bの波形にはなまりが生じる。このとき、データバスDB1の配線群が同じタイミングで動作し、そのレベル(ハイ/ロー)がランダムに変化するため、両側の隣接配線の状態は次の3通りが考えられる。
(状態1)両方の隣接配線が着目配線と同相に変化する。
(状態2)一方の隣接配線が着目配線と同相に変化し、他方の隣接配線が着目配線と逆相に変化する。
(状態3)両方の隣接配線が着目配線と逆相に変化する。
【0006】
これにより、伝送波形Bは、上記3通りの状態に対応して異なる振る舞いをする。すなわち、伝送波形Bがハイに立ち上がるタイミングは、図18(B)の右側に拡大して示すように、状態1に対応するタイミングt1と、状態2に対応するタイミングt2と、状態3に対応するタイミングt3との3通りがある。その結果、出力信号Cの波形には、図18(B)の下側に示すように、状態1、2、3に応じて異なる遅延Δtが生じる。この現象を前提にすると、着目配線からデータを受け取る回路は、状態1、2、3のタイミングのずれを許容できるように設計する必要があるが、かかる設計はクロックと同等の高速動作の環境下では実現困難である。そのため、他の方策により、データバスDB1の隣接データ線間のカップリング容量Ccを低減することが望ましい。
【0007】
データバスDB1の隣接データ線間のカップリング容量Ccを低減する第1の方策は、図17の構造を基本にしつつ、各データ線Dの間隔を広げることである。このように間隔を広げることで、図17のカップリング容量Cc自体は小さくなるが、間隔を広げた分だけ広い配置領域が必要となり、チップサイズの増加につながるとともに、クロストークの抑制効果も十分ではないという問題がある。
【0008】
図19は、データバスDB1の隣接データ線間のカップリング容量Ccを低減する第2の方策を説明する構造図である。図19に示すように、隣接するデータ線Dの間にシールド線Sを配置することで、カップリング容量Ccを十分に低減してクロストークを抑えることができる。しかし、第2の方策の場合、図17とデータ線Dの本数及び配置間隔がいずれも同じであるとしたとき、シールド線Sの追加により単純に配線数が倍増するので、チップサイズの増加は避けられないという問題がある。
【0009】
図20は、第1の方策と第2の方策の間を取った第3の方策を説明する構造図である。図20に示すように、2個1組のデータ線Dを隣接させつつ、その両側にはシールド線Sが配置されている。これにより、第1の方策よりもクロストークの抑制効果は高く、かつ第2の方策よりも配置領域を小さくすることができる。しかし、図17に比べると、広い配置領域が必要であり、この場合もチップサイズの増加につながるという問題がある。
【0010】
このように、従来の半導体装置においては、高速なデータ伝送に用いるデータバスの配線構造を実現する場合、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満足する設計は困難であった。
【課題を解決するための手段】
【0011】
上記課題を解決するために、本発明の半導体装置は、半導体基板の上部に形成される第1の配線層と、前記第1の配線層の上層に形成される第2の配線層と、データを入出力する複数のデータ入出力端子と、前記第1及び第2の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスとを備えて構成される。本発明の半導体装置においては、前記N本のデータ線のうち、M本(M:M<Nを満たす整数)の第1データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のN−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長を有し、前記第1及び第2の配線層には、前記N本のデータ線の各々に隣接する複数のシールド線が配置され、前記N本のデータ線は、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置される。
【0012】
本発明の半導体装置によれば、半導体装置内のデータバスを経由して複数の入出力端子との間でデータを伝送する場合、配線長の異なる2種類のデータ線群を含むN本のデータ線によりデータバスを構成し、N本のデータ線を第1及び第2の配線層に配置し、各々のデータ線にシールド線を隣接させるとともに、積層方向でデータ線同士が重ならないように配置した。かかる配線構造により、配線長の短い第1データ線と、配線長の長い第2データ線は、それぞれの線の幅や隣接シールド線との間隔等の寸法条件を最適に設定することで、データ線同士のカップリング容量を確実に低減することができる。この場合、同一配線層内のデータ線同士のカップリング容量に加え、積層方向で斜めに向き合うデータ線同士の間隔を確保し、そのカップリング容量も有効に低減することができる。そのため、データバスの配置領域を拡大することなく、データバスのクロストークの影響を抑制して伝送品質を向上させることができる。
【発明の効果】
【0013】
以上述べたように本発明によれば、半導体装置の高速なデータ転送に用いるデータバスを2層の配線層に形成し、データバスの各データ線の配線長に応じて寸法条件を適切に設定し、シールド線によるシールド効果を高める配線構造を実現することができる。よって、データ線同士のカップリング容量を十分に低減してクロストークの影響による伝送性能の劣化を防止し、データバスを小さい配置領域で構成することができる。従って、チップサイズを増加させることなくデータバスの伝送性能を良好に保つことが可能な半導体装置を実現することができる。
【図面の簡単な説明】
【0014】
【図1】本実施形態のDRAMの概略の全体構成を示すブロック図である。
【図2】図1のアンプ領域のデータアンプ及びライトアンプの回路構成の一例を示す図である。
【図3】図1の中央領域のデータバス間バッファの回路構成の一例を示す図である。
【図4】図1のDQ領域の入出力回路の単位回路の構成例を示す図である。
【図5】本実施形態のDRAMの読み出し動作に関し、図4の回路構成における動作波形の一例を示す図である。
【図6】図1のDQ領域において本発明の特徴的な配線構造を示す図である。
【図7】図6のデータバスに関し、リード用バッファ領域における断面構造図を示す図である。
【図8】図7の断面構造図に対して各データ線及び各シールド線の幅と隣接配線間の間隔を付記した図である。
【図9】図6のDQ領域に含まれる単位DQ領域のレイアウトを示す図である。
【図10】図9のセルを含む範囲を拡大して示す図である。
【図11】第1の比較例の配線構造を示す図である。
【図12】第2の比較例の配線構造を示す図である。
【図13】第3の比較例の配線構造を示す図である。
【図14】本発明の配線構造の第1の変形例を示す図である。
【図15】本発明の配線構造の第2の変形例を示す図である。
【図16】本発明の配線構造の第3の変形例を示す図である。
【図17】従来のデータバスの複数のデータ線を配置するための一般的な構造例を示す図である。
【図18】従来のデータバスを経由する高速なデータ転送に伴う問題点を説明する図である。
【図19】従来のデータバスの隣接データ線間のカップリング容量を低減する第2の方策を説明する構造図である。
【図20】従来のデータバスの隣接データ線間のカップリング容量を低減する第3の方策を説明する構造図である。
【発明を実施するための形態】
【0015】
以下、本発明の好ましい実施形態について説明する。以下では、半導体装置の一例であるDRAM(Dynamic Random Access Memory)に対して本発明を適用する場合の実施形態について添付図面を参照しながら詳しく説明する。
【0016】
図1は、本実施形態のDRAMの概略の全体構成を示すブロック図である。図1に示すDRAMは、メモリセル領域R1と、アンプ領域R2と、中央領域R3と、DQ領域R4とに区分されている。メモリセル領域R1には、複数のワード線(不図示)と複数のビット線BLとの交点に配置される複数のメモリセルMCと、それぞれのビット線BLの一端に接続される複数のセンスアンプSAと、それぞれのセンスアンプSAと選択的に接続される複数の入出力線I/Oとが設けられている。なお、メモリセル領域R1には、ワード線延伸方向の端部に配置されるXデコーダXDECと、ビット線延伸方向の端部に配置されるYデコーダYDECとが付随している。
【0017】
メモリセル領域R1において、アクセス対象のメモリセルMCの読み出し動作時は、メモリセルMCに電荷として保持される情報がビット線BLに読み出されてセンスアンプSAによって増幅される。センスアンプSAによって増幅されたリードデータは入出力線I/Oに伝送される。一方、アクセス対象のメモリセルMCの書き込み動作時は、後述の経路で入出力線I/Oに伝送されるライトデータがセンスアンプSA及びビット線BLを経由してメモリセルMCに書き込まれる。
【0018】
アンプ領域R2には、それぞれの入出力線I/OとデータバスDB2との間に配置される複数のデータアンプDA及び複数のライトアンプWAが設けられている。データアンプDAは、入出力線I/Oを経由して伝送されるリードデータを増幅して、データバスDB2に送出する。ライトアンプWAは、データバスDB2を経由して伝送されるライトデータを保持して増幅し、入出力線I/Oに送出する。
【0019】
図2は、アンプ領域R2のデータアンプDA及びライトアンプWAの回路構成の一例を示している。データアンプDAは、複数のMOSトランジスタと論理回路から構成され、入出力線I/Oを構成する1対の配線IOT、IOBの差電圧として入力されるリードデータを増幅し、それをデータバスDB2の配線に出力する。また、ライトアンプWAは、複数のMOSトランジスタと複数のインバータから構成され、データバスDB2の配線から入力されるライトデータを保持して増幅し、それを上記1対の配線IOT、IOBの差電圧として出力する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr1に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw1に沿って流れる。なお、図2では、各回路に供給される各種電源、グランド、制御信号の表記については省略するものとし、以下の図3及び図4でも同様とする。
【0020】
次に、図1の中央領域R3には、データバスDB1とデータバスDB2との間に配置されるデータバス間バッファBDDが設けられている。すなわち、データバス間バッファBDDは、データバスDB2から受け取ったリードデータをバッファリングしてデータバスDB1に送出し、データバスDB1から受け取ったライトデータをバッファリングしてデータバスDB2に送出する双方向のバッファである。
【0021】
図3は、中央領域R3のデータバス間バッファBDDの回路構成の一例を示している。図3のデータバス間バッファBDDは、複数のMOSトランジスタと複数のインバータから構成され、データバスDB2の配線から入力されるリードデータを保持してデータバスDB1の配線に出力するとともに、データバスDB1の配線から入力されるライトデータを保持してデータバスDB2の配線に出力する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr2に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw2に沿って流れる。なお、データバスDB1及びデータバスDB2の各々がN本のデータ線によって構成される場合、図3のデータバス間バッファBDDをN個配置する必要がある。
【0022】
次に、図1のDQ領域R4には、外部接続されるDQパッド群(図1では不図示)と、データバスDB1(本発明のデータバス)とDQパッド群との間に配置される入出力回路CIOと、中央領域R3の近傍に配置される複数のリード用バッファBR(本発明の所定の回路)が設けられている。DQパッド群は、DRAMのI/O数に対応する複数のDQパッド(本発明の複数のデータ入出力端子)を含む。入出力回路CIOは、各々のDQパッド付近に配置される複数のライト用バッファBWと、リードデータをDQパッド群に転送する複数のリードデータ転送回路CR(図4)とを含む。中央領域R3のデータバス間バッファBDDからデータバスDB1に転送されるリードデータは、リード用バッファBR、入出力回路CIOのリードデータ転送回路CR、DQパッド群の順に転送され、DQパッド群から外部転送される。また、外部から受け取ったライトデータは、DQパッド群、ライト用バッファBW、データバスDB1の順に転送され、データバス間バッファBDDに送られる。
【0023】
図4は、DQ領域R4の入出力回路CIOの単位回路の構成例を示している。図4に示すように、入出力回路CIOの単位回路には、データバスDB1のうちの2本のデータ線D1、D2と、特定のDQパッドとの間に配置されるリードデータ転送回路CR及びライト用バッファBWが含まれる。リードデータ転送回路CRは、複数のMOSトランジスタから構成され、上記データ線D1、D2を経由して入力されるリードデータである2ビットのデータData1、Data2を、所定周期のクロックCK及び反転クロックCKBに同期して、DQパッドにシリアル転送する。ライト用バッファBWは、複数のMOSトランジスタと複数のインバータから構成され、DQパッドから入力初段部を介して入力されるライトデータを2系統に分岐して保持し、それを上記データ線D1、D2のパラレルデータであるデータData1、Data2として転送する。図中、データの経路を2本の点線矢印にて示すように、読み出し動作時にはリードデータが経路Pr3に沿って流れるとともに、書き込み動作時にはライトデータが経路Pw3に沿って流れる。
【0024】
図5は、本実施形態のDRAMの読み出し動作に関し、図4の回路構成における動作波形の一例を示している。読み出し動作時には、メモリセルMCからのリードデータ(データData1、Data2)がセンスアンプSA、データアンプDAでそれぞれ増幅された後、データバスDB2、データバス間バッファBDD、データバスDB1、リード用バッファBRを経由して、図4のリードデータ転送回路CRに到達する。そして、図5に示すように、上述のクロックCK/CKBに同期し、DQ信号としてデータData1、Data2が交互にDQパッドから出力される。
【0025】
なお、I/O数に応じた所定数のDQパッドに関しては、図5の動作波形は共通のタイミングで制御される。すなわち、実際のDRAMのI/O数は、例えば×8、×16、×32等、多様に設定され、これに対応してDQパッドの個数は8個、16個、32個のようになる。このような場合であっても、複数のDQパッドは共通のクロックCK/CKBに同期して同時に動作するので、データバスDB1におけるデータ転送のタイミングは全てのDQパッドについて一致している必要がある。
【0026】
また、図4の入出力回路では、2本のデータ線D1、D2を経由して2ビットのリードデータを入出力回路CIOにパラレル転送し、それを1個のDQパッドにシリアル転送する例を示したが、パラレル転送のビット数nは、DRAMの規格に応じて適宜に設定することができる。例えば、DDR2(Double Data Rate 2)の場合はn=2、DDR3(Double Data Rate 3)の場合はn=4に設定される。この場合、データバスDB1を構成するデータ線の本数は、n×I/O数になる。例えば、I/O数が16で、n=4の場合、データバスDB1は全部で64(4×16)本のデータ線により構成する必要がある。
【0027】
次に図6は、図1のDQ領域R4において、本発明の特徴的な配線構造を示している。図6では、DQ領域R4内に16個のDQパッドが配置されることを想定する。そして、16個のDQパッドを、データの下位8ビットに対応する8個のDQパッド0〜7と、データの上位8ビットに対応する8個のDQパッド8〜15の2グループに分けるものとする。DQ領域R4は、図6の左側から順に、リード用バッファ領域RBと、下位DQ領域RLと、上位DQ領域RUとに区分される。また、下位DQ領域RL及び上位DQ領域RUの各々は、それぞれが1個のDQパッドを含む8個の単位DQ領域Rd(計16個の単位DQ領域Rd)に区分される。
【0028】
リード用バッファ領域RBには、前述した複数のリード用バッファBRが配置されている。下位DQ領域RLには、下位側のDQパッド0〜7が配置され、上位DQ領域RUには、上位側のDQパッド8〜15が配置される。各々のDQパッドを含む単位DQ領域Rdには、1つのライト用バッファBWを含む入出力回路CIOの単位回路(図4)が配置される。なお、図6では回路表記を簡略化しており、各々のリード用バッファBRと各々のライト用バッファBWを2個1組のインバータで示し、それ以外の回路部分は省略している。
【0029】
図6に示すように、データバスDB1は、リード用バッファ領域RBと16個のDQパッドとの間に延伸される16本のデータ線群で表される。なお、図6では簡単のためパラレル転送については表記していない。本実施形態の配線レイアウトの特徴の一つは、データバスDB1のデータ線群のうち、上位DQ領域RUのDQパッド8〜15との間の8本のデータ線DU(実線矢印で表す)をDRAMの上層の配線層M2(本発明の第2の配線層)に形成するとともに、下位DQ領域RLのDQパッド0〜7との間の8本のデータ線DL(破線矢印で表す)を配線層M2の下層の配線層M1(本発明の第1の配線層)に形成することである。図6からわかるように、リード用バッファ領域RBから見て、上位DQ領域RUに延伸される各データ線DUは、下位DQ領域RLに延伸される各データ線DLに比べて配線長が短く、概ね半分になっている。
【0030】
図7は、図6のデータバスDB1に関し、リード用バッファ領域RBのB−B’断面における基本の断面構造図を示している。DRAMの配線層M1、M2には、データバスDB1のデータ線群に加えて、データバスDB1のデータ線群をシールドするためのシールド線群が形成される。具体的には、上層の配線層M2には複数のデータ線DUが配置され、下層の配線層M1には複数のデータ線DLが配置されている。また、上層の配線層M2には各データDU線の間に複数のシールド線Saが配置され、下層の配線層M1には各データ線DLの間に複数のシールド線Sb、Scが配置されている。このように同層の配線層(M1、M2)においては、データ線とシールド線が交互に配置されるので、隣接データ線間(DU間またはDL間)のカップリングを小さくすることができる。
【0031】
なお、図7では、全部で8本のデータ線を含む基本構造に対応しているが、実際のデータバスDB1のデータ線の本数に対応させる必要がある。そのため、図7の基本構造を繰り返し配置することで、多数のデータ線を含むデータバスDB1に適用すればよい。正確には、図7の基本構造から、一方の端部に位置する1組のシールド線Sa、Sbを取り除いたものを単位構造として繰り返し配置すればよい。例えば、DQパッドの個数(I/O数)が16で、パラレル転送のビット数n=4である場合は、4×16=64本のデータ線が必要となるので、8つの上記単位構造を繰り返し配置すればよい。
【0032】
図7の上下方向の位置関係に着目すると、2本のデータ線DU毎に、その直下に幅の広いシールド線Scが対向配置されている。そして、配線層M2の各データ線DUに対し、その下層の各データ線DLが斜め下方に対向する位置関係にある。図7の例では、各々のデータ線DUの右斜め下方又は左斜め下方にデータ線DLが位置するので、最短距離の位置関係にある1対のデータ線DL、DUの間隔を十分に確保することができる。つまり、上下に対向するデータ線同士はシールド線によりシールドされないが、距離を置いて配置できるため、その分カップリングを抑制することができる。
【0033】
さらに、仮に1層の配線層のみを用いて図7と同数のデータ線群及びシールド線群をそれぞれ配置するには、かなりの配置領域を要するのに対し、図7の例では2層の配線層M1、M2を用いているため、配置領域のサイズ(図7の横幅)を小さくすることができる。よって、同じ条件のデータバスDB1を構成する場合、本実施形態の配線レイアウトを採用すれば、チップサイズの縮小に有利となる。
【0034】
次に、図6及び図7に示した本実施形態の配線レイアウトに関する具体的な設計条件を説明する。従来のデータバスDB1の配線構造に由来する問題点として既に説明したように(図18参照)、データバスDB1の伝送性能を確保するには、各データ線間の転送タイミングのバラツキを低減することが重要である。ここで、配線層M2のデータ線DUと配線層M1のデータ線DLの伝送遅延が等しければ、両者の転送タイミングも等しくなる。そのため、各データ線DU、DLの容量Cと抵抗Rとによって定まる時定数τ=CRが揃っていることが望ましい。以下、配線層M2のデータ線DUと配線層M1のデータ線DLのそれぞれの時定数τを一致させるための設計条件を導く。
【0035】
図6において、遠端側の上位DQ領域RUに延伸される配線層M2のデータ線DUの配線長に比べ、近端側の下位DQ領域RLに延伸される配線層M1のデータ線DLの配線長はほぼ半分とみなすことができる。例えば、リード用バッファBRからDQパッド14、15までの長さをLaとし、リード用バッファBRからDQパッド6、7までの長さLbとして両者を対比すれば、概ね、La:Lb=2:1の関係を満たしている。このような寸法条件の下で、配線層M1、M2のそれぞれの層抵抗が同一であると仮定すると、データ線DU、DLのそれぞれの抵抗Rを一致させるには、配線長Laを有するデータ線DUの幅を、その半分の配線長Lbを有するデータ線DLの幅の2倍に設定すればよい。つまり、配線層M1のデータ線DLは、配線層M2のデータ線DUに比べ、長さと幅がともに半分となる。従って、データ線DLの容量Cは、データ線DUに比べて小さい値になる。そのため、配線層M1におけるデータ線DLの配線間隔は、配線層M2におけるデータ線DUの容量Cと一致する程度まで、小さくすることが可能となる。
【0036】
以下、本実施形態の配線レイアウトにおける寸法条件の設定手法を説明する。図8は、図7の断面構造図に対し、各データ線及び各シールド線の幅wと、隣接配線間の間隔gを付記したものである。図8に示すように、配線層M2においては、各データ線DUが共通の幅w1を有し、各シールド線Saが交互に幅w2、w3を有している。また、配線層M1においては、3本のシールド線Sbが幅w4を有し、各データ線DLが共通の幅w5を有し、2本のシールド線Scが幅w6を有している。一方、配線層M2においては、隣接する配線同士が2通りの間隔g1、g2で配置され、配線層M1においては、隣接する配線同士が2通りの間隔g3、g4で配置される。さらに、上下の配線層M1、M2の間で、1対のデータ線DU、DL同士が斜め方向の最短の間隔g7で配置される。
【0037】
配線層M2において、データ線DUの幅w1と間隔g1、g2については、データバスDB1の伝送特性を満足する値にそれぞれ設定され、g1<g2の関係が満たされる。上述したように、時定数τ及び容量Cの設計条件に基づき、配線層M1のデータ線DLの幅w5と、配線層M2のデータ線DUの幅w1については、w1>w5の関係を満たすように設定できる。この場合、配線層M1の層抵抗が、配線層M2の層抵抗のk倍であると仮定すると、前述した配線長の違い(La=2×Lb)を考慮して、w5=0.5×w1×kと設定できる。配線層M1、M2が同一の層抵抗である場合(k=1)、w5=0.5×w1となることは前述した通りである。
【0038】
配線層M1のデータ線DLは、配線層M2のデータ線DUに比べ、配線長も幅も小さいため、その分だけ容量値が小さくなることから、配線層M1のデータ線DLの容量値を増加させる余地がある。そのため、図8に示すように、各データ線と各シールド線との間隔に関し、配線層M1の間隔g3、g4を配線層M2の間隔g1、g2よりも小さく設定できる。この間隔g3、g4を適切に設定することにより、データ線DLの所望の容量値を調整可能となる。
【0039】
一方、配線層M1の間隔g3、g4を小さく設定することでスペースが増加するので、その分だけシールド線Scの幅w6を拡大することができる。これにより、シールド線Scの抵抗が十分に低下する。また、例えば電源やグランドなどの固定電位をシールド線Scに接続してもよい。この場合、シールド線Scの直上に対向する配線層M2のシールド線Saの間をビアで接続して電源やグランドを供給してもよい。なお、配線層M1のシールド線Sbに関しても、配線層M2のシールド線Saとビアで接続し、電源やグランドを供給してもよい。
【0040】
また、配線層M2のシールド線Saの幅w2、w3と、配線層M1のシールド線Sbの幅w4は、いずれも小さく設定し、配線層M2の間隔g1及び配線層M1の間隔g3も小さく設定することで、上下の配線層M1、M2間で斜め方向に対向する各1対のデータ線DU、DLの間隔g7を大きく取ることができる。これにより、配線層M1、M2の各データ線間のカップリングを小さくすることができる。
【0041】
以上述べた各寸法条件が相まって、前述したように、図8の配置領域のサイズdを小さくし、全体のレイアウト面積を縮小することができる。
【0042】
次に、図9を参照して、図6のDQ領域R4に含まれる単位DQ領域Rdのレイアウトについて説明する。既に説明したように、図6のレイアウトでは、データバスDB1の配線層M2、M1の各データ線が横方向に配線される。そして、配線層M2、M1のさらに下層の配線層M0には、トランジスタのソースに供給する電源用(グランド用も含む)の電源配線が形成される。図9に示すように、配線層M0の電源配線V(M0)は縦方向に配線されている。一方、配線層M1には電源配線V(M1)が横方向に配線されるので、配線層M0の電源配線V(M0)と配線層M1の電源配線V(M1)がメッシュ状に配置され、メッシュで区画された部分にセルCeが構成される。
【0043】
図10は、図9のセルCeを含む範囲を拡大して示している。セルCe内の両側には2個のトランジスタが形成されている。縦方向に延びる配線層M0の電源配線V(M0)は、ビアV0を介して各々のトランジスタのソースSと接続されている。また、電源配線V(M0)は、ビアV1を介して配線層M1の電源配線V(M1)と接続されている。ここで、ビアV0とビアV1の間の距離が長いと、電源配線V(M0)の部分的な抵抗R0が無視できなくなる。
【0044】
図10(A)では、横方向に延びる配線層M1の電源配線V(M1)が1本だけ配置されるが、図10(B)に示すように、電源配線V(M1)を所定間隔で繰り返し配置してメッシュ状にすることが望ましい。これにより、セルCe内のトランジスタのソースは、1個のビアV0を介して両方向の2個のビアV1までの2系統の接続経路を経由して電源配線V(M1)と接続可能となり、抵抗R0の影響を抑制することができる。この場合、図10(A)の抵抗R0は、図10(B)では抵抗R0/2に半減することができる。
【0045】
なお、配線層M1のシールド線Sc(図7)は、その幅w6が広く抵抗が低いため、配線層M0の電源配線V(M0)に電源を供給するための配線として適している。この場合、上述したように、シールド線Scから直上の配線層M2のシールド線Saとの間をビアで接続して同電位にすることで、より一層抵抗を下げることができる。
【0046】
次に、本発明の配線構造を採用する場合の効果を確認するためのシミュレーション結果について説明する。以下では、本発明の配線構造を採用しない場合の3つのレイアウト例を比較例として図11〜図13に示し、本発明の配線構造を採用する場合との比較を行う。各レイアウト例に対するシミュレーションでは、それぞれの条件の下で所定のデータ線のカップリング容量を求めて比較を行った。カップリング容量の評価に際しては、着目データ線の全体の容量のうち、隣接配線とのカップリング容量が占める比率(%)を求めた。以下のシミュレーションの結果に関し、隣接配線間のクロストークの影響を抑制するためには、データ線容量のうちカップリング容量が占める比率を概ね10%以下に抑える必要がある。
【0047】
図11は、第1の比較例の配線構造を示している。第1の比較例は、配線層M2に一定の間隔及び一定の幅でデータ線群を配置し、配線層M1に幅の広い配線を配置している。データ線群は、上位DQ領域RUに延伸されるデータ線DUと、下位DQ領域RLに延伸されるデータ線DLが交互に配置される。寸法条件は、各データ線の幅w=0.4μm、間隔g=0.8μm、8本のデータ線を含む配置領域のサイズd=9.6μmとする。また、配線層M1、M2はアルミニウムにより形成されるものとし、以下の図12及び図13でも同様とする。図11の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が12.5%となり、データ線DLに着目したときのカップリング容量Ccの比率が25%となった。よって、例えば、両側をデータ線DUに挟まれた1本のデータ線DLに着目した場合、両側のカップリング容量Ccを考慮すると、その比率は併せて50%となり、クロストーク対策には不十分である。なお、データ線DU側とデータ線DL側の結果の違いは、既に説明したように近端側の下位DQ領域RLと遠端側の上位DQ領域RUに至る配線長の違い(約1対2)に依存するものである。
【0048】
図12は、第2の比較例の配線構造を示している。第2の比較例は、第1の比較例に類似する配置であるが、その寸法条件が異なっている。すなわち、各データ線の幅wについては、w=0.4μmであり図11と同様であるが、間隔gについてはg=2μmと大きく取られている。また、8本のデータ線を含む配置領域のサイズdについても、図11よりも大きく取られ、d=19.2μmとなっている。図12の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が5%となり、データ線DLに着目したときのカップリング容量Ccの比率が10%となった。よって、例えば、両側をデータ線DUに挟まれた1本のデータ線DLに着目した場合、両側のカップリング容量Ccを考慮すると、その比率は併せて20%となる。この結果は、図11よりも向上しているが、クロストーク対策には不十分であり、かつ配置領域のサイズの面で不利になる。
【0049】
図13は、第3の比較例の配線構造を示している。第3の比較例は、第1及び第2の比較例と異なり、配線層M2にデータ線とシールド線が交互に配置されるとともに、1本置きに配置されるデータ線群はデータ線DUとデータ線DLが交互に配置されている。各データ線と各シールド線の幅w及び間隔gは、w=0.4μm、g=0.8μmであり、図11と同様である。一方、8本のデータ線及び8本のシールド線を含む配置領域のサイズdについては、d=19.2μmとなり、図12と同様である。図13の配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、データ線DUに着目したときのカップリング容量Ccの比率が1%以下となり、データ線DLに着目したときのカップリング容量Ccの比率が1%以下となった。この結果は、クロストーク対策には適しているが、配置領域のサイズの面で不利になる。
【0050】
次に、本発明の配線構造を採用したレイアウト例は、図8と同様の配線構造を有している。そして、図8の具体的な寸法条件として、配線層M2に関して、w1=w2=w3=0.4μm、g1=0.48μm、g2=0.72μmとし、配線層M1に関して、w4=w5=0.28μm、w6=1.78μm、g3=0.28μm、g4=0.34μmとする。また、配置領域のサイズdについては、d=8μmとなっている。このような配線構造に対し、シミュレーションによってデータ線間のカップリング容量Ccを求め、データ線容量に占めるカップリング容量Ccの比率を得た。その結果、配線層M2のデータ線DUに着目したときのカップリング容量Ccの比率が1%以下となり、配線M1のデータ線DLに着目したときのカップリング容量Ccの比率が1%以下となった。また、斜め上下に位置するデータ線DU、DL同士では、配線層M2のデータ線DUに着目したときのカップリング容量Ccの比率が8%以下となり、配線層M1のデータ線DLに着目したときのカップリング容量Ccの比率が4%以下となった。
【0051】
以上のように、本発明の配線構造を採用した場合、各データ線容量のうちカップリング容量が占める比率は最大でも10%を超えないので、クロスストークの影響を抑制する効果が得られるとともに、その場合に必要な配置領域のサイズは、図12及び図13の場合に比べて42%程度まで縮小することができる。従って、本発明の配線構造により、良好な伝送性能の確保とチップサイズの増加防止の両方の要求を満たすことができる。
【0052】
本実施形態では、本発明の配線構造を適用した半導体装置の例について具体的に説明したが、本発明の配線構造は本実施形態に示した形態に限られることがなく、以下に挙げる多様な変形例がある。
【0053】
図14は、本発明の配線構造の第1の変形例を示している。第1の変形例は、図7の基本構造のうち、配線層M1の幅の広いシールド線Scに代えて、幅の狭いシールド線Sbとその両側の2本のテスト用信号線Tを配置したものである。シールド線が電源配線(固定電位に接続される配線)を兼ね、例えば下層の配線層M0から十分な電源供給が行われる場合、抵抗を下げるために幅を広げる必要性は小さくなる。そのため、上述のシールド線Scを細らせたシールド線Sbに置き換えることで、その両側のスペースを電位変動の影響が少ないテスト用信号線Tを配置して有効活用することができる。なお、テスト用信号線Tは直上のデータ線DUと対向するため、電位変動が大きい配線は望ましくないが、テスト用途には限らず多様な用途の配線を配置することができる。
【0054】
図15は、本発明の配線構造の第2の変形例を示している。第2の変形例は、配線層M1、M2のそれぞれに、配線長の長いデータ線Daと配線長の短いデータ線Dbとを混在させて配置したものである。この場合、各データ線Daの共通の幅waは、各データ線Dbの共通の幅wbよりも広くなっている。一方、データ線Da、Dbと隣接シールド線との間隔は抵抗や容量に応じて適宜に設定されるが、上下で斜め方向に対向するデータ線間は十分な間隔が取られている。また、各シールド線Sa、Sb、Scは、積層方向に対向するデータ線Da、Dbとの位置関係に応じて異なる幅に設定される。第2の変形例は、図7の基本構造とは異なり、両方の配線層M1、M2に配置される複数のデータ線Daが遠端側の上位DQ領域RUに延伸され、両方の配線層M1、M2に配置される複数のデータ線Dbが近端側の下位DQ領域RLに延伸されるので、配線層M1、M2と各DQ領域RU、RLとの対応関係は一律にはならない点が特徴的である。
【0055】
図16は、本発明の配線構造の第3の変形例を示している。第3の変形例は、配線層M2のデータ線Daと配線層M1のデータ線Dbを同じ配線長にしたものである。すなわち、図7の基本構造とは異なり、各データ線Da、Dbの配置がDQパッド群の位置に依存しない形態となっている。図16に示すように、配線層M2のデータ線Da及びシールド線Saの共通の幅waと共通の間隔gaは、配線層M1のデータ線Db及びシールド線Sbの共通の幅wb及び共通の間隔gbとに対し、wa<wbの関係とga>gbの関係を満たすように設定されている。
【0056】
図16の配線構造に対し、図11〜図13で説明したシミュレーションによってデータ線容量に占めるカップリング容量Ccの比率を求めた。このときの寸法条件は、
wa=0.4μm、ga=0.8μm、wb=0.6μm、gb=0.6μmとし、上記シミュレーションを行った結果、データ線Daに着目したときのカップリング容量Ccの比率が1%以下となり、データ線Dbに着目したときのカップリング容量Ccの比率が1%以下となり、データ線Da、Dbの間のカップリング容量Ccの比率が4.5%となった。
【0057】
なお、第3の変形例において、図16の幅wa、wb及び間隔ga、gbは、各データ線の抵抗や容量、あるいは配線層M1、M2の層抵抗に応じて適宜に設定することができる。この場合、カップリング容量Ccを抑制できる限り、wa=wb、ga=gbの関係に設定することも可能である。
【0058】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、図6では、データバスDB1の各データ線がライト用バッファBRから各々の単位DQ領域Rdまで延伸される構成を示したが、かかる構成に限定されることなく、所定の回路と複数の入出力端子との間でデータを伝送する多様な形態のデータバスを用いる構成に対して本発明を広く適用することできる。また、メモリセルMC、ビット線BL、センスアンプSA、データバスDB2等の回路群を設けない場合であっても本発明の適用は可能である。
【0059】
本実施形態では、本発明をDRAMに対して適用する場合を説明したが、本実施形態を適用可能な半導体装置は、DRAMに加えて、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)等の半導体装置全般が含まれる。
【符号の説明】
【0060】
BDD…データバス間バッファ
BL…ビット線
BR…リード用バッファ
BW…ライト用バッファ
Ce…セル
CIO…入出力回路
CR…リードデータ転送回路
DA…データアンプ
DB1、DB2…データバス
D、D1、D2、DL、DU、Da、Db…データ線
I/O…入出力線
MC…メモリセル
M1、M2…配線層
R1…メモリセル領域
R2…アンプ領域
R3…中央領域
R4…DQ領域
RB…リード用バッファ領域
Rd…単位DQ領域
RL…下位DQ領域
RU…上位DQ領域
SA…センスアンプ
S、Sa、Sb、Sc…シールド線
WA…ライトアンプ
XDEC…Xデコーダ
YDEC…Yデコーダ
【特許請求の範囲】
【請求項1】
半導体基板の上部に形成される第1の配線層と、
前記第1の配線層の上層に形成される第2の配線層と、
データを入出力する複数のデータ入出力端子と、
前記第1及び第2の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスと、
を備え、
前記N本のデータ線のうち、M本(M:M<Nを満たす整数)の第1データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のN−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長を有し、
前記第1及び第2の配線層には、前記N本のデータ線の各々に隣接する複数のシールド線が配置され、
前記N本のデータ線は、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置される、
ことを特徴とする半導体装置。
【請求項2】
前記M本の第1データ線は前記第1の配線層に配置され、前記N―M本の第2データ線は前記第2の配線層に配置されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2データ線は、前記第1データ線の幅よりも広い幅に形成されることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記複数のシールド線は、1本の前記データ線と積層方向で対向配置されるシールド線と、少なくとも2本の前記データ線と積層方向で対向配置されるシールド線とを含むことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記複数のシールド線は、固定電位に接続された1又は2以上のシールド線を含むことを特徴とする請求項1に記載の半導体装置。
【請求項6】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各1対の前記データ線及び前記シールド線の間隔とは、前記N本のデータ線の各1対の間のカップリング容量が所定値を超えないように設定されていることを特徴とする請求項1に記載の半導体装置。
【請求項7】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各1対の前記データ線及び前記シールド線の間隔とは、それぞれの前記データ線の配線抵抗と配線容量の積である時定数が等しい値になるように設定されていることを特徴とする請求項4に記載の半導体装置。
【請求項8】
データを入出力する複数のデータ入出力端子と、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスと、を備える半導体装置のレイアウト方法であって、
半導体基板の上部の第1の配線層に、前記N本のデータ線のうちのM本(M:M<Nを満たす整数)の第1データ線と、各々の前記第1データ線に隣接する複数のシールド線とを配置し、
前記第1の配線層の上層の第2の配線層に、前記N本のデータ線のうちの残余のN−M本の第2データ線と、各々の前記第2データ線に隣接する複数のシールド線とを配置し、
前記M本の第1データ線はそれぞれ所定の配線長より短い配線長で形成するとともに、前記N−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長で形成し、
前記N本のデータ線を、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置する、
ことを特徴とする半導体装置のレイアウト方法。
【請求項1】
半導体基板の上部に形成される第1の配線層と、
前記第1の配線層の上層に形成される第2の配線層と、
データを入出力する複数のデータ入出力端子と、
前記第1及び第2の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスと、
を備え、
前記N本のデータ線のうち、M本(M:M<Nを満たす整数)の第1データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のN−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長を有し、
前記第1及び第2の配線層には、前記N本のデータ線の各々に隣接する複数のシールド線が配置され、
前記N本のデータ線は、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置される、
ことを特徴とする半導体装置。
【請求項2】
前記M本の第1データ線は前記第1の配線層に配置され、前記N―M本の第2データ線は前記第2の配線層に配置されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2データ線は、前記第1データ線の幅よりも広い幅に形成されることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記複数のシールド線は、1本の前記データ線と積層方向で対向配置されるシールド線と、少なくとも2本の前記データ線と積層方向で対向配置されるシールド線とを含むことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記複数のシールド線は、固定電位に接続された1又は2以上のシールド線を含むことを特徴とする請求項1に記載の半導体装置。
【請求項6】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各1対の前記データ線及び前記シールド線の間隔とは、前記N本のデータ線の各1対の間のカップリング容量が所定値を超えないように設定されていることを特徴とする請求項1に記載の半導体装置。
【請求項7】
それぞれの前記データ線及び前記シールド線の幅と、隣接する各1対の前記データ線及び前記シールド線の間隔とは、それぞれの前記データ線の配線抵抗と配線容量の積である時定数が等しい値になるように設定されていることを特徴とする請求項4に記載の半導体装置。
【請求項8】
データを入出力する複数のデータ入出力端子と、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスと、を備える半導体装置のレイアウト方法であって、
半導体基板の上部の第1の配線層に、前記N本のデータ線のうちのM本(M:M<Nを満たす整数)の第1データ線と、各々の前記第1データ線に隣接する複数のシールド線とを配置し、
前記第1の配線層の上層の第2の配線層に、前記N本のデータ線のうちの残余のN−M本の第2データ線と、各々の前記第2データ線に隣接する複数のシールド線とを配置し、
前記M本の第1データ線はそれぞれ所定の配線長より短い配線長で形成するとともに、前記N−M本の第2データ線はそれぞれ前記所定の配線長より長い配線長で形成し、
前記N本のデータ線を、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置する、
ことを特徴とする半導体装置のレイアウト方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2012−114215(P2012−114215A)
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願番号】特願2010−261431(P2010−261431)
【出願日】平成22年11月24日(2010.11.24)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願日】平成22年11月24日(2010.11.24)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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