【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、コンピュータ装置１０によって実行される半導体集積回路の設計方法であって、論理セル５００と配線セル４００をチップ上に配置するステップと、論理セル５００内のゲート５０５に対するアンテナルール１２２を配線セル４００の第１アンテナ用ライブラリ１０１に追加することで、第１アンテナ用ライブラリ１０１を第２アンテナ用ライブラリ２０１に変更するステップと、配線セル４００と他の論理セル５１０を第１配線５５０で接続するステップと、第２アンテナ用ライブラリ２０１に規定されたアンテナルール１２２に従い、ゲート５０５の面積に対する前記第１配線５５０の面積の比を検証する第１検証ステップとを具備する。 （もっと読む）

【課題】マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出する。
【解決手段】マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 （もっと読む）

【課題】半導体集積回路の製造工程等におけるマスクレイアウト等の配線配置情報において、配線のループを効率良く検証する。
【解決手段】マスクレイアウトにおいて、分岐配線毎に矩形状のセグメントに分割し（ステップＳ０１〜Ｓ０３）、各セグメントの隣接関係の判定条件から配線の端部を特定し（ステップＳ０４〜Ｓ０５）、配線の末端から縮退加工処理を、末端図形の削除が発生しなくなるまで（ステップＳ０８）、繰り返し行うことで（ステップＳ０６〜Ｓ０７）、真のループ配線箇所のみ検出し、オリジナルのマスクレイアウト上に強調表示して、配線ループの検証を支援する。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】処理の高速化を図ること。
【解決手段】記憶部１ａ１は、複数の階層を有する半導体集積回路モデル２の階層Ｃに属するモジュール２ｄが備える配線のうち、階層Ｃより上位の階層Ａ、Ｂに属するモジュール２ａ、２ｂが備える配線に対し加害者ネットまたは被害者ネットとなる可能性のある配線Ｌ１に関する配線情報Ｄ１を記憶する。配線特定部１ｂは、階層Ｂに属するモジュール２ｂ内で閉じた配線であり、かつ、記憶部１ａ１に記憶されている配線情報Ｄ１の配線Ｌ１に対する被害者ネットまたは加害者ネットとなる配線を特定する。 （もっと読む）

【課題】バイアス電流を配給する際のノイズ耐性を大幅に向上させる。
【解決手段】基準バイアス電流回路１１は、基準バイアス電流Ｉｐと該基準バイアス電流Ｉｐと電流の極性が逆となる基準バイアス電流Ｉｎとを生成し、２本の配線を１ペアとしたバイアス電流用配線Ｈ１を介してバイアス電流回路２ａに供給する。ペアの配線のうち、一方の配線は他方の線の近傍に平行してレイアウトされており、これら配線の配線長が略同じとしている。バイアス電流回路２ａでは、基準バイアス電流Ｉｐを反転させ、基準バイアス電流Ｉｎに加算した後、必要なバイアス電流となるように調整し、バイアス電流を生成する。 （もっと読む）

【課題】入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供する。
【解決手段】半導体スイッチ回路（２０）は、複数の入力端子（３１，３２）のうち任意の入力端子を配線層（５１）又は再配線層（２５１）を介して複数の出力端子（４１〜４４）のうち任意の出力端子と接続させるように構成される。複数の入力端子及び複数の出力端子のうち、ある端子と半導体スイッチ回路との間を接続する配線と、他の端子と半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線を配線層とし、他方の配線を再配線層とする。 （もっと読む）

【課題】設計期間の短縮が可能な半導体集積回路の設計方法を提供する。
【解決手段】本実施形態によれば、半導体集積回路の設計方法は、第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法である。この方法は、前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程を備える。さらに、この方法は、前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、前記スペア配線を用いて、配線の設計変更を行う工程と、を備える。 （もっと読む）

【課題】対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。
【解決手段】本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する（Ｓ２）。階層マクロブロック３０に対する回路図データから、初段、最終段のセルを表す境界セル群４０〜４３、４４〜４７と、上位の階層マクロブロック６０のセル７１、７２及び境界セル群４０〜４３、４４〜４７を接続する境界パス群５３、５４とを抽出する（Ｓ３）。階層マクロブロック３０において、境界３１の一部分３２から内部に延びる境界回路領域６１と、境界回路領域６１を囲う境界セル領域６２と、それ以外の領域６３とを決定し（Ｓ４）、境界セル群４０〜４３、４４〜４７を境界セル領域６２に配置する（Ｓ５）。階層マクロブロック６０にセル７１、７２を配置すると同時に、境界回路領域６１に境界パス群５３、５４を配置する（Ｓ９）。 （もっと読む）

【課題】クロストークノイズ及び配線遅延を効果的に抑制することができる半導体集積回路のレイアウト方法及び半導体集積回路を提供すること。
【解決手段】本発明は、被シールド配線である信号配線１ａを配置する。次に、フローティングメタル７を、信号配線１ａに沿う方向に、信号配線１ａと隣接させて複数配置する。次に、フローティングメタル７が信号配線１ａ及び信号配線１ｂ又は１ｃとカップリング容量を形成している場合には、当該フローティングメタル７を電源電位ＶＤＤ又はグランド電位ＧＮＤと接続する。そして、残存するフローティングメタル７と信号配線１ａとの間のカップリング容量値が予め定められた容量値Ｃｃよりも大きければ、残存するフローティングメタル７を削除する。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】半導体集積回路において、シールド配線を配置することで配線間のクロストークの影響を削減するとともに、配置したシールド配線の電位を安定化させること。
【解決手段】半導体集積回路の設計方法は、コンピュータが、半導体集積回路の配線パターンにおいて、配置済の信号配線に対して複数のシールド配線を配置する工程と、前記複数のシールド配線のそれぞれを電源配線に接続する工程と、前記複数のシールド配線を相互に接続する工程と、前記複数のシールド配線のうちの電源配線に接続されていないものを除去する工程と、を含む。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】電源・信号間の干渉および結合の抑制と、電源ノイズの抑制と、信号間の干渉・クロストークの抑制と、インピーダンス不連続による信号反射の抑制とを、全てバランスよく満たす低コストな高速デバイスを提供する。
【解決手段】信号用ボンディングワイヤ３１d、３１eと、グランド用ボンディングワイヤ３１b、３１gと、電源用ボンディングワイヤ３２a、３２c、３２f]とを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする配線構造。 （もっと読む）

【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。 （もっと読む）

【課題】クロストークノイズによるディレイ変動量を正確に測定する。
【解決手段】複数のインバータを奇数段直列に接続したリングオシレータＲＯと、リングオシレータＲＯの一部の配線（被害側配線）ＶＩＣに沿って設けられる第１配線（加害側配線）ＡＧＧと、前記第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路ＰＧＥＮと、前記第１配線ＡＧＧと前記パルス発生回路ＰＧＥＮの間に接続された第１バッファ（加害ゲート）ＡＧと、前記パルス発生回路ＰＧＥＮと前記第１バッファＡＧとの間に接続される第２配線を具備し、前記第１配線ＡＧＧと前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、前記第２配線と前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

【課題】チップレベルの設計に関する問題に対処し、クロストークカップリングが存在する場合でも正確な経路遅延を計算すること。
【解決手段】一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。モデルは回路のジッタのソース各々の表現を含む。本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 （もっと読む）