【課題】用途に合わせて要求される電気的特性を備えた酸化物半導体層を用いたトランジスタ、及び該トランジスタを有する半導体装置を提供する。
【解決手段】酸化物絶縁膜上に、半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてバンドギャップの異なる少なくとも２層の酸化物半導体層を含む酸化物半導体積層を用いる。酸化物半導体積層には、酸素又は／及びドーパントを導入してもよい。 （もっと読む）

【課題】 パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する
【解決手段】 不揮発性メモリ装置１００が備える行デコーダ１２０は、パストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左右に配列される。ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ ＴＲ ０とパストランジスタ端Ｐａｓｓ ＴＲ ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタは、１つの活性領域の上に形成され得る。これにより、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らすことができる。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターン２１ｃを形成する工程と、ダミーラインパターン２１ｃの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン２５ｃを形成する工程と、ダミーラインパターン２１ｃを除去する工程と、マスクパターン２５ｃの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。 （もっと読む）

【課題】不揮発性記憶装置およびその製造方法に関し、抵抗変化材料を利用したメモリの信頼性の向上を実現する。
【解決手段】積半導体素子を形成する基板の上方に、第１方向に延伸するように複数の金属配線層２を設け、金属配線層２のさら上方に、前記第１方向に直交する第２方向に延伸するように複数の金属配線層３を設ける。また、金属配線層２と金属配線層３とが交差する空間のそれぞれにメモリセルを設ける。前記メモリセルは、選択素子と相変化材料層７とが並列接続された構成とする。ここで、前記選択素子の前記第１方向の寸法が、相変化材料層７の前記第１方向の寸法よりも大きくなるように加工する。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）

【課題】不揮発性メモリと容量素子を有し、性能を向上させる半導体装置を提供する。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧ６ｎとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧ４ｎとメモリゲート電極ＭＧ６ｎとの間には、内部に電荷蓄積層５ｂを有する絶縁膜５が形成されている。この絶縁膜５は、酸化シリコン膜５ａと、その上に形成された窒化シリコン膜５ｂと、その上に形成された酸化シリコン膜５ｃと、その上に形成されかつ酸化シリコン膜５ｃよりも薄い絶縁膜５ｄとの積層膜からなる。この絶縁膜５ｄは、ポリシリコンからなるメモリゲート電極ＭＧ６ｎに接している。絶縁膜５ｄは、Ｈｆ，Ｚｒ，Ａｌ，Ｔａ，Ｌａのうちの少なくとも１種を含む金属化合物により形成されているため、フェルミピニングを生じることができ、誘電率が高い。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図ること。
【解決手段】本発明は、メモリ部と、制御部と、を備え、制御部は、複数の記憶領域ＭＥの全てに消去の情報を設定し、メモリセルトランジスタＴｒの全てについて消去の閾値に設定した後、記憶領域ＭＥにｎ（ｎは２以上の整数）値の情報を書き込み、記憶領域ＭＥに設けられたメモリセルトランジスタＴｒをｎ値の情報に応じた閾値に設定した状態で、情報の書き込み済みの記憶領域ＭＥに隣接する少なくとも１つの書き込み前の記憶領域ＭＥの情報が、メモリセルトランジスタＴｒの閾値として、消去の閾値よりも、ｎ値の情報に応じた閾値に近い値になるよう制御する。 （もっと読む）

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】集積度が高まった場合においても、読み出し電流の低下を抑制する３次元構造の半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳの各々は、２本の柱状部ＣＬｍｎ、及びそれらの下端を連結する連結部ＪＰｍｎを有するボディ半導体層ＳＣｍｎを有する。ビット線ＢＬ、ソース線ＳＬは、カラム方向を長手方向として交互に形成され、連結部ＪＰｍｎは、カラム方向を長手方向として形成される。メモリストリングＭＳは、基板上においてジグザグ状に形成され、１本の柱状部ＣＬｍｎに沿って形成される４個のメモリトランジスタＭＴｒに接続されるワード線ＷＬを共有する。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部４５Ａの上面に接して積層方向に延びるドレイン側柱状半導体層５７と、ドレイン側柱状半導体層５７を取り囲むように形成された電荷蓄積層５５ｂと、電荷蓄積層５５ｂを取り囲むように形成されたドレイン側導電層５１とを備える。電荷蓄積層５５ｂは、ドレイン側導電層５１の下層からドレイン側導電層５１の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。 （もっと読む）

【課題】セルトランジスタの微細化に適した構造の選択トランジスタを有するＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板１０１と、基板内に形成された拡散層１２１により互いに直列接続されている複数のセルトランジスタ１４１と、複数のセルトランジスタ１４１と直列接続されている選択トランジスタ１４２とを備え、選択トランジスタ１４２は、第１の絶縁膜１６１と、第１の電極層１６２Ａ、Ｂ、第２の絶縁膜１６３Ａ，Ｂ、及び第２の電極層１６４Ａ，Ｂを含む第１及び第２の積層体１７１Ａ，Ｂと、第１の積層体と第２の積層体との間に形成され、第１の積層体１７１Ａの第１及び第２の電極層と第２の積層体１７１Ｂの第１及び第２の電極層とを電気的に接続する第３の電極層１８１とを備え、第３の電極層１８１は、第１及び第２の積層体１７１Ａ，Ｂの上面よりも上方に突出した突出部１９１を有する。 （もっと読む）

【課題】シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にメモリセルを形成することなくメモリセルの積層を実現する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１６上にシリコンをエピタキシャル成長させて得られた単結晶シリコン層２００、２０４の結晶欠陥２６ｂの部分にソース線コンタクトホールを形成する。これによって、結晶欠陥２６ｂの部分に、接合リークにより特性の劣化したメモリセルを形成することなく、メモリセルを二層以上積層することができる。 （もっと読む）

【課題】正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８が直列に接続された複数のメモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたドレイン選択トランジスタＳＤＴｒと、複数のドレイン側選択トランジスタＳＤＴｒの他端に共通接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに一端を接続されたスイッチ回路ＳＷと、複数のスイッチ回路ＳＷの他端に共通接続されたグローバルビット線ＧＢＬとを備える。メモリストリングＭＳは、柱状部を含むＵ字状半導体層と、柱状部の側面を取り囲むように形成された電荷蓄積層と、電荷蓄積層を取り囲むように形成されたワード線導電層とを備える。 （もっと読む）

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている （もっと読む）

【課題】高アスペクト比のコンタクトホールを容易な加工で形成可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板１０上に第１の加工層を形成する工程と、第１の加工層に第１のコンタクトホールＣＳ１を形成する工程と、第１のコンタクトホールＣＳ１内に犠牲膜４２ａを埋め込む工程と、犠牲膜４２ａが埋め込まれた第１のコンタクトホールＣＳ１上に第２の加工層４４を形成する工程と、犠牲膜４２ａ上の第２の加工層４４に犠牲膜４２ａに達する第２のコンタクトホールＣＳ２を形成する工程と、第２のコンタクトホールＣＳ２を通じて第１のコンタクトホールＣＳ１内から犠牲膜４２ａを除去し、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とを連通させる工程と、を備えた。 （もっと読む）