不揮発性半導体記憶装置、及びその製造方法
【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部４５Ａの上面に接して積層方向に延びるドレイン側柱状半導体層５７と、ドレイン側柱状半導体層５７を取り囲むように形成された電荷蓄積層５５ｂと、電荷蓄積層５５ｂを取り囲むように形成されたドレイン側導電層５１とを備える。電荷蓄積層５５ｂは、ドレイン側導電層５１の下層からドレイン側導電層５１の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。
【解決手段】メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部４５Ａの上面に接して積層方向に延びるドレイン側柱状半導体層５７と、ドレイン側柱状半導体層５７を取り囲むように形成された電荷蓄積層５５ｂと、電荷蓄積層５５ｂを取り囲むように形成されたドレイン側導電層５１とを備える。電荷蓄積層５５ｂは、ドレイン側導電層５１の下層からドレイン側導電層５１の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機の導入の場合はコストの点で課題を有する。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性がある。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置であって、前記メモリストリングは、基板上に積層方向に延びる柱状部を含み、前記メモリセルのチャネルとして機能する第１半導体層と、前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリセルのデータを保持するための第１電荷蓄積層と、前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面に接して積層方向に延び、前記選択トランジスタのチャネルとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成されて、電荷を蓄積して前記選択トランジスタの閾値電圧を変化させるための第２電荷蓄積層と、前記第２電荷蓄積層を取り囲むように前記第１導電層上に堆積されて、前記選択トランジスタの制御電極として機能する第２導電層とを備え、前記第２電荷蓄積層は、前記第２導電層の下層から前記第２導電層の上端近傍まで形成され、且つ前記上端近傍よりも上層には形成されていないことを特徴とする。
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置の製造方法であって、前記選択トランジスタを形成する工程は、層間絶縁層にて挟まれるように導電層を堆積させる工程と、前記層間絶縁層及び前記導電層を貫通するホールを形成する工程と、前記ホールに面する側面に第１絶縁層、及び電荷蓄積層を堆積させる工程と、前記第２導電層の上端近傍まで前記ホール内に保護層を堆積させる工程と、前記保護層をマスクとして前記電荷蓄積層を前記導電層の上端近傍まで除去する工程と、前記ホールに面する前記第１絶縁層及び前記電荷蓄積層の側面に第２絶縁層を堆積させる工程と、前記ホールを埋めるように半導体層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】実施形態に係る不揮発性半導体記憶装置１００の概略斜視図である。
【図３】実施形態に係る不揮発性半導体記憶装置１００の等価回路図である。
【図４】実施形態に係る不揮発性半導体記憶装置１００の断面図である。
【図５】図４の拡大図である。
【図６】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図７】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１０】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１１】
［実施形態］
［実施形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１を参照して、実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１２】
実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１３】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ（ワード線導電層４１）を３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリングＭＳを構成する。ＮＡＮＤストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
【００１４】
ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１５】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１６】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１７】
メモリブロックＭＢは、図３に示すように、ビット線ＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１８】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００１９】
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２１】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２２】
次に、図４及び図５を参照して、図３に示した回路構成を実現する実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図４は、実施形態に係る不揮発性半導体記憶装置１００の断面図であり、図５は、図４の拡大図である。
【００２３】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２５】
また、バックゲート層３０は、図４に示すように、メモリ領域ＡＲ１にバックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２６】
メモリトランジスタ層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２７】
また、メモリトランジスタ層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００２８】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒのチャネルとして機能する。
【００３０】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３１】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００３３】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００３４】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、メモリホール４３と連続してドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、メモリホール４３と連続してソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３６】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側選択トランジスタＳＤＴｒのチャネルとして機能するドレイン側柱状半導体層５７、ソース側選択トランジスタＳＳＴｒのチャネルと機能するソース側柱状半導体層５８を有する。
【００３７】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ドレイン側ゲート絶縁層５５は、図５に示すように、ブロック絶縁層５５ａ、電荷蓄積層５５ｂ、及びトンネル絶縁層５５ｃにて構成されている。ブロック絶縁層５５ａは、ブロック絶縁層４４ａに連続して一体に形成されている。電荷蓄積層５５ｂは、電荷蓄積層４４ｂに連続して一体に形成されている。及びトンネル絶縁層５５ｃは、トンネル絶縁層４４ｃに連続して一体に形成されている。
【００３８】
ブロック絶縁層５５ａは、ドレイン側ホール５３に面する側面に亘ってドレイン側導電層５１と接するように形成されている。ブロック絶縁層５５ａは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。ブロック絶縁層５５ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
電荷蓄積層５５ｂは、ドレイン側導電層５１の上端近傍よりも下層のみに形成され、ドレイン側導電層５１の上端近傍よりも上層には形成されていない。より詳しくは、電荷蓄積層５５ｂは、ドレイン側導電層５１の上端からみて、所定高さＨの位置まで形成され、それよりも上層には形成されていない。ここで、所定高さＨは、ドレイン側導電層５１に印加した電圧に起因して電荷蓄積層５５ｂに電荷が蓄積され又は放電され得る領域の境界である。電荷蓄積層５５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４０】
トンネル絶縁層５５ｃは、電荷蓄積層５５ｂの側面及びブロック絶縁層５５ａの側面に亘って形成されている。トンネル絶縁層５５ｃは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。トンネル絶縁層５５ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４１】
ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ソース側ゲート絶縁層５６は、図５に示すように、ブロック絶縁層５６ａ、電荷蓄積層５６ｂ、及びトンネル絶縁層５６ｃにて構成されている。ブロック絶縁層５６ａは、ブロック絶縁層４４ａに連続して一体に形成されている。電荷蓄積層５６ｂは、電荷蓄積層４４ｂに連続して一体に形成されている。トンネル絶縁層５６ｃは、電荷蓄積層４４ｃに連続して一体に形成されている。
【００４２】
ブロック絶縁層５６ａは、ソース側ホール５４に面する側面に亘ってソース側導電層５２と接するように形成されている。ブロック絶縁層５６ａは、電荷蓄積層５６ｂの上端よりも上方まで形成されている。ブロック絶縁層５６ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４３】
電荷蓄積層５６ｂは、ソース側導電層５２の上端近傍よりも下層のみに形成され、ソース側導電層５２の上端近傍よりも上層には形成されていない。より詳しくは、電荷蓄積層５６ｂは、ソース側導電層５２の上端からみて、所定高さＨの位置まで形成され、それよりも上層には形成されていない。ここで、所定高さＨは、ソース側導電層５２に印加した電圧に起因して電荷蓄積層５６ｂに電荷が蓄積され又は放電され得る領域の境界である。電荷蓄積層５６ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４４】
トンネル絶縁層５６ｃは、電荷蓄積層５６ｂの側面及びブロック絶縁層５５ａの側面に亘って形成されている。トンネル絶縁層５６ｃは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。トンネル絶縁層５８ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４５】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５３を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４７】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４８】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４９】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００５０】
［実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図６〜図１１を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図６〜図１１は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。なお、図６〜図１１は、選択トランジスタ層５０の製造工程のみを示している。
【００５１】
先ず、基板２０上にバックゲート３０、及びワード線導電層４１ａ〜４１ｄを形成する。その後、図６に示すように、メモリトランジスタ層４０の上層にカラム方向に所定ピッチをもってロウ方向に延びるドレイン側導電層５１及びソース側導電層５２を形成する。なお、ドレイン側導電層５１及びソース側導電層５２の下層、上面及び側面には、絶縁層を形成する。
【００５２】
続いて、図７に示すように、ドレイン側導電層５１及びソース側導電層５２を貫通するようにドレイン側ホール５３及びソース側ホール５４を形成する。ドレイン側ホール５３及びソース側ホール５４は、ロウ方向及びカラム方向にマトリクス状に、メモリホール３３と整合する位置に形成する。なお、この工程にて、ドレイン側ホール５３及びソース側ホール５４に連続して、ワード線導電層４１ａ〜４１ｄを貫通するメモリホール４３が形成される。
【００５３】
次に、図８に示すように、ドレイン側ホール５３及びソース側ホール５４の側面に、順次、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）を堆積させ、ブロック絶縁層５５ａ、５６ａ、及び電荷蓄積層５５ｂ、５６ｂを形成する。なお、この工程によりメモリホール４３の側面には、ブロック絶縁層４４ａ、及び電荷蓄積層４４ｂが形成される。
【００５４】
続いて、図９に示すように、ドレイン側ホール５３及びソース側ホール５４内にレジスト７１（保護層）を形成する。レジスト７１は、ドレイン側導電層５１及びソース側導電層５２の上端近傍まで形成する。より詳しくは、レジスト７１は、ドレイン側導電層５１及びソース側導電層５２の上端から所定高さＨまで形成する。
【００５５】
次に、図１０に示すように、レジスト７１をマスクとして、電荷蓄積層５５ｂ、５６ｂをドレイン側導電層５１及びソース側導電層５２の上端近傍（ドレイン側導電層５１及びソース側導電層５２の上端から所定高さＨ）まで除去する。なお、上記のように電荷蓄積層５５ｂ、５６ｂを除去した後、レジスト７１は除去する。
【００５６】
続いて、図１１に示すように、ドレイン側ホール５３及びソース側ホール５４内に、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐｏｌｙ−Ｓｉ）を順次堆積させて、トンネル絶縁層５５ｃ、５６ｃ、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を形成する。なお、この工程によりメモリホール４３内には、トンネル絶縁層４４ｃ、及びＵ字状半導体層４５が形成される。
【００５７】
そして、図１１に示す工程の後、平坦化処理を行い、配線層６０を形成し、図４に示す不揮発性半導体記憶装置１００を製造する。
【００５８】
［実施形態に係る不揮発性半導体記憶装置１００の効果]
ここで、本実施形態の効果を説明するため、比較例を考える。比較例に係る不揮発性半導体記憶装置は、ドレイン側ホール５３及びソース側ホール５４の側面全体に亘って形成された電荷蓄積層５５ｂ、５６ｂを有するものとする。このような比較例において、ドレイン側ホール５３及びソース側ホール５４の上部（開口近傍）に電荷が蓄積された場合、その蓄積された電荷にはドレイン側導電層５１及びソース側導電層５２からのゲート電界はかかりにくい。したがって、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧は、上昇したままとなり、よってメモリストリングＭＳに流れるオン電流は低下したままとなる。
【００５９】
一方、本実施形態において、電荷蓄積層５５ｂ、５６ｂは、ドレイン側導電層５１及びソース側導電層５２の上端近傍よりも下層のみに形成され、ドレイン側導電層５１及びソース側導電層５２の上端近傍よりも上層には形成されていない。したがって、本実施形態に係るドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは、比較例のようにゲート電界により制御できない箇所に電荷を蓄積することはない。すなわち、本実施形態は、オン電流を低下させることなく安定した動作を提供することができる。
【００６０】
また、上記実施形態によれば、同一工程により、メモリゲート絶縁層４４、ドレイン側ゲート絶縁層５５、及びドレイン側ゲート絶縁層５６を一括して連続に形成することができる。したがって、それらの層に与える欠陥を抑制でき、プロセスを簡略化することができる。
【００６１】
［その他の実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００６２】
例えば、上記実施形態は、Ｕ字状半導体層４５を有するものであるが、その代わりに断面からみて積層方向に延びるＩ字状の半導体層を有するものであってもよい（特開２００７−２６６１４３号公報参照）。
【００６３】
例えば、上記実施形態において、メモリゲート絶縁層４４とドレイン側ゲート絶縁層５５、メモリゲート絶縁層４４とソース側ゲート絶縁層５６は、連続して一体に形成されている。しかしながら、メモリゲート絶縁層４４、ドレイン側ゲート絶縁層５５、及びソース側ゲート絶縁層５６は、各々独立して形成されたものであってもよい。
【符号の説明】
【００６４】
ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 １００…不揮発性半導体記憶装置、 ２０…基板、 ３０…バックゲート層、 ４０…メモリトランジスタ層、 ５０…選択トランジスタ層、 ６０…配線層。
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機の導入の場合はコストの点で課題を有する。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性がある。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置であって、前記メモリストリングは、基板上に積層方向に延びる柱状部を含み、前記メモリセルのチャネルとして機能する第１半導体層と、前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリセルのデータを保持するための第１電荷蓄積層と、前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面に接して積層方向に延び、前記選択トランジスタのチャネルとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成されて、電荷を蓄積して前記選択トランジスタの閾値電圧を変化させるための第２電荷蓄積層と、前記第２電荷蓄積層を取り囲むように前記第１導電層上に堆積されて、前記選択トランジスタの制御電極として機能する第２導電層とを備え、前記第２電荷蓄積層は、前記第２導電層の下層から前記第２導電層の上端近傍まで形成され、且つ前記上端近傍よりも上層には形成されていないことを特徴とする。
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置の製造方法であって、前記選択トランジスタを形成する工程は、層間絶縁層にて挟まれるように導電層を堆積させる工程と、前記層間絶縁層及び前記導電層を貫通するホールを形成する工程と、前記ホールに面する側面に第１絶縁層、及び電荷蓄積層を堆積させる工程と、前記第２導電層の上端近傍まで前記ホール内に保護層を堆積させる工程と、前記保護層をマスクとして前記電荷蓄積層を前記導電層の上端近傍まで除去する工程と、前記ホールに面する前記第１絶縁層及び前記電荷蓄積層の側面に第２絶縁層を堆積させる工程と、前記ホールを埋めるように半導体層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】実施形態に係る不揮発性半導体記憶装置１００の概略斜視図である。
【図３】実施形態に係る不揮発性半導体記憶装置１００の等価回路図である。
【図４】実施形態に係る不揮発性半導体記憶装置１００の断面図である。
【図５】図４の拡大図である。
【図６】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図７】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１０】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１１】
［実施形態］
［実施形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１を参照して、実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１２】
実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１３】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ（ワード線導電層４１）を３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリングＭＳを構成する。ＮＡＮＤストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
【００１４】
ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１５】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１６】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１７】
メモリブロックＭＢは、図３に示すように、ビット線ＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１８】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００１９】
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２１】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２２】
次に、図４及び図５を参照して、図３に示した回路構成を実現する実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図４は、実施形態に係る不揮発性半導体記憶装置１００の断面図であり、図５は、図４の拡大図である。
【００２３】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２５】
また、バックゲート層３０は、図４に示すように、メモリ領域ＡＲ１にバックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２６】
メモリトランジスタ層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２７】
また、メモリトランジスタ層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００２８】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒのチャネルとして機能する。
【００３０】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３１】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００３３】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００３４】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、メモリホール４３と連続してドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、メモリホール４３と連続してソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３６】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側選択トランジスタＳＤＴｒのチャネルとして機能するドレイン側柱状半導体層５７、ソース側選択トランジスタＳＳＴｒのチャネルと機能するソース側柱状半導体層５８を有する。
【００３７】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ドレイン側ゲート絶縁層５５は、図５に示すように、ブロック絶縁層５５ａ、電荷蓄積層５５ｂ、及びトンネル絶縁層５５ｃにて構成されている。ブロック絶縁層５５ａは、ブロック絶縁層４４ａに連続して一体に形成されている。電荷蓄積層５５ｂは、電荷蓄積層４４ｂに連続して一体に形成されている。及びトンネル絶縁層５５ｃは、トンネル絶縁層４４ｃに連続して一体に形成されている。
【００３８】
ブロック絶縁層５５ａは、ドレイン側ホール５３に面する側面に亘ってドレイン側導電層５１と接するように形成されている。ブロック絶縁層５５ａは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。ブロック絶縁層５５ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
電荷蓄積層５５ｂは、ドレイン側導電層５１の上端近傍よりも下層のみに形成され、ドレイン側導電層５１の上端近傍よりも上層には形成されていない。より詳しくは、電荷蓄積層５５ｂは、ドレイン側導電層５１の上端からみて、所定高さＨの位置まで形成され、それよりも上層には形成されていない。ここで、所定高さＨは、ドレイン側導電層５１に印加した電圧に起因して電荷蓄積層５５ｂに電荷が蓄積され又は放電され得る領域の境界である。電荷蓄積層５５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４０】
トンネル絶縁層５５ｃは、電荷蓄積層５５ｂの側面及びブロック絶縁層５５ａの側面に亘って形成されている。トンネル絶縁層５５ｃは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。トンネル絶縁層５５ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４１】
ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ソース側ゲート絶縁層５６は、図５に示すように、ブロック絶縁層５６ａ、電荷蓄積層５６ｂ、及びトンネル絶縁層５６ｃにて構成されている。ブロック絶縁層５６ａは、ブロック絶縁層４４ａに連続して一体に形成されている。電荷蓄積層５６ｂは、電荷蓄積層４４ｂに連続して一体に形成されている。トンネル絶縁層５６ｃは、電荷蓄積層４４ｃに連続して一体に形成されている。
【００４２】
ブロック絶縁層５６ａは、ソース側ホール５４に面する側面に亘ってソース側導電層５２と接するように形成されている。ブロック絶縁層５６ａは、電荷蓄積層５６ｂの上端よりも上方まで形成されている。ブロック絶縁層５６ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４３】
電荷蓄積層５６ｂは、ソース側導電層５２の上端近傍よりも下層のみに形成され、ソース側導電層５２の上端近傍よりも上層には形成されていない。より詳しくは、電荷蓄積層５６ｂは、ソース側導電層５２の上端からみて、所定高さＨの位置まで形成され、それよりも上層には形成されていない。ここで、所定高さＨは、ソース側導電層５２に印加した電圧に起因して電荷蓄積層５６ｂに電荷が蓄積され又は放電され得る領域の境界である。電荷蓄積層５６ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４４】
トンネル絶縁層５６ｃは、電荷蓄積層５６ｂの側面及びブロック絶縁層５５ａの側面に亘って形成されている。トンネル絶縁層５６ｃは、電荷蓄積層５５ｂの上端よりも上方まで形成されている。トンネル絶縁層５８ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４５】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５３を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４７】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４８】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４９】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００５０】
［実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図６〜図１１を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図６〜図１１は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。なお、図６〜図１１は、選択トランジスタ層５０の製造工程のみを示している。
【００５１】
先ず、基板２０上にバックゲート３０、及びワード線導電層４１ａ〜４１ｄを形成する。その後、図６に示すように、メモリトランジスタ層４０の上層にカラム方向に所定ピッチをもってロウ方向に延びるドレイン側導電層５１及びソース側導電層５２を形成する。なお、ドレイン側導電層５１及びソース側導電層５２の下層、上面及び側面には、絶縁層を形成する。
【００５２】
続いて、図７に示すように、ドレイン側導電層５１及びソース側導電層５２を貫通するようにドレイン側ホール５３及びソース側ホール５４を形成する。ドレイン側ホール５３及びソース側ホール５４は、ロウ方向及びカラム方向にマトリクス状に、メモリホール３３と整合する位置に形成する。なお、この工程にて、ドレイン側ホール５３及びソース側ホール５４に連続して、ワード線導電層４１ａ〜４１ｄを貫通するメモリホール４３が形成される。
【００５３】
次に、図８に示すように、ドレイン側ホール５３及びソース側ホール５４の側面に、順次、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）を堆積させ、ブロック絶縁層５５ａ、５６ａ、及び電荷蓄積層５５ｂ、５６ｂを形成する。なお、この工程によりメモリホール４３の側面には、ブロック絶縁層４４ａ、及び電荷蓄積層４４ｂが形成される。
【００５４】
続いて、図９に示すように、ドレイン側ホール５３及びソース側ホール５４内にレジスト７１（保護層）を形成する。レジスト７１は、ドレイン側導電層５１及びソース側導電層５２の上端近傍まで形成する。より詳しくは、レジスト７１は、ドレイン側導電層５１及びソース側導電層５２の上端から所定高さＨまで形成する。
【００５５】
次に、図１０に示すように、レジスト７１をマスクとして、電荷蓄積層５５ｂ、５６ｂをドレイン側導電層５１及びソース側導電層５２の上端近傍（ドレイン側導電層５１及びソース側導電層５２の上端から所定高さＨ）まで除去する。なお、上記のように電荷蓄積層５５ｂ、５６ｂを除去した後、レジスト７１は除去する。
【００５６】
続いて、図１１に示すように、ドレイン側ホール５３及びソース側ホール５４内に、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐｏｌｙ−Ｓｉ）を順次堆積させて、トンネル絶縁層５５ｃ、５６ｃ、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を形成する。なお、この工程によりメモリホール４３内には、トンネル絶縁層４４ｃ、及びＵ字状半導体層４５が形成される。
【００５７】
そして、図１１に示す工程の後、平坦化処理を行い、配線層６０を形成し、図４に示す不揮発性半導体記憶装置１００を製造する。
【００５８】
［実施形態に係る不揮発性半導体記憶装置１００の効果]
ここで、本実施形態の効果を説明するため、比較例を考える。比較例に係る不揮発性半導体記憶装置は、ドレイン側ホール５３及びソース側ホール５４の側面全体に亘って形成された電荷蓄積層５５ｂ、５６ｂを有するものとする。このような比較例において、ドレイン側ホール５３及びソース側ホール５４の上部（開口近傍）に電荷が蓄積された場合、その蓄積された電荷にはドレイン側導電層５１及びソース側導電層５２からのゲート電界はかかりにくい。したがって、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧は、上昇したままとなり、よってメモリストリングＭＳに流れるオン電流は低下したままとなる。
【００５９】
一方、本実施形態において、電荷蓄積層５５ｂ、５６ｂは、ドレイン側導電層５１及びソース側導電層５２の上端近傍よりも下層のみに形成され、ドレイン側導電層５１及びソース側導電層５２の上端近傍よりも上層には形成されていない。したがって、本実施形態に係るドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは、比較例のようにゲート電界により制御できない箇所に電荷を蓄積することはない。すなわち、本実施形態は、オン電流を低下させることなく安定した動作を提供することができる。
【００６０】
また、上記実施形態によれば、同一工程により、メモリゲート絶縁層４４、ドレイン側ゲート絶縁層５５、及びドレイン側ゲート絶縁層５６を一括して連続に形成することができる。したがって、それらの層に与える欠陥を抑制でき、プロセスを簡略化することができる。
【００６１】
［その他の実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００６２】
例えば、上記実施形態は、Ｕ字状半導体層４５を有するものであるが、その代わりに断面からみて積層方向に延びるＩ字状の半導体層を有するものであってもよい（特開２００７−２６６１４３号公報参照）。
【００６３】
例えば、上記実施形態において、メモリゲート絶縁層４４とドレイン側ゲート絶縁層５５、メモリゲート絶縁層４４とソース側ゲート絶縁層５６は、連続して一体に形成されている。しかしながら、メモリゲート絶縁層４４、ドレイン側ゲート絶縁層５５、及びソース側ゲート絶縁層５６は、各々独立して形成されたものであってもよい。
【符号の説明】
【００６４】
ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 １００…不揮発性半導体記憶装置、 ２０…基板、 ３０…バックゲート層、 ４０…メモリトランジスタ層、 ５０…選択トランジスタ層、 ６０…配線層。
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板上に積層方向に延びる柱状部を含み、前記メモリセルのチャネルとして機能する第１半導体層と、
前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリセルのデータを保持するための第１電荷蓄積層と、
前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリセルの制御電極として機能する複数の第１導電層と
を備え、
前記選択トランジスタは、
前記柱状部の上面に接して積層方向に延び、前記選択トランジスタのチャネルとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成されて、電荷を蓄積して前記選択トランジスタの閾値電圧を変化させるための第２電荷蓄積層と、
前記第２電荷蓄積層を取り囲むように前記第１導電層上に堆積されて、前記選択トランジスタの制御電極として機能する第２導電層と
を備え、
前記第２電荷蓄積層は、前記第２導電層の下層から前記第２導電層の上端近傍まで形成され、且つ前記上端近傍よりも上層には形成されていない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２電荷蓄積層は、前記第２導電層の上端からみて第１高さの位置まで形成されており、
前記第１高さは、前記第２導電層に印加した電圧に起因して前記第２電荷蓄積層に電荷が蓄積され又は放電され得る領域の境界である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２電荷蓄積層は、前記第１電荷蓄積層に連続して一体に形成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置の製造方法であって、
前記選択トランジスタを形成する工程は、
層間絶縁層にて挟まれるように導電層を堆積させる工程と、
前記層間絶縁層及び前記導電層を貫通するホールを形成する工程と、
前記ホールに面する側面に第１絶縁層、及び電荷蓄積層を堆積させる工程と、
前記第２導電層の上端近傍まで前記ホール内に保護層を堆積させる工程と、
前記保護層をマスクとして前記電荷蓄積層を前記導電層の上端近傍まで除去する工程と、
前記ホールに面する前記第１絶縁層及び前記電荷蓄積層の側面に第２絶縁層を堆積させる工程と、
前記ホールを埋めるように半導体層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電荷蓄積層を、前記導電層の上端からみて第１高さの位置まで形成し、
前記第１高さは、前記導電層に印加した電圧に起因して前記電荷蓄積層に電荷が蓄積され又は放電され得る領域の境界である
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板上に積層方向に延びる柱状部を含み、前記メモリセルのチャネルとして機能する第１半導体層と、
前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリセルのデータを保持するための第１電荷蓄積層と、
前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリセルの制御電極として機能する複数の第１導電層と
を備え、
前記選択トランジスタは、
前記柱状部の上面に接して積層方向に延び、前記選択トランジスタのチャネルとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成されて、電荷を蓄積して前記選択トランジスタの閾値電圧を変化させるための第２電荷蓄積層と、
前記第２電荷蓄積層を取り囲むように前記第１導電層上に堆積されて、前記選択トランジスタの制御電極として機能する第２導電層と
を備え、
前記第２電荷蓄積層は、前記第２導電層の下層から前記第２導電層の上端近傍まで形成され、且つ前記上端近傍よりも上層には形成されていない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２電荷蓄積層は、前記第２導電層の上端からみて第１高さの位置まで形成されており、
前記第１高さは、前記第２導電層に印加した電圧に起因して前記第２電荷蓄積層に電荷が蓄積され又は放電され得る領域の境界である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２電荷蓄積層は、前記第１電荷蓄積層に連続して一体に形成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルを直列に接続されたメモリストリング、及び前記メモリストリングの一端に接続されて導通を制御する選択トランジスタを備える不揮発性半導体記憶装置の製造方法であって、
前記選択トランジスタを形成する工程は、
層間絶縁層にて挟まれるように導電層を堆積させる工程と、
前記層間絶縁層及び前記導電層を貫通するホールを形成する工程と、
前記ホールに面する側面に第１絶縁層、及び電荷蓄積層を堆積させる工程と、
前記第２導電層の上端近傍まで前記ホール内に保護層を堆積させる工程と、
前記保護層をマスクとして前記電荷蓄積層を前記導電層の上端近傍まで除去する工程と、
前記ホールに面する前記第１絶縁層及び前記電荷蓄積層の側面に第２絶縁層を堆積させる工程と、
前記ホールを埋めるように半導体層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電荷蓄積層を、前記導電層の上端からみて第１高さの位置まで形成し、
前記第１高さは、前記導電層に印加した電圧に起因して前記電荷蓄積層に電荷が蓄積され又は放電され得る領域の境界である
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−５４８０２（Ｐ２０１１−５４８０２Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０３０７５（Ｐ２００９−２０３０７５）
【出願日】平成２１年９月２日（２００９．９．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月２日（２００９．９．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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