【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】カード所有者がカード内に蓄積された情報を知りたい場合等に、外部のカード読取装置を用いてカード内に蓄積された情報を解読し、カード読取装置に搭載されているディスプレイ上に前記の蓄積情報を読み出さなければならないという不便さがあった。
【解決手段】ＩＣカード本体と、ＩＣカード本体における外部からの機械的な変形を電力に変換するセルフ電源装置と、ＩＣカード本体の外側へ露出して表示を行うディスプレイ面を有し、セルフ電源装置で発生した電力の供給を受けてディスプレイ面に情報を表示する表示装置とを備えるＩＣカード表示システムが提供される。 （もっと読む）

【課題】コストが低い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び電極膜が交互に積層された積層体を形成する工程と、前記積層体上に、サイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】動作速度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）

【課題】制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。
【解決手段】メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置１１０の動作方法である。メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループＧＲ１と、第１グループの隣りに接続された第１調整用トランジスタＴｒ−ＡＪと、調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループＧＲ２と、を有する。制御部は、第１グループのトランジスタの閾値の書き換えを行ったのち、第１調整用トランジスタに、閾値の書き換えによって生じた第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行う。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング、選択トランジスタ、及びキャリア選択素子を備える。メモリストリングは、直列接続されたメモリトランジスタを含む。選択トランジスタは、メモリストリングの一端に一端を接続されている。キャリア選択素子は、選択トランジスタの他端に一端を接続されている。キャリア選択素子は、メモリトランジスタのボディを流れる多数キャリアを決定する。キャリア選択素子は、第３半導体層、金属層、第２ゲート絶縁層、及び第３導電層を備える。第３半導体層は、基板に対して垂直方向に延びる。金属層は、第３半導体層の上面から延びる。第３導電層は、第２ゲート絶縁層を介して、第３半導体層及び金属層を取り囲む。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ボロンドープドシリコン層７２を堆積させ、その上面にシリコン窒化層７８を形成し、ノンドープドシリコン層７３を堆積させ、その上面にシリコン窒化層７９を形成する工程を繰り返すことにより、シリコン基板１１上に積層体２０を形成する。次に、積層体２０に貫通ホール３０ａを形成し、その内部に犠牲材を埋め込み、積層体２０にＸ方向に延びるスリット７４を形成する。次に、スリット７４内にエッチング水溶液を導入することにより、ノンドープドシリコン層７３をウェットエッチングして除去する。次に、エッチング水溶液を除去し、ボロンドープドシリコン層７２間及びスリット７４内に絶縁材料を埋め込む。次に、貫通ホール内から犠牲材を除去し、内面上に電荷蓄積膜を形成し、内部にシリコンピラーを形成する。 （もっと読む）

【課題】高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧を必要とするＭＩＳＦＥＴを有する半導体装置において、各素子を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する。
【解決手段】低耐圧ＭＩＳＦＥＴのゲート電極４およびＭＯＮＯＳメモリのメモリゲート電極８のそれぞれの側壁にサイドウォールＡ、Ｂを形成する際、専用のマスクを用いず、低温下で堆積することのできる酸化膜をフォトレジスト膜が形成されたシリコン基板１上に形成し、ゲート電極４およびメモリゲート電極８のそれぞれの側壁に幅の違うサイドウォールＡ、Ｂを形成する。 （もっと読む）

【課題】半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法を提供すること。
【解決手段】半導体装置のパターン構造物は、延長ラインと延長ラインの端部に連結されるパッドとを具備する。パッドは、延長ラインの幅より広い幅を有することができる。パッドは、パッドの側部から延長する突出部を含むことができる。パターン構造物は、単純化された工程を通じて製造されることができ、微細パターンとパッドを含む多様な半導体装置に適用することができる。 （もっと読む）

【課題】記憶素子間の干渉が少ない半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、シリコン基板１１の上層部分の一部にＳＴＩ１６を設け、シリコン基板１１の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。そして、上下方向（Ｚ方向）におけるアクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。 （もっと読む）

【課題】垂直壁の貫通ホールが形成でき、また、貫通ホールがテーパ状となった場合においても上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１１と、基板の主面１１ａ上に設けられ、主面に対して垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を前記第１方向に貫通する半導体ピラーＳＰと、電極膜のそれぞれと半導体ピラーとの交差部に設けられた記憶部（記憶層４８）と、を備える不揮発性半導体記憶装置が提供される。電極膜は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含む。基板からの距離が近い第１領域ＲＧ１の電極膜に含まれる添加物の濃度は、第１領域よりも基板からの距離が遠い第２領域ＲＧ２の電極膜に含まれる添加物の濃度とは異なる。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止する。
【解決手段】メモリセル領域２に隣接し、第一および第二の周辺回路を有する周辺回路領域３と、第一の周辺回路に形成された第一の基板コンタクトプラグ１６ａと、第二の周辺回路に形成された第二の基板コンタクトプラグ１６ｂと、第一および第二の基板コンタクトプラグに対応して半導体基板に形成されたシリサイド領域とを備え、メモリセル領域の端部から第一の周辺回路までの距離は、メモリセル領域の端部から第二の周辺回路までの距離より大きく、第一の基板コンタクトプラグの横断面形状は第二の基板コンタクトプラグの横断面形状より大きく構成した。 （もっと読む）

【課題】フラッシュメモリと、精度が低くても高耐圧性が要求されるキャパシタと、耐圧性が低くても高精度が要求されるキャパシタとを備えた半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に形成されたシリコン膜１３により、フラッシュメモリのフローティングゲートと高耐圧キャパシタの下部電極１３ｂとを形成する。この場合、シリコン膜１３中の不純物濃度を、フラッシュメモリに適した濃度とする。その後、半導体基板１０に不純物をイオン注入して高精度キャパシタの下部電極となる高濃度不純物領域１５を形成する際に、高耐圧キャパシタの下部電極１３ｂに不純物を追加注入し、下部電極１３ｂの不純物濃度を向上させる。次いで、高精度キャパシタの誘電体膜１２を、増速酸化により形成する。 （もっと読む）

【課題】チップサイズの増大を抑制でき、且つ読み出しマージンの低下を防止することが可能な半導体記憶装置を提供する。
【解決手段】第１導電型の第１のウェル１２は、基板１１内に形成されている。第２導電型の第２のウェル１３は、第１のウェル１２内に形成されている。複数のメモリセルＭＣ、及び複数の第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、第２のウェル１３内に形成され、複数の第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは複数のビット線ＢＬｅ、ＢＬｏの複数のメモリセルＭＣよりセンスアンプ１７側に配置されている。 （もっと読む）

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。 （もっと読む）

【課題】セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１において、セルアレイ部ＣＡにはバックゲート電極２１を設け、周辺回路部ＳＣには電界効果トランジスタ２５のゲート電極２２を設ける。バックゲート電極２１及びゲート電極２２は、下層側から順に、ｎ型シリコン層１５、金属シリサイド層１６、ｐ型シリコン層１７が積層された３層構造の導電膜１８により形成する。また、バックゲート電極２１において、ｐ型シリコン層１７内にＵ字ピラー４１の接続部材３９を設ける。そして、コンタクトプラグ５８ｃ及び５８ｅを、それぞれバックゲート電極２１及びゲート電極２２の金属シリサイド層１６に接触させる。 （もっと読む）