半導体記憶装置及びその製造方法
【課題】コストが低い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び電極膜が交互に積層された積層体を形成する工程と、前記積層体上に、サイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び電極膜が交互に積層された積層体を形成する工程と、前記積層体上に、サイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体にメモリホールを形成し、メモリホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、メモリホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。そして、積層体の端部の形状は、電極膜毎にテラスが形成された階段状になっており、各電極膜に上方からコンタクトが接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９９３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、コストが低い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、を備える。一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっている。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は積層体の中央部を示し、（ｂ）は積層体の端部を示す。
【図２】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図３】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｄ）は、比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第２の実施形態に係る半導体記憶装置を例示する平面図である。
【図８】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図９】第３の実施形態に係る半導体記憶装置を例示する平面図である。
【図１０】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図１１】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は積層体の中央部を示し、（ｂ）は積層体の端部を示す。
なお、図１（ａ）及び（ｂ）は半導体記憶装置を模式的に示しており、各部のサイズは必ずしも実際の装置のサイズに比例していない。後述する他の図面についても同様である。
【０００９】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１上には、絶縁膜１２が設けられており、その上には、例えばポリシリコンからなるバックゲート電極膜１３が設けられている。バックゲート電極膜１３上には、絶縁膜１４が設けられている。
【００１０】
絶縁膜１４上には、積層体１５が設けられている。積層体１５においては、それぞれ複数枚、例えばそれぞれ４枚の電極膜１６及び絶縁膜１７が交互に積層されている。電極膜１６は例えばポリシリコンにより形成されており、絶縁膜１７は例えばシリコン酸化物により形成されている。また、積層体１５においては、中央部１５ａ及び端部１５ｂが設けられている。積層体１５の周囲には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜１９が設けられている。また、積層体１５及び層間絶縁膜１９の上方には、例えばシリコン酸化物からなる上層絶縁膜２０が設けられている。
【００１１】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向のうち、中央部１５ａから端部１５ｂに向かう方向をＸ方向とし、他方をＹ方向とする。また、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。電極膜１６及び絶縁膜１７の積層方向はＺ方向である。
【００１２】
先ず、積層体１５の中央部１５ａについて説明する。
積層体１５の中央部１５ａにおいては、積層体１５を貫通するように、Ｚ方向に延びるメモリホール２１が形成されている。メモリホール２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。また、バックゲート電極膜１３の上面における積層体１５の中央部１５ａの直下域には、Ｙ方向を長手方向とする直方体形状の凹部２２が形成されている。Ｙ方向において隣り合う一対のメモリホール２１は、凹部２２の両端部に到達している。これにより、１本の凹部２２と、この凹部２２の両端部に連結された２本のメモリホール２１により、Ｕ字形のＵ字ホール２３が形成されている。
【００１３】
Ｕ字ホール２３の内面上には、メモリ膜２４が形成されている。メモリ膜２４においては、Ｕ字ホール２３の内面に接する側から順に、ブロック層、電荷蓄積層及びトンネル層（いずれも図示せず）が積層されている。ブロック層は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物により形成されている。トンネル層は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。
【００１４】
また、Ｕ字ホール２３内には、例えばポリシリコンからなる半導体部材２５が埋め込まれている。このため、メモリ膜２４の電荷蓄積層は、電極膜１６と半導体部材２５との間に配置されている。半導体部材２５のうち、メモリホール２１内に位置する部分はＺ方向に延びるシリコンピラーであり、凹部２２内に位置する部分はＹ方向に延びる接続部材である。更に、積層体１５における凹部２２の直上域には、ＸＺ平面に広がる絶縁板材２６が設けられており、電極膜１６は絶縁板材２６によってＹ方向に沿って分断されている。すなわち、電極膜１６における分断された各部分は、Ｘ方向に沿って延びており、端部１５ｂまで到達している。
【００１５】
上層絶縁膜２０上における中央部１５ａの直上域には、Ｘ方向に延びる選択ゲート電極（図示せず）が設けられている。シリコンピラーは選択ゲート電極を貫いており、選択ゲート電極とシリコンピラーとの間には、ゲート絶縁膜（図示せず）が設けられている。また、選択ゲート電極の上方にはＸ方向に延びるソース線（図示せず）及びＹ方向に延びるビット線（図示せず）が設けられている。半導体部材２５を構成する一対のシリコンピラーのうち、一方はソース線に接続されており、他方はビット線に接続されている。これにより、中央部１５ａにおいては、電極膜１６とシリコンピラーの交差部分毎にメモリセルトランジスタが形成される。また、ソース線とビット線の間には、複数個のメモリセルトランジスタが直列に接続されたメモリストリングが形成される。
【００１６】
次に、積層体１５の端部１５ｂについて説明する。
積層体１５の端部１５ｂは階段状に加工されており、各電極膜１６毎にテラス１８が形成されている。すなわち、各電極膜１６の上面によって各テラス１８が構成されている。電極膜１６とテラス１８とは一対一で対応しており、電極膜１６の枚数だけテラス１８が形成されている。本実施形態においては、テラス１８はＸ方向に沿って一列に配列されている。
【００１７】
層間絶縁膜１９におけるテラス１８の直上域には、Ｚ方向に延びるコンタクト３１が設けられている。各コンタクト３１の下端は、各電極膜１６におけるテラス１８をなす部分に接続されている。コンタクト３１は、テラス１８と同じ数だけ設けられており、Ｘ方向に沿って配列されている。Ｚ方向から見て、コンタクト３１の形状は例えば円形である。各コンタクト３１の上端は、上層絶縁膜２０上に設けられたワード配線（図示せず）の一端に接続されており、ワード配線の他端は、積層体１５から見てＸ方向に形成された周辺回路（図示せず）に接続されている。
【００１８】
以下、積層体１５を構成する４枚の電極膜１６を、上層側から順に、電極膜１６ａ、１６ｂ、１６ｃ、１６ｄともいう。同様に、積層体１５を構成する４枚の電極膜１７を、上層側から順に、電極膜１７ａ、１７ｂ、１７ｃ、１７ｄともいう。また、電極膜１６ａ、１６ｂ、１６ｃ、１６ｄにそれぞれ接続されたコンタクト３１を、コンタクト３１ａ、３１ｂ、３１ｃ、３１ｄともいう。
【００１９】
コンタクト３１ａの太さはＺ方向において略一定である。コンタクト３１ｂの太さは、Ｚ方向に沿って２段階に変化しており、下部は上部よりも細くなっている。コンタクト３１ｂの下部の太さは、コンタクト３１ａの太さと略等しい。コンタクト３１ｃの太さは、Ｚ方向に沿って３段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト３１ｃの中間部の太さはコンタクト３１ｂの上部の太さと略等しく、コンタクト３１ｃの下部の太さはコンタクト３１ｂの下部及びコンタクト３１ａの太さと略等しい。コンタクト３１ｄの太さは、Ｚ方向に沿って４段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト３１ｄの上から２段目の部分の太さはコンタクト３１ｃの上部の太さと略等しく、コンタクト３１ｄの上から３段目の部分の太さはコンタクト３１ｃの中間部及びコンタクト３１ｂの上部の太さと略等しく、コンタクト３１ｄの下端部の太さは、コンタクト３１ｃの下部、コンタクト３１ｂの下部及びコンタクト３１ａの太さと略等しい。すなわち、コンタクト３１ａ〜３１ｄの下端の面積は相互に略等しい。また、コンタクト３１ｂ〜３１ｄの太さは、下方に向かうほど細くなるように、不連続的に変化している。
【００２０】
次に、上述の如く構成された本実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
なお、図２の各図は積層体１５の中央部１５ａを示しており、図３、図４、図５の各図は積層体１５の端部１５ｂを示している。また、図３、図４、図５においては、シリコン基板１１、絶縁膜１２及びバックゲート電極膜１３は、図示を省略している。
【００２１】
先ず、図２（ａ）に示すように、シリコン基板１１上に絶縁膜１２を形成し、その上にバックゲート電極膜１３を形成する。次に、バックゲート電極膜１３の上面における複数の領域に、凹部２２を形成する。次に、凹部２２内に犠牲材４１を埋め込む。次に、バックゲート電極膜１３上に、絶縁膜１４を形成する。次に、電極膜１６及び絶縁膜１７を複数枚ずつ、例えば４枚ずつ積層して、積層体１５を作製する。次に、積層体１５の中央部１５ａにおいて、Ｚ方向に延びる複数本のメモリホール２１を形成する。Ｚ方向から見て、メモリホール２１はマトリクス状に配列させ、Ｙ方向において隣り合う２本のメモリホール２１を、凹部２２の両端部に連通させる。これにより、Ｕ字ホール２３が形成される。
【００２２】
次に、図２（ｂ）に示すように、メモリホール２１を介してウェットエッチングを行い、凹部２２内から犠牲材４１を除去する。
次に、図２（ｃ）に示すように、Ｕ字ホール２３の内面上にブロック層、電荷蓄積層及びトンネル層をこの順に形成し、メモリ膜２４を形成する。次に、Ｕ字ホール２３内に半導体材料、例えばポリシリコンを埋め込んで、半導体部材２５を形成する。
次に、図２（ｄ）に示すように、積層体１５における凹部２２のＹ方向中央部の直上域に、Ｚ方向において積層体１５を貫通し、Ｘ方向に延びるスリット４２を形成する。これにより、各電極膜１６がＹ方向において分断される。次に、スリット４２内に絶縁材料を埋め込んで、絶縁板材２６を形成する。
【００２３】
次に、図３（ａ）に示すように、積層体１５上に例えばシリコン酸化物を堆積させて、ハードマスク４３を形成する。次に、リソグラフィ法とドライエッチング法によってハードマスク４３をパターニングする。これにより、積層体１５の端部１５ｂの直上域において、ハードマスク４３を厚さ方向に貫通するホール４４を複数個、例えば４個形成する。Ｚ方向から見て、ホール４４の形状は例えば円形とする。ホール４４は、そのサイズ、例えば直径を、相互に異ならせる。以下、４個のホール４４を、積層体１５の中央部１５ａ（図２参照）から近い順に、ホール４４ａ、４４ｂ、４４ｃ、４４ｄともいう。各ホール４４の直径は、ホール４４ａ、４４ｂ、４４ｃ、４４ｄの順に大きくする。すなわち、ホール４４ａを最も小さくし、ホール４４ｄを最も大きくする。
【００２４】
次に、マスク材料４５の堆積と、マスク材料４５のエッチバックと、マスク材料４５及びハードマスク４３をマスクとしたエッチングとを、繰り返し行う。これらの工程は、ＲＩＥ装置中で連続して実施する。
すなわち、図３（ｂ）に示すように、全面にマスク材料４５を堆積させる。マスク材料４５は、ハードマスク４３との間でエッチング選択比がとれる材料であればよく、例えば、シリコン窒化物又はシリコン炭化物を用いることができる。これにより、ホール４４の底面上及び側面上にマスク材料４５からなる層が形成される。また、このとき、最も小さいホールであるホール４４ａは、内部全体がマスク材料４５によって埋め込まれ、閉塞する。
【００２５】
次に、図３（ｃ）に示すように、マスク材料４５をエッチバックする。これにより、ホール４４ｂ、４４ｃ、４４ｄの底面上からマスク材料４５が除去される。但し、ホール４４ｂ、４４ｃ、４４ｄの側面上にはマスク材料４５が残留する。この結果、ホール４４ｂ、４４ｃ、４４ｄの内径が小さくなる。一方、ホール４４ａ内に埋め込まれたマスク材料４５は、ほとんど除去されない。従って、ホール４４ａは閉塞したままである。
【００２６】
次に、図３（ｄ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、積層体１５の最上段の絶縁膜１７ａ及び電極膜１６ａにおけるホール４４ｂ、４４ｃ、４４ｄの直下域に相当する部分が除去される。この結果、ホール４４ｂ、４４ｃ、４４ｄの直下域に、それぞれ、コンタクトホール４６ｂ、４６ｃ、４６ｄが形成される。コンタクトホール４６ｂ、４６ｃ、４６ｄは、最上層の絶縁膜１７ａ及び電極膜１６ａを貫通し、上から２段目の絶縁膜１７ｂに到達する。一方、ホール４４ａはマスク材料４５によって埋め込まれているため、ホール４４ａの直下域はエッチングされない。
【００２７】
次に、図４（ａ）に示すように、マスク材料４５を堆積させる。これにより、開口しているホール４４のうち最も小さいホールであるホール４４ｂの内部がマスク材料４５によって埋め込まれ、閉塞する。また、ホール４４ｃ及び４４ｄの側面上にはマスク材料４５が残留し、ホール４４ｃ及び４４ｄの内径がより一層小さくなる。次に、マスク材料４５をエッチバックし、コンタクトホール４６ｃ及び４６ｄの底面上からマスク材料４５を除去する。
【００２８】
次に、図４（ｂ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ等のエッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、開口しているホール４４ｃ、４４ｄの直下域において、上から２段目の絶縁膜１７ｂ及び電極膜１６ｂが除去される。この結果、コンタクトホール４６ｃ及び４６ｄが下方に伸びて絶縁膜１７ｂ及び電極膜１６ｂを貫通し、上から３段目の絶縁膜１７ｃに到達する。なお、ホール４４ａ及び４４ｂはマスク材料４５によって埋め込まれているため、その直下域はエッチングされない。このため、コンタクトホール４６ｂは下方に伸びず、その形状を保持する。
【００２９】
次に、図４（ｃ）に示すように、マスク材料４５を堆積させ、その後、エッチバックする。これにより、開口しているホール４４のうち最も小さいホールであるホール４４ｃの内部がマスク材料４５によって埋め込まれて閉塞する。また、ホール４４ｄの側面上にはマスク材料４５が残留し、ホール４４ｄの内径がより一層小さくなる。
【００３０】
次に、図４（ｄ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ等のエッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、開口しているホール４４ｄの直下域において、上から３段目の絶縁膜１７ｃ及び電極膜１６ｃが除去される。この結果、ホール４４ｄの直下域に形成されたコンタクトホール４６ｄが下方に伸び、絶縁膜１７ｃ及び電極膜１６ｃを貫通して、上から４段目の絶縁膜１７ｄに到達する。なお、ホール４４ａ、４４ｂ、４４ｃはマスク材料４５によって埋め込まれているため、その直下域はエッチングされない。
【００３１】
次に、図５（ａ）に示すように、マスク材料４５（図４参照）を除去する。このようにして、ホール４４ｂの直下域には、絶縁膜１７ａ及び電極膜１６ａを貫くコンタクトホール４６ｂが形成され、ホール４４ｃの直下域には、絶縁膜１７ａから電極膜１６ｂまでの部分を貫くコンタクトホール４６ｃが形成され、ホール４４ｄの直下域には、絶縁膜１７ａから電極膜１６ｃまでの部分を貫くコンタクトホール４６ｄが形成される。また、コンタクトホール４６ｂ、４６ｃ、４６ｄは、電極膜１６を貫く度に直径が小さくなる。一方、ホール４４ａ内に埋め込まれていたマスク材料４５も除去されるが、ホール４４ａの直下域には、コンタクトホールは形成されない。
【００３２】
次に、図５（ｂ）に示すように、ホール４４及びコンタクトホール４６を介して、シリコンに対するエッチングを施す。このエッチングは、例えばウェットエッチング等の等方性エッチングとする。これにより、各コンタクトホール４６を起点として各電極膜１６の一部分が除去され、隙間４７が形成される。このとき、各電極膜１６の上面におけるその直上域に他の電極膜１６が存在しない領域が、テラス１８となる。なお、このとき、電極膜１６の倒壊を確実に防止するために、隙間４７間の一部に電極膜１６を残留させてもよい。
【００３３】
次に、図５（ｃ）に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物等の絶縁材料４８を堆積させる。このとき、絶縁材料４８は、絶縁膜１７の上下面上に付着して、隙間４７内を埋め込む。絶縁材料４８及びその間に配置された絶縁膜１７により、層間絶縁膜１９が形成される。
【００３４】
次に、図５（ｄ）に示すように、エッチングを施して、ホール４４ａの底面及びコンタクトホール４６ｂ、４６ｃ、４６ｄの底面において、絶縁膜１７を除去する。これにより、各コンタクトホール４６の底面において、各電極膜１６が露出する。次に、ホール４４ａ〜４４ｄ内及びコンタクトホール４６ｂ〜４６ｄ内に、導電材料、例えば、金属材料を埋め込む。これにより、ホール４４及びコンタクトホール４６内にコンタクト３１が形成される。より具体的には、ホール４４ａ内にコンタクト３１ａが形成され、ホール４４ｂ内及びコンタクトホール４６ｂ内にコンタクト３１ｂが形成され、ホール４４ｃ内及びコンタクトホール４６ｃ内にコンタクト３１が形成され、ホール４４ｄ内及びコンタクトホール４６ｄ内にコンタクト３１ｄが形成される。また、ハードマスク４３が上層絶縁膜２０となる。
【００３５】
次に、上層絶縁膜２０（ハードマスク４３）の上方に、通常の方法により、選択ゲート電極、ソース線及びビット線（いずれも図示せず）を形成する。また、複数本のワード配線（図示せず）を形成し、それぞれコンタクト３１の上端に接続する。これにより、本実施形態に係る半導体記憶装置１が製造される。
【００３６】
次に、本実施形態の効果について説明する。
本実施形態によれば、コンタクト３１の形成と、積層体１５の端部１５ｂの加工を、同時に行うことができる。これにより、半導体記憶装置１を製造する際の工程数を減らし、製造コストを低減することができる。また、テラス１８をコンタクト３１に対して自己整合的に形成することができるため、テラス１８とコンタクト３１との位置関係がずれることがない。これにより、各コンタクト３１を各電極膜１６に確実に接続することができる。
【００３７】
次に、本実施形態の比較例について説明する。
図６（ａ）〜（ｄ）は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
本比較例においては、先ず、図２（ａ）〜（ｄ）に示すように、シリコン基板１１上に積層体１５を形成し、積層体１５の中央部１５ａにＵ字ホール２３を形成し、その内面上にメモリ膜２４を形成し、その内部に半導体部材２５を埋め込む。
【００３８】
次に、図６（ａ）に示すように、積層体１５の端部１５ｂを階段状に加工し、電極膜１６毎にテラス１８を形成する。次に、端部１５ｂを層間絶縁膜１９によって埋め込む。次に、図６（ｂ）に示すように、積層体１５及び層間絶縁膜１９上にレジストパターン５１を形成する。次に、図６（ｃ）に示すように、レジストパターン５１をマスクとしてエッチングを行い、層間絶縁膜１９におけるテラス１８の直上域毎にコンタクトホール５２を形成する。次に、レジストパターン５１を除去する。次に、図６（ｄ）に示すように、コンタクトホール５２内に導電材料を埋め込んで、コンタクト５３を形成する。
【００３９】
本比較例においては、図６（ａ）に示す工程において、積層体１５の端部１５ｂを階段状に加工し、層間絶縁膜１９によって埋め戻している。そして、図６（ｂ）及び（ｃ）に示す工程において、層間絶縁膜１９に改めてコンタクトホール５２を形成している。このため、コンタクトホール５２を形成するためのリソグラフィ工程の他に、端部１５ｂを加工するためのリソグラフィ工程が必要となり、半導体記憶装置の製造コストが増加する。また、端部１５ｂを加工してテラス１８を形成する工程と、層間絶縁膜１９を加工してコンタクトホール５２を形成する工程とを独立に実施しているため、テラス１８とコンタクト５３との間に位置ずれが生じる可能性がある。これに対して、前述の第１の実施形態によれば、端部１５ｂの加工とコンタクトホール４６の形成を同時に行っているため、半導体記憶装置１の製造コストを低く抑えることができ、且つ位置ずれが生じることがない。
【００４０】
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
図７に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、電極膜１６が９枚設けられており、Ｚ方向から見て、テラス１８が碁盤目状に配列されている点が異なっている。
【００４１】
すなわち、半導体記憶装置２においては、積層体１５において、例えばそれぞれ９枚の電極膜１６（図１参照）及び絶縁膜１７（図１参照）が積層されている。また、積層体１５の端部１５ｂにおいて、テラス１８がＸ方向及びＹ方向に沿って、３行３列に配列されている。そして、各テラス１８には、コンタクト６１ａ〜６１ｉが接続されている。コンタクト６１ａ〜６１ｉの上端部の太さは相互に異なり、コンタクト６１ａが最も細く、コンタクト６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ、６１ｈ、６１ｉの順に太くなり、コンタクト６１ｉが最も太い。Ｘ方向に沿って一列に配列されたコンタクト６１については、中央部１５ａから遠いコンタクト６１ほど上端部が太く、より下段の電極膜１６に接続されている。また、コンタクト６１ａ〜６１ｉの下端部の太さは、相互にほぼ等しい。
【００４２】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においては、図３（ａ）に示すハードマスク６３を形成する工程において、図８に示すように、ホール６４ａ〜６４ｉをＺ方向から見て３行３列のマトリクス状に配列させる。このとき、ホール６４ａ〜６４ｉのサイズを相互に異ならせる。すなわち、ホール６４ａを最も小さく形成し、ホール６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ、６４ｆ、６４ｇ、６４ｈ、６４ｉの順に大きくし、ホール６４ｉを最も大きく形成する。
【００４３】
次に、図３（ｂ）〜図５（ａ）に示す工程と同様な工程により、マスク材料４５（図３参照）の堆積と、マスク材料４５及びハードマスク６３をマスクとしたエッチングとを、例えば８回繰り返す。このとき、最初の１回のエッチングによりホール６４ｂ〜６４ｉの直下域にコンタクトホールが形成され、続く７回のエッチングにより、これらのコンタクトホールが下方に伸びる。これにより、小さいホール６４から順にマスク材料４５によって閉塞され、より大きいホール６４の直下域に、より深いコンタクトホールが形成される。次に、図５（ｂ）に示す工程と同様に、コンタクトホールを介して等方性エッチングを行う。これにより、各電極膜１６の一部分が除去され、コンタクトホールに対して自己整合的にテラス１８が形成される。次に、図５（ｃ）に示す工程と同様に、絶縁膜１７間の隙間４７を絶縁材料４８によって埋め込む。次に、図５（ｄ）に示す工程と同様に、コンタクトホール及びホール６４内に導電材料を埋め込む。これにより、ホール６４ａ〜６４ｉ内及びその直下のコンタクトホール内に、それぞれコンタクト６１ａ〜６１ｉが形成される。このようにして、本実施形態に係る半導体記憶装置２が製造される。
【００４４】
本実施形態によれば、テラス１８及びコンタクト３１をマトリクス状に配列させているため、半導体記憶装置２の小型化を図ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４５】
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図１０（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は図９に示すＡ−Ａ’線による断面図であり、（ｂ）は図９に示すＢ−Ｂ’線による断面図であり、（ｃ）は図９に示すＣ−Ｃ’線による断面図である。
【００４６】
図９及び図１０（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１と比較して、テラス１８が２行２列の碁盤目状に配列され、コンタクト７１も２行２列のマトリクス状に配列されており、コンタクト７１の上端部の太さが２水準しかない点が異なっている。
【００４７】
すなわち、半導体記憶装置３においては、４本のコンタクト７１ａ〜７１ｄが形成されている。コンタクト７１ａは積層体１５における最も上段の電極膜１６ａに接続されており、コンタクト７１ｂは上から２段目の電極膜１６ｂに接続されており、コンタクト７１ｃは上から３段目の電極膜１６ｃに接続されており、コンタクト７１ｄは上から４段目、すなわち、最下段の電極膜１６ｄに接続されている。また、Ｚ方向から見ると、コンタクト７１ａ及び７１ｂはＸ方向に沿って一列に配列されており、コンタクト７１ｂはコンタクト７１ａよりも積層体１５の中央部１５ａから遠い位置に配置されている。また、コンタクト７１ｃ及び７１ｄはＸ方向に沿って一列に配列されており、コンタクト７１ｄはコンタクト７１ｃよりも中央部１５ａから遠い位置に配置されている。そして、コンタクト７１ｃ及び７１ｄの上端部は、コンタクト７１ａ及び７１ｂの上端部よりも太い。コンタクト７１ｃの上端部の太さはコンタクト７１ｄの上端部の太さと略等しく、コンタクト７１ａの上端部の太さはコンタクト７１ｂの上端部の太さと略等しい。また、コンタクト７１ａ〜７１ｄの下端部の太さは、相互に略等しい。
【００４８】
換言すれば、Ｙ方向（第１の方向）におけるコンタクト７１の配列数ｍは２であり、Ｘ方向（第２の方向）におけるコンタクト７１の配列数ｎも２である。そして、Ｙ方向に沿って配列されたコンタクト７１は、上端部の太さが相互に異なっている。また、Ｙ方向において隣り合う２本のコンタクト７１がそれぞれ接続された２枚の電極膜１６の間には、（ｎ−１）枚、すなわち、１枚の電極膜１６が介在している。具体的には、図１０（ｃ）に示すように、コンタクト７１ａが接続された電極膜１６ａと、コンタクト７１ｃが接続された電極膜１６ｃとの間には、１枚の電極膜１６ｂが介在している。更に、Ｘ方向において隣り合う２本のコンタクト７１がそれぞれ接続された２枚の電極膜１６は、Ｚ方向（積層方向）において隣り合っている。具体的には、図１０（ｂ）に示すように、コンタクト７１ｃが接続された電極膜１６ｃと、コンタクト７１ｄが接続された電極膜１６ｄは、Ｚ方向において隣り合っている。
【００４９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）は図９に示すＡ−Ａ’線による断面に相当し、（ｂ）は図９に示すＢ−Ｂ’線による断面に相当し、（ｃ）は図９に示すＣ−Ｃ’線による断面に相当する。
なお、図１１〜図１５においては、積層体の端部のみを示している。また、シリコン基板１１、絶縁膜１２、バックゲート電極１３及び絶縁膜１４（図１０参照）は、図示を省略している。
【００５０】
本実施形態においては、コンタクトホールの形成に先立って、積層体１５の端部１５ｂの上層部分のみを階段状に加工しておき、端部１５ｂに形成する２段のステップと、ハードマスクに形成する２種類のサイズのホールとを組み合わせて、４本のコンタクトを作り分ける。
【００５１】
以下、具体的に説明する。
先ず、前述の第１の実施形態と同様に、図２（ａ）〜（ｄ）に示す工程を実施して、シリコン基板１１上に積層体１５を形成し、積層体１５の中央部１５ａにおいて、Ｕ字ホール２３、メモリ膜２４、半導体部材２５及び絶縁板材２６を形成する。
【００５２】
次に、図１１（ａ）〜（ｃ）に示すように、積層体１５上にレジスト膜を塗布し、リソグラフィ法によりパターニングする。これにより、端部１５ｂにおける中央部１５ａ側の部分のみを覆うレジストパターン７２を形成する。次に、レジストパターン７２をマスクとしてエッチングを施す。これにより、端部１５ｂにおける中央部１５ａから遠い側の部分においては、最上段の絶縁膜１７ａ及び電極膜１６ａが除去される。この結果、中央部１５ａから遠ざかると電極膜１６の枚数が１枚減少するように、端部１５ｂに２段のステップが形成される。その後、レジストパターン７２を除去する。
【００５３】
次に、図１２（ａ）〜（ｃ）に示すように、積層体１５の端部１５ｂを埋め込むように層間絶縁膜１９を形成し、上面を平坦化する。次に、積層体１５及び層間絶縁膜１９上にハードマスク７３を形成し、パターニングして、４個のホール７４ａ〜７４ｄをマトリクス状に形成する。このとき、端部１５ｂに形成された各ステップの直上域毎に、サイズが相互に異なる複数のホール７４を配置させる。具体的には、ホール７４ａ及び７４ｃは、最上段の電極膜１６ａが残留している領域に形成し、ホール７４ｂ及び７４ｄは、最上段の電極膜１６ａが除去された領域に形成する。そして、ホール７４ｃ及び７４ｄは、ホール７４ａ及び７４ｂよりも大きく形成する。また、ホール７４ｃとホール７４ｄは相互に同じサイズとし、ホール７４ａとホール７４ｂは相互に同じサイズとする。
【００５４】
次に、図１３（ａ）〜（ｃ）に示すように、マスク材料４５を堆積させて、エッチバックする。これにより、相対的に小さいホール７４ａ及び７４ｂはマスク材料４５によって閉塞される。また、相対的に大きいホール７４ｃ及び７４ｄにおいては、側面上にのみマスク材料４５が被着し、内径が縮小する。次に、マスク材料４５及びハードマスク７３をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、相対的に大きいホール７４ｃ及び７４ｄの直下域において、層間絶縁膜１９並びに各１枚の絶縁膜１７及び電極膜１６が選択的に除去される。この結果、ホール７４ｃの直下域においては、電極膜１６ａを貫通して電極膜１６ｂに到達するコンタクトホール７６ｃが形成され、ホール７４ｄの直下域においては、電極膜１６ｂを貫通して電極膜１６ｃに到達するコンタクトホール７６ｄが形成される。一方、相対的に小さいホール７４ａ及び７４ｂはマスク材料４５によって埋め込まれているため、これらの直下域はエッチングされない。なお、この段階では、ホール７４ａの直下域における最上段の電極膜は電極膜１６ａであり、ホール７４ｂの直下域における最上段の電極膜は電極膜１６ｂである。その後、マスク材料４５を除去する。
【００５５】
次に、図１４（ａ）〜（ｃ）に示すように、コンタクトホール７６ｃ及び７６ｄを介して、シリコンがエッチングされるような条件で等方性エッチングを施す。これにより、コンタクトホール７６ｃを基点として電極膜１６ａの一部分及び電極膜１６ｂの一部分が除去される。また、コンタクトホール７６ｄを基点として電極膜１６ｂの一部分及び電極膜１６ｃの一部分が除去される。この結果、絶縁膜１７間に隙間４７が形成される。このとき、電極膜１６の上面におけるその直上域に他の電極膜１６が配置されていない領域がテラス１８となる。また、ホール７４ａ及び７４ｂの直下域に配置された電極膜１６の上面もテラス１８となる。これにより、４つのテラス１８が２行２列の碁盤目状に形成される。
次に、図１５（ａ）〜（ｃ）に示すように、例えばＡＬＤ法によって絶縁材料４８を堆積させて、電極膜１６が除去された後の隙間４７（図１４参照）を埋め戻す。
【００５６】
次に、図１０（ａ）〜（ｃ）に示すように、エッチングを行い、各ホール７４及びコンタクトホール７６の底部から、絶縁材料を除去する。これにより、ホール７４ａの直下域に電極膜１６ａに到達するコンタクトホール７６ａが形成され、ホール７４ｂの直下域に電極膜１６ｂに到達するコンタクトホール７６ｂが形成される。また、電極膜１６ｂに到達していたコンタクトホール７６ｃが下方に伸びて電極膜１６ｃに到達し、電極膜１６ｃに到達していたコンタクトホール７６ｄが下方に伸びて電極膜１６ｄに到達する。次に、各コンタクトホール７６内に導電材料を埋め込む。これにより、コンタクトホール７６ａ〜７６ｄ内に、それぞれ、コンタクト７１ａ〜７１ｄが形成される。以後の工程は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置３が製造される。
【００５７】
本実施形態によれば、テラス１８及びコンタクト７１をマトリクス状に配列させているため、半導体記憶装置３をより一層小型化することができる。また、積層体１５の端部１５ｂにＸ方向に沿って２段のステップを形成し、Ｙ方向に沿って２種類のサイズのホール７４を形成することにより、４種類のコンタクト７１ａ〜７１ｄを作り分けている。これにより、ハードマスク７３に形成するホール７４のサイズを２種類とすることができる。すなわち、前述の第１の実施形態においては、４種類のコンタクト３１ａ〜３１ｄを形成するために、４種類のサイズのホール４４ａ〜４４ｄをハードマスク４３に形成する必要があるが、本実施形態においては、２種類でよい。このため、ホール７４を形成するためのリソグラフィが容易になる。また、ホール７４のサイズ数を減らすことにより、ホール７４の最大サイズを小さく抑えることができる。これにより、端部１５ｂの面積を縮小することができる。
【００５８】
なお、本実施形態においては、図１１（ａ）〜（ｃ）に示す工程において、積層体１５の端部１５ｂを階段状に加工し、２段のステップを形成している。このため、前述の第１の実施形態と比較すると、この加工のためのリソグラフ工程が必要になる。しかしながら、前述の比較例（図６参照）のように、４段のステップを形成する場合と比較すると、リソグラフ工程の数が少なくてすむ。
【００５９】
このように、本実施形態によれば、積層体１５の端部１５ｂを階段状に加工する技術と、ホール７４のサイズを異ならせて小さいホールから順にマスク材料４５によって閉塞させていく技術とを併用することにより、全体として、リソグラフィの負荷を軽減することができる。この結果、半導体記憶装置の製造コストをより一層低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
なお、前述の第３の実施形態においては、テラス１８が２行２列の碁盤目状に配列されている例を示したが、本発明はこれに限定されない。例えば、テラス１８は３行３列又は４行４列の碁盤目状に配列されていてもよい。また、テラス１８の行数と列数が相互に異なっていてもよい。
【００６１】
以下、前述の第３の実施形態を、より一般的に記述する。
第３の実施形態に係る半導体記憶装置においては、積層体１５の端部１５ｂに複数のテラスが碁盤目状に形成されている。Ｙ方向におけるテラスの配列数をｍとし、Ｘ方向におけるテラスの配列数をｎとし、電極膜の積層数を（ｍ×ｎ）枚とする。このとき、Ｙ方向に沿って配列されたコンタクトの上端部の太さは相互に異なっており、下端部の太さは相互に略等しい。また、Ｙ方向において隣り合う２本のコンタクトがそれぞれ接続された２枚の電極膜１６の間には、（ｎ−１）枚の電極膜１６が介在しており、Ｘ方向において隣り合う２本のコンタクトがそれぞれ接続された２枚の電極膜１６は、Ｚ方向において隣り合っている。
【００６２】
このような半導体記憶装置の製造方法は以下のとおりである。
シリコン基板１１上に積層体１５を形成した後、上から１段目から（ｎ−１）段目までの電極膜１６を選択的に除去して、端部１５ｂを階段状に加工する。この工程においては、積層体１５の中央部１５ａから遠ざかるにつれて、積層された電極膜１６の枚数が１枚ずつ減少するように、ｎ段のステップを形成する。次に、積層体１５の端部１５ｂを層間絶縁膜１９によって埋め込み、上面を平坦化し、その上にハードマスクを形成する。ハードマスクには、Ｘ方向に沿ってステップ毎にｎ個のホールを配列させ、Ｙ方向に沿ってｍ個のホールを配列させることにより、（ｎ×ｍ）個のホールをマトリクス状に形成する。このとき、Ｙ方向に沿って配列されたｍ個のホールのサイズを相互に異ならせる。
【００６３】
そして、マスク材料を堆積させることにより、最も小さいホールを埋め込むと共に、その他のホールを小さくする工程と、マスク材料及びハードマスクをマスクとしてエッチングを施すことにより、開口しているホールの直下域において各ｎ枚の絶縁膜１７及び電極膜１６を除去して、コンタクトホールを形成又は下方に伸ばす工程とを、（ｍ−１）回繰り返す。このうち、最初の１回はコンタクトホールを形成する工程であり、続く（ｍ−２）回はコンタクトホールを下方に伸ばす工程である。次に、コンタクトホールを介してエッチングを行うことにより、電極膜の一部分を除去して、隙間を形成する。次に、絶縁材料を堆積させることにより、隙間を埋め戻す。次に、コンタクトホールの底面から絶縁材料を除去し、コンタクトホール内に導電材料を埋め込むことにより、コンタクトを形成する。このようにして、半導体製造装置を製造することができる。
【００６４】
このように、積層体１５の端部１５ｂにおいて、Ｘ方向に沿ってｎ段のステップを形成する技術と、ハードマスクにｍ種類のサイズのホールをＹ方向に沿って配列されるように形成し、小さいホールから順にマスク材料によって埋め込みながらエッチングする技術とを併用することにより、（ｍ×ｎ）枚の電極膜１６にそれぞれ接続される（ｍ×ｎ）種類のコンタクトを形成することができる。この結果、前述の第１の実施形態と比較して、ホールのサイズ数を減らすことができるため、ホールを形成するためのリソグラフィが容易になる。また、前述の比較例と比較して、ステップの段数を減らすことができるため、リソグラフィ工程数を減らすことができる。これにより、全体として、リソグラフィの負荷を軽減し、製造コストを低減することができる。この効果は、電極膜１６の積層数が多くなったときに、特に有益である。
【００６５】
また、上述のＸ方向におけるテラスの配列数ｎの値は、Ｙ方向におけるテラスの配列数ｍの値以上であることが好ましい。その理由は、ホールのサイズ数を増やすよりも、積層体の端部を階段形状に加工する方が容易である場合が多いからである。これにより、全体として、半導体記憶装置の製造コストをより効果的に低減することができる。
【００６６】
なお、上述の一般的な記述を前述の第１の実施形態に適用すると、第１の実施形態においては、ハードマスクに（ｍ×ｎ）種類のサイズのホールを形成することにより、（ｍ×ｎ）種類のコンタクトを形成することになる。これは、例えば、（ｍ×ｎ）の値が比較的小さく、（ｍ×ｎ）種類のサイズのホールを容易に形成できる場合に特に好適な方法である。この方法によれば、積層体１５の端部１５ｂを階段状に加工する必要が全くないため、工程数が少なくなり、また、テラスとコンタクトの位置合わせが容易になる。
【００６７】
なお、前述の各実施形態においては、コンタクトホールを形成する際に、シリコン酸化物からなるハードマスク（例えば、図３（ａ）に示すハードマスク４３）と、シリコン窒化物又はシリコン炭化物からなるマスク材料（例えば、図３（ｂ）に示すマスク材料４５）を用いる例を示したが、本発明はこれには限定されない。
【００６８】
例えば、ハードマスクをシリコン酸化物によって形成する場合であっても、マスク材料としては、前述の実施形態において例示したシリコン窒化物及びシリコン炭化物の他に、フルオロカーボン又はシリコンを用いることができる。また、ハードマスクとしてシリコン窒化膜を用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。更に、ハードマスクの替わりにレジストマスクを用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン窒化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。但し、ハードマスクの替わりにレジストマスクを用いる場合は、上層絶縁膜２０を改めて形成する必要がある。また、いずれの場合も、マスク材料は最終的に除去する必要があるため、積層体１５中の絶縁膜１７とは異なる材料とする必要がある。
【００６９】
また、前述の各実施形態においては、電極膜１６と絶縁膜１７を交互に積層させて積層体１５を作製し、この積層体１５にメモリホールを形成し、このメモリホール内にメモリ膜及び半導体部材を形成する例を示したが、本発明はこれには限定されない。例えば、導電膜、絶縁膜を問わず、シリコン酸化膜及びシリコン窒化膜のような２種類の異種材料膜を交互に積層させて積層体を作製し、この積層体にメモリホールを形成し、メモリ膜及び半導体部材を埋め込んだ後、一方の膜（例えば、シリコン窒化膜）を電極膜に置換してもよい。
【００７０】
以上説明した実施形態によれば、コストが低い半導体記憶装置及びその製造方法を実現することができる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７２】
１、２、３：半導体記憶装置、１１：シリコン基板、１２：絶縁膜、１３：バックゲート電極膜、１４：絶縁膜、１５：積層体、１５ａ：中央部、１５ｂ：端部、１６、１６ａ、１６ｂ、１６ｃ、１６ｄ：電極膜、１７、１７ａ、１７ｂ、１７ｃ、１７ｄ：絶縁膜、１８：テラス、１９：層間絶縁膜、２０：上層絶縁膜、２１：メモリホール、２２：凹部、２３：Ｕ字ホール、２４：メモリ膜、２５：半導体部材、２６：絶縁板材、３１、３１ａ、３１ｂ、３１ｃ、３１ｄ：コンタクト、４１：犠牲材、４２：スリット、４３：ハードマスク、４４、４４ａ、４４ｂ、４４ｃ、４４ｄ：ホール、４５：マスク材料、４６ｂ、４６ｃ、４６ｄ：コンタクトホール、４７：隙間、４８：絶縁材料、５１：レジストパターン、５２：コンタクトホール、５３：コンタクト、６１ａ〜６１ｙ：コンタクト、６３：ハードマスク、６４ａ〜６４ｙ：ホール、７１ａ、７１ｂ、７１ｃ、７１ｄ：コンタクト、７２：レジストパターン、７３：ハードマスク、７４ａ、７４ｂ、７４ｃ、７４ｄ：ホール、７６ａ、７６ｂ、７６ｃ、７６ｄ：コンタクトホール、８１：コンタクト
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体にメモリホールを形成し、メモリホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、メモリホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。そして、積層体の端部の形状は、電極膜毎にテラスが形成された階段状になっており、各電極膜に上方からコンタクトが接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９９３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、コストが低い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、を備える。一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっている。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は積層体の中央部を示し、（ｂ）は積層体の端部を示す。
【図２】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図３】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｄ）、は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｄ）は、比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第２の実施形態に係る半導体記憶装置を例示する平面図である。
【図８】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図９】第３の実施形態に係る半導体記憶装置を例示する平面図である。
【図１０】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図１１】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は積層体の中央部を示し、（ｂ）は積層体の端部を示す。
なお、図１（ａ）及び（ｂ）は半導体記憶装置を模式的に示しており、各部のサイズは必ずしも実際の装置のサイズに比例していない。後述する他の図面についても同様である。
【０００９】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１上には、絶縁膜１２が設けられており、その上には、例えばポリシリコンからなるバックゲート電極膜１３が設けられている。バックゲート電極膜１３上には、絶縁膜１４が設けられている。
【００１０】
絶縁膜１４上には、積層体１５が設けられている。積層体１５においては、それぞれ複数枚、例えばそれぞれ４枚の電極膜１６及び絶縁膜１７が交互に積層されている。電極膜１６は例えばポリシリコンにより形成されており、絶縁膜１７は例えばシリコン酸化物により形成されている。また、積層体１５においては、中央部１５ａ及び端部１５ｂが設けられている。積層体１５の周囲には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜１９が設けられている。また、積層体１５及び層間絶縁膜１９の上方には、例えばシリコン酸化物からなる上層絶縁膜２０が設けられている。
【００１１】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向のうち、中央部１５ａから端部１５ｂに向かう方向をＸ方向とし、他方をＹ方向とする。また、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。電極膜１６及び絶縁膜１７の積層方向はＺ方向である。
【００１２】
先ず、積層体１５の中央部１５ａについて説明する。
積層体１５の中央部１５ａにおいては、積層体１５を貫通するように、Ｚ方向に延びるメモリホール２１が形成されている。メモリホール２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。また、バックゲート電極膜１３の上面における積層体１５の中央部１５ａの直下域には、Ｙ方向を長手方向とする直方体形状の凹部２２が形成されている。Ｙ方向において隣り合う一対のメモリホール２１は、凹部２２の両端部に到達している。これにより、１本の凹部２２と、この凹部２２の両端部に連結された２本のメモリホール２１により、Ｕ字形のＵ字ホール２３が形成されている。
【００１３】
Ｕ字ホール２３の内面上には、メモリ膜２４が形成されている。メモリ膜２４においては、Ｕ字ホール２３の内面に接する側から順に、ブロック層、電荷蓄積層及びトンネル層（いずれも図示せず）が積層されている。ブロック層は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物により形成されている。トンネル層は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。
【００１４】
また、Ｕ字ホール２３内には、例えばポリシリコンからなる半導体部材２５が埋め込まれている。このため、メモリ膜２４の電荷蓄積層は、電極膜１６と半導体部材２５との間に配置されている。半導体部材２５のうち、メモリホール２１内に位置する部分はＺ方向に延びるシリコンピラーであり、凹部２２内に位置する部分はＹ方向に延びる接続部材である。更に、積層体１５における凹部２２の直上域には、ＸＺ平面に広がる絶縁板材２６が設けられており、電極膜１６は絶縁板材２６によってＹ方向に沿って分断されている。すなわち、電極膜１６における分断された各部分は、Ｘ方向に沿って延びており、端部１５ｂまで到達している。
【００１５】
上層絶縁膜２０上における中央部１５ａの直上域には、Ｘ方向に延びる選択ゲート電極（図示せず）が設けられている。シリコンピラーは選択ゲート電極を貫いており、選択ゲート電極とシリコンピラーとの間には、ゲート絶縁膜（図示せず）が設けられている。また、選択ゲート電極の上方にはＸ方向に延びるソース線（図示せず）及びＹ方向に延びるビット線（図示せず）が設けられている。半導体部材２５を構成する一対のシリコンピラーのうち、一方はソース線に接続されており、他方はビット線に接続されている。これにより、中央部１５ａにおいては、電極膜１６とシリコンピラーの交差部分毎にメモリセルトランジスタが形成される。また、ソース線とビット線の間には、複数個のメモリセルトランジスタが直列に接続されたメモリストリングが形成される。
【００１６】
次に、積層体１５の端部１５ｂについて説明する。
積層体１５の端部１５ｂは階段状に加工されており、各電極膜１６毎にテラス１８が形成されている。すなわち、各電極膜１６の上面によって各テラス１８が構成されている。電極膜１６とテラス１８とは一対一で対応しており、電極膜１６の枚数だけテラス１８が形成されている。本実施形態においては、テラス１８はＸ方向に沿って一列に配列されている。
【００１７】
層間絶縁膜１９におけるテラス１８の直上域には、Ｚ方向に延びるコンタクト３１が設けられている。各コンタクト３１の下端は、各電極膜１６におけるテラス１８をなす部分に接続されている。コンタクト３１は、テラス１８と同じ数だけ設けられており、Ｘ方向に沿って配列されている。Ｚ方向から見て、コンタクト３１の形状は例えば円形である。各コンタクト３１の上端は、上層絶縁膜２０上に設けられたワード配線（図示せず）の一端に接続されており、ワード配線の他端は、積層体１５から見てＸ方向に形成された周辺回路（図示せず）に接続されている。
【００１８】
以下、積層体１５を構成する４枚の電極膜１６を、上層側から順に、電極膜１６ａ、１６ｂ、１６ｃ、１６ｄともいう。同様に、積層体１５を構成する４枚の電極膜１７を、上層側から順に、電極膜１７ａ、１７ｂ、１７ｃ、１７ｄともいう。また、電極膜１６ａ、１６ｂ、１６ｃ、１６ｄにそれぞれ接続されたコンタクト３１を、コンタクト３１ａ、３１ｂ、３１ｃ、３１ｄともいう。
【００１９】
コンタクト３１ａの太さはＺ方向において略一定である。コンタクト３１ｂの太さは、Ｚ方向に沿って２段階に変化しており、下部は上部よりも細くなっている。コンタクト３１ｂの下部の太さは、コンタクト３１ａの太さと略等しい。コンタクト３１ｃの太さは、Ｚ方向に沿って３段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト３１ｃの中間部の太さはコンタクト３１ｂの上部の太さと略等しく、コンタクト３１ｃの下部の太さはコンタクト３１ｂの下部及びコンタクト３１ａの太さと略等しい。コンタクト３１ｄの太さは、Ｚ方向に沿って４段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト３１ｄの上から２段目の部分の太さはコンタクト３１ｃの上部の太さと略等しく、コンタクト３１ｄの上から３段目の部分の太さはコンタクト３１ｃの中間部及びコンタクト３１ｂの上部の太さと略等しく、コンタクト３１ｄの下端部の太さは、コンタクト３１ｃの下部、コンタクト３１ｂの下部及びコンタクト３１ａの太さと略等しい。すなわち、コンタクト３１ａ〜３１ｄの下端の面積は相互に略等しい。また、コンタクト３１ｂ〜３１ｄの太さは、下方に向かうほど細くなるように、不連続的に変化している。
【００２０】
次に、上述の如く構成された本実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
なお、図２の各図は積層体１５の中央部１５ａを示しており、図３、図４、図５の各図は積層体１５の端部１５ｂを示している。また、図３、図４、図５においては、シリコン基板１１、絶縁膜１２及びバックゲート電極膜１３は、図示を省略している。
【００２１】
先ず、図２（ａ）に示すように、シリコン基板１１上に絶縁膜１２を形成し、その上にバックゲート電極膜１３を形成する。次に、バックゲート電極膜１３の上面における複数の領域に、凹部２２を形成する。次に、凹部２２内に犠牲材４１を埋め込む。次に、バックゲート電極膜１３上に、絶縁膜１４を形成する。次に、電極膜１６及び絶縁膜１７を複数枚ずつ、例えば４枚ずつ積層して、積層体１５を作製する。次に、積層体１５の中央部１５ａにおいて、Ｚ方向に延びる複数本のメモリホール２１を形成する。Ｚ方向から見て、メモリホール２１はマトリクス状に配列させ、Ｙ方向において隣り合う２本のメモリホール２１を、凹部２２の両端部に連通させる。これにより、Ｕ字ホール２３が形成される。
【００２２】
次に、図２（ｂ）に示すように、メモリホール２１を介してウェットエッチングを行い、凹部２２内から犠牲材４１を除去する。
次に、図２（ｃ）に示すように、Ｕ字ホール２３の内面上にブロック層、電荷蓄積層及びトンネル層をこの順に形成し、メモリ膜２４を形成する。次に、Ｕ字ホール２３内に半導体材料、例えばポリシリコンを埋め込んで、半導体部材２５を形成する。
次に、図２（ｄ）に示すように、積層体１５における凹部２２のＹ方向中央部の直上域に、Ｚ方向において積層体１５を貫通し、Ｘ方向に延びるスリット４２を形成する。これにより、各電極膜１６がＹ方向において分断される。次に、スリット４２内に絶縁材料を埋め込んで、絶縁板材２６を形成する。
【００２３】
次に、図３（ａ）に示すように、積層体１５上に例えばシリコン酸化物を堆積させて、ハードマスク４３を形成する。次に、リソグラフィ法とドライエッチング法によってハードマスク４３をパターニングする。これにより、積層体１５の端部１５ｂの直上域において、ハードマスク４３を厚さ方向に貫通するホール４４を複数個、例えば４個形成する。Ｚ方向から見て、ホール４４の形状は例えば円形とする。ホール４４は、そのサイズ、例えば直径を、相互に異ならせる。以下、４個のホール４４を、積層体１５の中央部１５ａ（図２参照）から近い順に、ホール４４ａ、４４ｂ、４４ｃ、４４ｄともいう。各ホール４４の直径は、ホール４４ａ、４４ｂ、４４ｃ、４４ｄの順に大きくする。すなわち、ホール４４ａを最も小さくし、ホール４４ｄを最も大きくする。
【００２４】
次に、マスク材料４５の堆積と、マスク材料４５のエッチバックと、マスク材料４５及びハードマスク４３をマスクとしたエッチングとを、繰り返し行う。これらの工程は、ＲＩＥ装置中で連続して実施する。
すなわち、図３（ｂ）に示すように、全面にマスク材料４５を堆積させる。マスク材料４５は、ハードマスク４３との間でエッチング選択比がとれる材料であればよく、例えば、シリコン窒化物又はシリコン炭化物を用いることができる。これにより、ホール４４の底面上及び側面上にマスク材料４５からなる層が形成される。また、このとき、最も小さいホールであるホール４４ａは、内部全体がマスク材料４５によって埋め込まれ、閉塞する。
【００２５】
次に、図３（ｃ）に示すように、マスク材料４５をエッチバックする。これにより、ホール４４ｂ、４４ｃ、４４ｄの底面上からマスク材料４５が除去される。但し、ホール４４ｂ、４４ｃ、４４ｄの側面上にはマスク材料４５が残留する。この結果、ホール４４ｂ、４４ｃ、４４ｄの内径が小さくなる。一方、ホール４４ａ内に埋め込まれたマスク材料４５は、ほとんど除去されない。従って、ホール４４ａは閉塞したままである。
【００２６】
次に、図３（ｄ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、積層体１５の最上段の絶縁膜１７ａ及び電極膜１６ａにおけるホール４４ｂ、４４ｃ、４４ｄの直下域に相当する部分が除去される。この結果、ホール４４ｂ、４４ｃ、４４ｄの直下域に、それぞれ、コンタクトホール４６ｂ、４６ｃ、４６ｄが形成される。コンタクトホール４６ｂ、４６ｃ、４６ｄは、最上層の絶縁膜１７ａ及び電極膜１６ａを貫通し、上から２段目の絶縁膜１７ｂに到達する。一方、ホール４４ａはマスク材料４５によって埋め込まれているため、ホール４４ａの直下域はエッチングされない。
【００２７】
次に、図４（ａ）に示すように、マスク材料４５を堆積させる。これにより、開口しているホール４４のうち最も小さいホールであるホール４４ｂの内部がマスク材料４５によって埋め込まれ、閉塞する。また、ホール４４ｃ及び４４ｄの側面上にはマスク材料４５が残留し、ホール４４ｃ及び４４ｄの内径がより一層小さくなる。次に、マスク材料４５をエッチバックし、コンタクトホール４６ｃ及び４６ｄの底面上からマスク材料４５を除去する。
【００２８】
次に、図４（ｂ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ等のエッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、開口しているホール４４ｃ、４４ｄの直下域において、上から２段目の絶縁膜１７ｂ及び電極膜１６ｂが除去される。この結果、コンタクトホール４６ｃ及び４６ｄが下方に伸びて絶縁膜１７ｂ及び電極膜１６ｂを貫通し、上から３段目の絶縁膜１７ｃに到達する。なお、ホール４４ａ及び４４ｂはマスク材料４５によって埋め込まれているため、その直下域はエッチングされない。このため、コンタクトホール４６ｂは下方に伸びず、その形状を保持する。
【００２９】
次に、図４（ｃ）に示すように、マスク材料４５を堆積させ、その後、エッチバックする。これにより、開口しているホール４４のうち最も小さいホールであるホール４４ｃの内部がマスク材料４５によって埋め込まれて閉塞する。また、ホール４４ｄの側面上にはマスク材料４５が残留し、ホール４４ｄの内径がより一層小さくなる。
【００３０】
次に、図４（ｄ）に示すように、マスク材料４５及びハードマスク４３をマスクとして、ＲＩＥ等のエッチングを施し、各１枚の絶縁膜１７及び電極膜１６をエッチングする。これにより、開口しているホール４４ｄの直下域において、上から３段目の絶縁膜１７ｃ及び電極膜１６ｃが除去される。この結果、ホール４４ｄの直下域に形成されたコンタクトホール４６ｄが下方に伸び、絶縁膜１７ｃ及び電極膜１６ｃを貫通して、上から４段目の絶縁膜１７ｄに到達する。なお、ホール４４ａ、４４ｂ、４４ｃはマスク材料４５によって埋め込まれているため、その直下域はエッチングされない。
【００３１】
次に、図５（ａ）に示すように、マスク材料４５（図４参照）を除去する。このようにして、ホール４４ｂの直下域には、絶縁膜１７ａ及び電極膜１６ａを貫くコンタクトホール４６ｂが形成され、ホール４４ｃの直下域には、絶縁膜１７ａから電極膜１６ｂまでの部分を貫くコンタクトホール４６ｃが形成され、ホール４４ｄの直下域には、絶縁膜１７ａから電極膜１６ｃまでの部分を貫くコンタクトホール４６ｄが形成される。また、コンタクトホール４６ｂ、４６ｃ、４６ｄは、電極膜１６を貫く度に直径が小さくなる。一方、ホール４４ａ内に埋め込まれていたマスク材料４５も除去されるが、ホール４４ａの直下域には、コンタクトホールは形成されない。
【００３２】
次に、図５（ｂ）に示すように、ホール４４及びコンタクトホール４６を介して、シリコンに対するエッチングを施す。このエッチングは、例えばウェットエッチング等の等方性エッチングとする。これにより、各コンタクトホール４６を起点として各電極膜１６の一部分が除去され、隙間４７が形成される。このとき、各電極膜１６の上面におけるその直上域に他の電極膜１６が存在しない領域が、テラス１８となる。なお、このとき、電極膜１６の倒壊を確実に防止するために、隙間４７間の一部に電極膜１６を残留させてもよい。
【００３３】
次に、図５（ｃ）に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物等の絶縁材料４８を堆積させる。このとき、絶縁材料４８は、絶縁膜１７の上下面上に付着して、隙間４７内を埋め込む。絶縁材料４８及びその間に配置された絶縁膜１７により、層間絶縁膜１９が形成される。
【００３４】
次に、図５（ｄ）に示すように、エッチングを施して、ホール４４ａの底面及びコンタクトホール４６ｂ、４６ｃ、４６ｄの底面において、絶縁膜１７を除去する。これにより、各コンタクトホール４６の底面において、各電極膜１６が露出する。次に、ホール４４ａ〜４４ｄ内及びコンタクトホール４６ｂ〜４６ｄ内に、導電材料、例えば、金属材料を埋め込む。これにより、ホール４４及びコンタクトホール４６内にコンタクト３１が形成される。より具体的には、ホール４４ａ内にコンタクト３１ａが形成され、ホール４４ｂ内及びコンタクトホール４６ｂ内にコンタクト３１ｂが形成され、ホール４４ｃ内及びコンタクトホール４６ｃ内にコンタクト３１が形成され、ホール４４ｄ内及びコンタクトホール４６ｄ内にコンタクト３１ｄが形成される。また、ハードマスク４３が上層絶縁膜２０となる。
【００３５】
次に、上層絶縁膜２０（ハードマスク４３）の上方に、通常の方法により、選択ゲート電極、ソース線及びビット線（いずれも図示せず）を形成する。また、複数本のワード配線（図示せず）を形成し、それぞれコンタクト３１の上端に接続する。これにより、本実施形態に係る半導体記憶装置１が製造される。
【００３６】
次に、本実施形態の効果について説明する。
本実施形態によれば、コンタクト３１の形成と、積層体１５の端部１５ｂの加工を、同時に行うことができる。これにより、半導体記憶装置１を製造する際の工程数を減らし、製造コストを低減することができる。また、テラス１８をコンタクト３１に対して自己整合的に形成することができるため、テラス１８とコンタクト３１との位置関係がずれることがない。これにより、各コンタクト３１を各電極膜１６に確実に接続することができる。
【００３７】
次に、本実施形態の比較例について説明する。
図６（ａ）〜（ｄ）は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
本比較例においては、先ず、図２（ａ）〜（ｄ）に示すように、シリコン基板１１上に積層体１５を形成し、積層体１５の中央部１５ａにＵ字ホール２３を形成し、その内面上にメモリ膜２４を形成し、その内部に半導体部材２５を埋め込む。
【００３８】
次に、図６（ａ）に示すように、積層体１５の端部１５ｂを階段状に加工し、電極膜１６毎にテラス１８を形成する。次に、端部１５ｂを層間絶縁膜１９によって埋め込む。次に、図６（ｂ）に示すように、積層体１５及び層間絶縁膜１９上にレジストパターン５１を形成する。次に、図６（ｃ）に示すように、レジストパターン５１をマスクとしてエッチングを行い、層間絶縁膜１９におけるテラス１８の直上域毎にコンタクトホール５２を形成する。次に、レジストパターン５１を除去する。次に、図６（ｄ）に示すように、コンタクトホール５２内に導電材料を埋め込んで、コンタクト５３を形成する。
【００３９】
本比較例においては、図６（ａ）に示す工程において、積層体１５の端部１５ｂを階段状に加工し、層間絶縁膜１９によって埋め戻している。そして、図６（ｂ）及び（ｃ）に示す工程において、層間絶縁膜１９に改めてコンタクトホール５２を形成している。このため、コンタクトホール５２を形成するためのリソグラフィ工程の他に、端部１５ｂを加工するためのリソグラフィ工程が必要となり、半導体記憶装置の製造コストが増加する。また、端部１５ｂを加工してテラス１８を形成する工程と、層間絶縁膜１９を加工してコンタクトホール５２を形成する工程とを独立に実施しているため、テラス１８とコンタクト５３との間に位置ずれが生じる可能性がある。これに対して、前述の第１の実施形態によれば、端部１５ｂの加工とコンタクトホール４６の形成を同時に行っているため、半導体記憶装置１の製造コストを低く抑えることができ、且つ位置ずれが生じることがない。
【００４０】
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
図７に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、電極膜１６が９枚設けられており、Ｚ方向から見て、テラス１８が碁盤目状に配列されている点が異なっている。
【００４１】
すなわち、半導体記憶装置２においては、積層体１５において、例えばそれぞれ９枚の電極膜１６（図１参照）及び絶縁膜１７（図１参照）が積層されている。また、積層体１５の端部１５ｂにおいて、テラス１８がＸ方向及びＹ方向に沿って、３行３列に配列されている。そして、各テラス１８には、コンタクト６１ａ〜６１ｉが接続されている。コンタクト６１ａ〜６１ｉの上端部の太さは相互に異なり、コンタクト６１ａが最も細く、コンタクト６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ、６１ｈ、６１ｉの順に太くなり、コンタクト６１ｉが最も太い。Ｘ方向に沿って一列に配列されたコンタクト６１については、中央部１５ａから遠いコンタクト６１ほど上端部が太く、より下段の電極膜１６に接続されている。また、コンタクト６１ａ〜６１ｉの下端部の太さは、相互にほぼ等しい。
【００４２】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においては、図３（ａ）に示すハードマスク６３を形成する工程において、図８に示すように、ホール６４ａ〜６４ｉをＺ方向から見て３行３列のマトリクス状に配列させる。このとき、ホール６４ａ〜６４ｉのサイズを相互に異ならせる。すなわち、ホール６４ａを最も小さく形成し、ホール６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ、６４ｆ、６４ｇ、６４ｈ、６４ｉの順に大きくし、ホール６４ｉを最も大きく形成する。
【００４３】
次に、図３（ｂ）〜図５（ａ）に示す工程と同様な工程により、マスク材料４５（図３参照）の堆積と、マスク材料４５及びハードマスク６３をマスクとしたエッチングとを、例えば８回繰り返す。このとき、最初の１回のエッチングによりホール６４ｂ〜６４ｉの直下域にコンタクトホールが形成され、続く７回のエッチングにより、これらのコンタクトホールが下方に伸びる。これにより、小さいホール６４から順にマスク材料４５によって閉塞され、より大きいホール６４の直下域に、より深いコンタクトホールが形成される。次に、図５（ｂ）に示す工程と同様に、コンタクトホールを介して等方性エッチングを行う。これにより、各電極膜１６の一部分が除去され、コンタクトホールに対して自己整合的にテラス１８が形成される。次に、図５（ｃ）に示す工程と同様に、絶縁膜１７間の隙間４７を絶縁材料４８によって埋め込む。次に、図５（ｄ）に示す工程と同様に、コンタクトホール及びホール６４内に導電材料を埋め込む。これにより、ホール６４ａ〜６４ｉ内及びその直下のコンタクトホール内に、それぞれコンタクト６１ａ〜６１ｉが形成される。このようにして、本実施形態に係る半導体記憶装置２が製造される。
【００４４】
本実施形態によれば、テラス１８及びコンタクト３１をマトリクス状に配列させているため、半導体記憶装置２の小型化を図ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４５】
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図１０（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）は図９に示すＡ−Ａ’線による断面図であり、（ｂ）は図９に示すＢ−Ｂ’線による断面図であり、（ｃ）は図９に示すＣ−Ｃ’線による断面図である。
【００４６】
図９及び図１０（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１と比較して、テラス１８が２行２列の碁盤目状に配列され、コンタクト７１も２行２列のマトリクス状に配列されており、コンタクト７１の上端部の太さが２水準しかない点が異なっている。
【００４７】
すなわち、半導体記憶装置３においては、４本のコンタクト７１ａ〜７１ｄが形成されている。コンタクト７１ａは積層体１５における最も上段の電極膜１６ａに接続されており、コンタクト７１ｂは上から２段目の電極膜１６ｂに接続されており、コンタクト７１ｃは上から３段目の電極膜１６ｃに接続されており、コンタクト７１ｄは上から４段目、すなわち、最下段の電極膜１６ｄに接続されている。また、Ｚ方向から見ると、コンタクト７１ａ及び７１ｂはＸ方向に沿って一列に配列されており、コンタクト７１ｂはコンタクト７１ａよりも積層体１５の中央部１５ａから遠い位置に配置されている。また、コンタクト７１ｃ及び７１ｄはＸ方向に沿って一列に配列されており、コンタクト７１ｄはコンタクト７１ｃよりも中央部１５ａから遠い位置に配置されている。そして、コンタクト７１ｃ及び７１ｄの上端部は、コンタクト７１ａ及び７１ｂの上端部よりも太い。コンタクト７１ｃの上端部の太さはコンタクト７１ｄの上端部の太さと略等しく、コンタクト７１ａの上端部の太さはコンタクト７１ｂの上端部の太さと略等しい。また、コンタクト７１ａ〜７１ｄの下端部の太さは、相互に略等しい。
【００４８】
換言すれば、Ｙ方向（第１の方向）におけるコンタクト７１の配列数ｍは２であり、Ｘ方向（第２の方向）におけるコンタクト７１の配列数ｎも２である。そして、Ｙ方向に沿って配列されたコンタクト７１は、上端部の太さが相互に異なっている。また、Ｙ方向において隣り合う２本のコンタクト７１がそれぞれ接続された２枚の電極膜１６の間には、（ｎ−１）枚、すなわち、１枚の電極膜１６が介在している。具体的には、図１０（ｃ）に示すように、コンタクト７１ａが接続された電極膜１６ａと、コンタクト７１ｃが接続された電極膜１６ｃとの間には、１枚の電極膜１６ｂが介在している。更に、Ｘ方向において隣り合う２本のコンタクト７１がそれぞれ接続された２枚の電極膜１６は、Ｚ方向（積層方向）において隣り合っている。具体的には、図１０（ｂ）に示すように、コンタクト７１ｃが接続された電極膜１６ｃと、コンタクト７１ｄが接続された電極膜１６ｄは、Ｚ方向において隣り合っている。
【００４９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）は図９に示すＡ−Ａ’線による断面に相当し、（ｂ）は図９に示すＢ−Ｂ’線による断面に相当し、（ｃ）は図９に示すＣ−Ｃ’線による断面に相当する。
なお、図１１〜図１５においては、積層体の端部のみを示している。また、シリコン基板１１、絶縁膜１２、バックゲート電極１３及び絶縁膜１４（図１０参照）は、図示を省略している。
【００５０】
本実施形態においては、コンタクトホールの形成に先立って、積層体１５の端部１５ｂの上層部分のみを階段状に加工しておき、端部１５ｂに形成する２段のステップと、ハードマスクに形成する２種類のサイズのホールとを組み合わせて、４本のコンタクトを作り分ける。
【００５１】
以下、具体的に説明する。
先ず、前述の第１の実施形態と同様に、図２（ａ）〜（ｄ）に示す工程を実施して、シリコン基板１１上に積層体１５を形成し、積層体１５の中央部１５ａにおいて、Ｕ字ホール２３、メモリ膜２４、半導体部材２５及び絶縁板材２６を形成する。
【００５２】
次に、図１１（ａ）〜（ｃ）に示すように、積層体１５上にレジスト膜を塗布し、リソグラフィ法によりパターニングする。これにより、端部１５ｂにおける中央部１５ａ側の部分のみを覆うレジストパターン７２を形成する。次に、レジストパターン７２をマスクとしてエッチングを施す。これにより、端部１５ｂにおける中央部１５ａから遠い側の部分においては、最上段の絶縁膜１７ａ及び電極膜１６ａが除去される。この結果、中央部１５ａから遠ざかると電極膜１６の枚数が１枚減少するように、端部１５ｂに２段のステップが形成される。その後、レジストパターン７２を除去する。
【００５３】
次に、図１２（ａ）〜（ｃ）に示すように、積層体１５の端部１５ｂを埋め込むように層間絶縁膜１９を形成し、上面を平坦化する。次に、積層体１５及び層間絶縁膜１９上にハードマスク７３を形成し、パターニングして、４個のホール７４ａ〜７４ｄをマトリクス状に形成する。このとき、端部１５ｂに形成された各ステップの直上域毎に、サイズが相互に異なる複数のホール７４を配置させる。具体的には、ホール７４ａ及び７４ｃは、最上段の電極膜１６ａが残留している領域に形成し、ホール７４ｂ及び７４ｄは、最上段の電極膜１６ａが除去された領域に形成する。そして、ホール７４ｃ及び７４ｄは、ホール７４ａ及び７４ｂよりも大きく形成する。また、ホール７４ｃとホール７４ｄは相互に同じサイズとし、ホール７４ａとホール７４ｂは相互に同じサイズとする。
【００５４】
次に、図１３（ａ）〜（ｃ）に示すように、マスク材料４５を堆積させて、エッチバックする。これにより、相対的に小さいホール７４ａ及び７４ｂはマスク材料４５によって閉塞される。また、相対的に大きいホール７４ｃ及び７４ｄにおいては、側面上にのみマスク材料４５が被着し、内径が縮小する。次に、マスク材料４５及びハードマスク７３をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、相対的に大きいホール７４ｃ及び７４ｄの直下域において、層間絶縁膜１９並びに各１枚の絶縁膜１７及び電極膜１６が選択的に除去される。この結果、ホール７４ｃの直下域においては、電極膜１６ａを貫通して電極膜１６ｂに到達するコンタクトホール７６ｃが形成され、ホール７４ｄの直下域においては、電極膜１６ｂを貫通して電極膜１６ｃに到達するコンタクトホール７６ｄが形成される。一方、相対的に小さいホール７４ａ及び７４ｂはマスク材料４５によって埋め込まれているため、これらの直下域はエッチングされない。なお、この段階では、ホール７４ａの直下域における最上段の電極膜は電極膜１６ａであり、ホール７４ｂの直下域における最上段の電極膜は電極膜１６ｂである。その後、マスク材料４５を除去する。
【００５５】
次に、図１４（ａ）〜（ｃ）に示すように、コンタクトホール７６ｃ及び７６ｄを介して、シリコンがエッチングされるような条件で等方性エッチングを施す。これにより、コンタクトホール７６ｃを基点として電極膜１６ａの一部分及び電極膜１６ｂの一部分が除去される。また、コンタクトホール７６ｄを基点として電極膜１６ｂの一部分及び電極膜１６ｃの一部分が除去される。この結果、絶縁膜１７間に隙間４７が形成される。このとき、電極膜１６の上面におけるその直上域に他の電極膜１６が配置されていない領域がテラス１８となる。また、ホール７４ａ及び７４ｂの直下域に配置された電極膜１６の上面もテラス１８となる。これにより、４つのテラス１８が２行２列の碁盤目状に形成される。
次に、図１５（ａ）〜（ｃ）に示すように、例えばＡＬＤ法によって絶縁材料４８を堆積させて、電極膜１６が除去された後の隙間４７（図１４参照）を埋め戻す。
【００５６】
次に、図１０（ａ）〜（ｃ）に示すように、エッチングを行い、各ホール７４及びコンタクトホール７６の底部から、絶縁材料を除去する。これにより、ホール７４ａの直下域に電極膜１６ａに到達するコンタクトホール７６ａが形成され、ホール７４ｂの直下域に電極膜１６ｂに到達するコンタクトホール７６ｂが形成される。また、電極膜１６ｂに到達していたコンタクトホール７６ｃが下方に伸びて電極膜１６ｃに到達し、電極膜１６ｃに到達していたコンタクトホール７６ｄが下方に伸びて電極膜１６ｄに到達する。次に、各コンタクトホール７６内に導電材料を埋め込む。これにより、コンタクトホール７６ａ〜７６ｄ内に、それぞれ、コンタクト７１ａ〜７１ｄが形成される。以後の工程は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置３が製造される。
【００５７】
本実施形態によれば、テラス１８及びコンタクト７１をマトリクス状に配列させているため、半導体記憶装置３をより一層小型化することができる。また、積層体１５の端部１５ｂにＸ方向に沿って２段のステップを形成し、Ｙ方向に沿って２種類のサイズのホール７４を形成することにより、４種類のコンタクト７１ａ〜７１ｄを作り分けている。これにより、ハードマスク７３に形成するホール７４のサイズを２種類とすることができる。すなわち、前述の第１の実施形態においては、４種類のコンタクト３１ａ〜３１ｄを形成するために、４種類のサイズのホール４４ａ〜４４ｄをハードマスク４３に形成する必要があるが、本実施形態においては、２種類でよい。このため、ホール７４を形成するためのリソグラフィが容易になる。また、ホール７４のサイズ数を減らすことにより、ホール７４の最大サイズを小さく抑えることができる。これにより、端部１５ｂの面積を縮小することができる。
【００５８】
なお、本実施形態においては、図１１（ａ）〜（ｃ）に示す工程において、積層体１５の端部１５ｂを階段状に加工し、２段のステップを形成している。このため、前述の第１の実施形態と比較すると、この加工のためのリソグラフ工程が必要になる。しかしながら、前述の比較例（図６参照）のように、４段のステップを形成する場合と比較すると、リソグラフ工程の数が少なくてすむ。
【００５９】
このように、本実施形態によれば、積層体１５の端部１５ｂを階段状に加工する技術と、ホール７４のサイズを異ならせて小さいホールから順にマスク材料４５によって閉塞させていく技術とを併用することにより、全体として、リソグラフィの負荷を軽減することができる。この結果、半導体記憶装置の製造コストをより一層低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
なお、前述の第３の実施形態においては、テラス１８が２行２列の碁盤目状に配列されている例を示したが、本発明はこれに限定されない。例えば、テラス１８は３行３列又は４行４列の碁盤目状に配列されていてもよい。また、テラス１８の行数と列数が相互に異なっていてもよい。
【００６１】
以下、前述の第３の実施形態を、より一般的に記述する。
第３の実施形態に係る半導体記憶装置においては、積層体１５の端部１５ｂに複数のテラスが碁盤目状に形成されている。Ｙ方向におけるテラスの配列数をｍとし、Ｘ方向におけるテラスの配列数をｎとし、電極膜の積層数を（ｍ×ｎ）枚とする。このとき、Ｙ方向に沿って配列されたコンタクトの上端部の太さは相互に異なっており、下端部の太さは相互に略等しい。また、Ｙ方向において隣り合う２本のコンタクトがそれぞれ接続された２枚の電極膜１６の間には、（ｎ−１）枚の電極膜１６が介在しており、Ｘ方向において隣り合う２本のコンタクトがそれぞれ接続された２枚の電極膜１６は、Ｚ方向において隣り合っている。
【００６２】
このような半導体記憶装置の製造方法は以下のとおりである。
シリコン基板１１上に積層体１５を形成した後、上から１段目から（ｎ−１）段目までの電極膜１６を選択的に除去して、端部１５ｂを階段状に加工する。この工程においては、積層体１５の中央部１５ａから遠ざかるにつれて、積層された電極膜１６の枚数が１枚ずつ減少するように、ｎ段のステップを形成する。次に、積層体１５の端部１５ｂを層間絶縁膜１９によって埋め込み、上面を平坦化し、その上にハードマスクを形成する。ハードマスクには、Ｘ方向に沿ってステップ毎にｎ個のホールを配列させ、Ｙ方向に沿ってｍ個のホールを配列させることにより、（ｎ×ｍ）個のホールをマトリクス状に形成する。このとき、Ｙ方向に沿って配列されたｍ個のホールのサイズを相互に異ならせる。
【００６３】
そして、マスク材料を堆積させることにより、最も小さいホールを埋め込むと共に、その他のホールを小さくする工程と、マスク材料及びハードマスクをマスクとしてエッチングを施すことにより、開口しているホールの直下域において各ｎ枚の絶縁膜１７及び電極膜１６を除去して、コンタクトホールを形成又は下方に伸ばす工程とを、（ｍ−１）回繰り返す。このうち、最初の１回はコンタクトホールを形成する工程であり、続く（ｍ−２）回はコンタクトホールを下方に伸ばす工程である。次に、コンタクトホールを介してエッチングを行うことにより、電極膜の一部分を除去して、隙間を形成する。次に、絶縁材料を堆積させることにより、隙間を埋め戻す。次に、コンタクトホールの底面から絶縁材料を除去し、コンタクトホール内に導電材料を埋め込むことにより、コンタクトを形成する。このようにして、半導体製造装置を製造することができる。
【００６４】
このように、積層体１５の端部１５ｂにおいて、Ｘ方向に沿ってｎ段のステップを形成する技術と、ハードマスクにｍ種類のサイズのホールをＹ方向に沿って配列されるように形成し、小さいホールから順にマスク材料によって埋め込みながらエッチングする技術とを併用することにより、（ｍ×ｎ）枚の電極膜１６にそれぞれ接続される（ｍ×ｎ）種類のコンタクトを形成することができる。この結果、前述の第１の実施形態と比較して、ホールのサイズ数を減らすことができるため、ホールを形成するためのリソグラフィが容易になる。また、前述の比較例と比較して、ステップの段数を減らすことができるため、リソグラフィ工程数を減らすことができる。これにより、全体として、リソグラフィの負荷を軽減し、製造コストを低減することができる。この効果は、電極膜１６の積層数が多くなったときに、特に有益である。
【００６５】
また、上述のＸ方向におけるテラスの配列数ｎの値は、Ｙ方向におけるテラスの配列数ｍの値以上であることが好ましい。その理由は、ホールのサイズ数を増やすよりも、積層体の端部を階段形状に加工する方が容易である場合が多いからである。これにより、全体として、半導体記憶装置の製造コストをより効果的に低減することができる。
【００６６】
なお、上述の一般的な記述を前述の第１の実施形態に適用すると、第１の実施形態においては、ハードマスクに（ｍ×ｎ）種類のサイズのホールを形成することにより、（ｍ×ｎ）種類のコンタクトを形成することになる。これは、例えば、（ｍ×ｎ）の値が比較的小さく、（ｍ×ｎ）種類のサイズのホールを容易に形成できる場合に特に好適な方法である。この方法によれば、積層体１５の端部１５ｂを階段状に加工する必要が全くないため、工程数が少なくなり、また、テラスとコンタクトの位置合わせが容易になる。
【００６７】
なお、前述の各実施形態においては、コンタクトホールを形成する際に、シリコン酸化物からなるハードマスク（例えば、図３（ａ）に示すハードマスク４３）と、シリコン窒化物又はシリコン炭化物からなるマスク材料（例えば、図３（ｂ）に示すマスク材料４５）を用いる例を示したが、本発明はこれには限定されない。
【００６８】
例えば、ハードマスクをシリコン酸化物によって形成する場合であっても、マスク材料としては、前述の実施形態において例示したシリコン窒化物及びシリコン炭化物の他に、フルオロカーボン又はシリコンを用いることができる。また、ハードマスクとしてシリコン窒化膜を用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。更に、ハードマスクの替わりにレジストマスクを用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン窒化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。但し、ハードマスクの替わりにレジストマスクを用いる場合は、上層絶縁膜２０を改めて形成する必要がある。また、いずれの場合も、マスク材料は最終的に除去する必要があるため、積層体１５中の絶縁膜１７とは異なる材料とする必要がある。
【００６９】
また、前述の各実施形態においては、電極膜１６と絶縁膜１７を交互に積層させて積層体１５を作製し、この積層体１５にメモリホールを形成し、このメモリホール内にメモリ膜及び半導体部材を形成する例を示したが、本発明はこれには限定されない。例えば、導電膜、絶縁膜を問わず、シリコン酸化膜及びシリコン窒化膜のような２種類の異種材料膜を交互に積層させて積層体を作製し、この積層体にメモリホールを形成し、メモリ膜及び半導体部材を埋め込んだ後、一方の膜（例えば、シリコン窒化膜）を電極膜に置換してもよい。
【００７０】
以上説明した実施形態によれば、コストが低い半導体記憶装置及びその製造方法を実現することができる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７２】
１、２、３：半導体記憶装置、１１：シリコン基板、１２：絶縁膜、１３：バックゲート電極膜、１４：絶縁膜、１５：積層体、１５ａ：中央部、１５ｂ：端部、１６、１６ａ、１６ｂ、１６ｃ、１６ｄ：電極膜、１７、１７ａ、１７ｂ、１７ｃ、１７ｄ：絶縁膜、１８：テラス、１９：層間絶縁膜、２０：上層絶縁膜、２１：メモリホール、２２：凹部、２３：Ｕ字ホール、２４：メモリ膜、２５：半導体部材、２６：絶縁板材、３１、３１ａ、３１ｂ、３１ｃ、３１ｄ：コンタクト、４１：犠牲材、４２：スリット、４３：ハードマスク、４４、４４ａ、４４ｂ、４４ｃ、４４ｄ：ホール、４５：マスク材料、４６ｂ、４６ｃ、４６ｄ：コンタクトホール、４７：隙間、４８：絶縁材料、５１：レジストパターン、５２：コンタクトホール、５３：コンタクト、６１ａ〜６１ｙ：コンタクト、６３：ハードマスク、６４ａ〜６４ｙ：ホール、７１ａ、７１ｂ、７１ｃ、７１ｄ：コンタクト、７２：レジストパターン、７３：ハードマスク、７４ａ、７４ｂ、７４ｃ、７４ｄ：ホール、７６ａ、７６ｂ、７６ｃ、７６ｄ：コンタクトホール、８１：コンタクト
【特許請求の範囲】
【請求項１】
それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、
前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、
を備え、
一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっていることを特徴とする半導体記憶装置。
【請求項２】
前記積層方向から見て、前記テラスは碁盤目状に配列されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記テラスが配列された２方向のうち、第１の方向における前記テラスの配列数をｍとし、第２の方向における前記テラスの配列数をｎとするとき、
前記第１の方向に沿って配列された前記コンタクトは、上端部の太さが相互に異なっており、
前記第１の方向において隣り合う２本の前記コンタクトがそれぞれ接続された２枚の前記電極膜の間には、（ｎ−１）枚の前記電極膜が介在しており、
前記第２の方向において隣り合う２本の前記コンタクトがそれぞれ接続された２枚の前記電極膜は、前記積層方向において隣り合っていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ｎの値は前記ｍの値以上であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記一のコンタクトの下端の面積は、前記他のコンタクトの下端の面積と等しいことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、
前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、
マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、
前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、
前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、
前記隙間内に絶縁材料を埋め込む工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１】
それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、
前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、
前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、
を備え、
一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっていることを特徴とする半導体記憶装置。
【請求項２】
前記積層方向から見て、前記テラスは碁盤目状に配列されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記テラスが配列された２方向のうち、第１の方向における前記テラスの配列数をｍとし、第２の方向における前記テラスの配列数をｎとするとき、
前記第１の方向に沿って配列された前記コンタクトは、上端部の太さが相互に異なっており、
前記第１の方向において隣り合う２本の前記コンタクトがそれぞれ接続された２枚の前記電極膜の間には、（ｎ−１）枚の前記電極膜が介在しており、
前記第２の方向において隣り合う２本の前記コンタクトがそれぞれ接続された２枚の前記電極膜は、前記積層方向において隣り合っていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ｎの値は前記ｍの値以上であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記一のコンタクトの下端の面積は、前記他のコンタクトの下端の面積と等しいことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、
前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、
マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、
前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、
前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、
前記隙間内に絶縁材料を埋め込む工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１７４８９２（Ｐ２０１２−１７４８９２Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３５６２８（Ｐ２０１１−３５６２８）
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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