【課題】とりわけ表面マークの下部に配線タングステンパッドがある場合でも、表面マークのコントラスト低下を抑制する。
【解決手段】メモリチップ３１は、配線タングステン階層ＷＴＬ、第１、第２、第３アルミニウム配線階層１ＡｌＬ，２ＡｌＬ，３ＡｌＬを備える多層配線構造を備える。各配線層の間には、第１、第２、第３層間絶縁膜３１５，３１６，３１７がそれぞれ形成され、第３アルミニウム配線階層３ＡｌＬとポリイミド膜ＰＩとの間には、第４層間絶縁膜３１８が形成されている。第１のダミーパターンＤＰ１は、第１アルミニウム配線階層１ＡｌＬに形成され、第２層間絶縁膜３１６に覆われている。第２のダミーパターンＤＰ２は、第２アルミニウム配線階層２ＡｌＬに形成され、第３層間絶縁膜３１７に覆われている。第２ダミーパターンＤＰ２は、第１ダミーパターンＤＰ１よりも幅が長い。 （もっと読む）

【課題】ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法は、第１と第２のレジストパターン形成工程を含む。第１のレジストパターン形成工程では、コンタクトホール形成領域に、開口パターン１１１を有する第１のレジストパターン１１を形成する。第２のレジストパターン形成工程では、コンタクトホール形成領域の第１の領域Ｒ１に開口パターン１１２を有し、第２の領域Ｒ２に第３の開口パターン１１２を有する第２のレジストパターン１２を形成する。第２と第３の開口パターン１１２は、１本おきの活性領域３上に配列した形状を有するが、互いに異なる活性領域３上に形成される。そして、先に行う第１または第２のレジストパターン形成工程では、後のリソグラフィ処理で耐性を有するレジストの不溶化処理が行われる。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】少ないマスク数でメモリセルの積層を行うことができる位置合わせマークを提供すること。
【解決手段】位置合わせマークは、積層型クロスポイントメモリを形成する第１のマスクを用いてメモリセルとともに形成され、ビット線ＢＬ２を形成する際の位置合わせに用いられる位置合わせマークＰａ１と、ワード線ＷＬ３を形成する際の位置合わせとして位置検出信号が照射された場合に、第２のマスクによって形成されてワード線ＷＬ２を形成する際の位置合わせに用いられた位置合わせマークＰｂ１の影響を受けないよう位置合わせマークＰｂ１からの位置検出信号の乱反射を抑えるベタパターンＰａ２とを備える。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】微細化を進める際に製造容易な構造を提供する。
【解決手段】基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、ゲート電極および該ゲート電極間を接続する配線部（矢印１３で図示する箇所）が、拡散層１４が形成される基板１０の表面より下層に埋め込まれている。基板１０の表面には、ソース・ドレイン領域として機能する拡散層１４どうしを分離するSTI構造の第一の素子分離領域１２が形成されている。そして該第一の素子分離領域１２が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離するSTI構造の第二の素子分離領域１１が形成されている。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止できる、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【解決手段】基板と、第1の柱状半導体を有する第1の選択トランジスタと、前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第1乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、第３の柱状半導体を有する第２の選択トランジスタと、を有するメモリストリングスを複数備え、前記メモリストリングスは前記第1乃至第ｎの電極を２次元的に共有し、前記第1の柱状半導体の接続部のみが前記第２の柱状半導体の径よりも大きい不揮発性半導体記憶装置。 （もっと読む）

【課題】
下層合わせマークとホトレジストの間に、可視光に対し不透明な金属膜が介在した場合、下層合わせマークが検出できなくなり、パターン形成を困難にする問題を解決する。
【解決手段】
合わせマークの下に絶縁膜が位置する構成とし、マークホール内に合わせマークと絶縁膜の多層膜から成る、段差が拡大された合わせマークを自己整合で予め形成しておき、その上に対象とする金属膜を形成する。金属膜自身が合わせマークを反映する段差を有しているので、確実な合わせを可能とする。 （もっと読む）

【課題】自己整合プロセスを用いて、メモリセルサイズを微細化することができる相変化メモリを提供する。
【解決手段】メモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列をなす複数の導電線１１２と、上記導電線１１２と接触し、且つ該導電線１１２に合わせて自己整合している相変化素子１０７とを備えている。さらに、上記メモリは、上記相変化素子と接触している複数の下部電極２４０を備えており、各下部電極２４０は、或る１つの上記導電線１１２に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合している。 （もっと読む）

【課題】自己整合シリサイド膜のシリサイドマスクパターンの形成工程で工程余裕度を向上させ、半導体素子の信頼性と収率を向上させた半導体素子の構造とその製造方法を提供する。
【解決手段】ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔を狭くして、スペーサ絶縁膜５４ａをエッチングして側壁スペーサ５３ａを形成する時、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間に残留スペーサ絶縁膜５３ｂ、５４ｂを残して、シリコン基板４０を露出させない。これにより、後工程で自己整合シリサイド膜５６を形成するためにシリサイドマスクパターン５５を形成する時、工程余裕度を向上させることができ、従来、シリサイドマスクパターン５５の整合不良に起因して発生するコンタクトホールのエッチングによるゲート電極の損傷や、ゲートとキャパシタとの間での電流漏洩などの不良を防止し、半導体素子の信頼性と収率を向上させることができる。 （もっと読む）

【課題】 ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る。
【解決手段】 半導体基板２上に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の行方向の両側壁部に形成された電荷蓄積部７、ゲート電極６と電荷蓄積部７の下方に位置するチャネル領域３、及び、チャネル領域３の行方向に両側の半導体基板２表面に埋め込み拡散層で形成された２つの拡散層領域４を備え、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４と電荷蓄積部７の上方を通過して相互に接続して行方向に延伸するゲート電極配線６ａを形成し、２つの拡散層領域４がゲート電極配線６ａの下方に位置し、列方向に隣接する２つのメモリセルの各拡散層領域４が相互に接続して、列方向に延伸する埋め込み拡散配線４ａを形成する。 （もっと読む）

【課題】 ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、書き込み時間の短縮を図る。
【解決手段】 半導体基板２上に形成されたゲート絶縁膜５とトンネル絶縁膜８、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の行方向の両側壁部のトンネル絶縁膜８上に半導体基板２の表面と平行な平板状に形成された電荷蓄積部７、ゲート電極６と電荷蓄積部７の下方に位置するチャネル領域３、及び、チャネル領域３の行方向に両側の半導体基板２表面に埋め込み拡散層で形成された２つの拡散層領域４を備え、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４と電荷蓄積部７の上方を行方向に延伸するゲート電極配線６ａで相互に接続され、ゲート電極配線６ａはその下面が電荷蓄積部７の上面と絶縁膜を介して近接するように形成されている。 （もっと読む）

【課題】微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができるＤＲＡＭ混載半導体装置を提供する。
【解決手段】本発明の半導体記憶装置のキャパシタは、ストレージノードホール９の底面を覆い、側面を第２の層間絶縁膜８の上面の高さよりも低い高さまで覆う下部電極１０と、下部電極の上を覆う容量絶縁膜１１と、容量絶縁膜１１の上を覆う上部電極１２とを備える。この構造では、ビット線コンタクト１４を形成するための開口１７がずれてキャパシタにまで達しても、容量が蓄積される部分の容量絶縁膜が露出することがない。そのため、リーク電流の発生を抑制することができる。また、ストレージノードホール９と開口１７との間にマージンを設ける必要がないので、微細化を実現することができると共に、メモリセルサイズが一定のままで保持できる容量を多くすることができる。 （もっと読む）