【課題】酸化物半導体膜と金属膜との接触抵抗を低減する。オン特性の優れた酸化物半導体膜を用いたトランジスタを提供する。高速動作が可能な半導体装置を提供する。
【解決手段】酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜に窒素プラズマ処理を行うことで酸化物半導体膜を構成する酸素の一部が窒素に置換された酸窒化領域を形成し、該酸窒化領域に接して金属膜を形成する。該酸窒化領域は酸化物半導体膜の他の領域と比べ低抵抗となり、また、接触する金属膜との界面に高抵抗の金属酸化物を形成しにくい。 （もっと読む）

【課題】頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる２トランジスタ型のＤＲＡＭを備えた半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、を備えている。 （もっと読む）

【課題】不揮発性を有し、書き込み回数に制限のない新たな構造の半導体装置を提供する。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】ＤＣスパッタリング法を用いて、酸化ガリウム膜を成膜する成膜方法を提供する
ことを課題の一つとする。トランジスタのゲート絶縁層などの絶縁層として、酸化ガリウ
ム膜を用いる半導体装置の作製方法を提供することを課題の一つとする。
【解決手段】酸化ガリウム（ＧａＯｘとも表記する）からなる酸化物ターゲットを用いて
、ＤＣスパッタリング法、またはＤＣパルススパッタ方式により絶縁膜を形成する。酸化
物ターゲットは、ＧａＯｘからなり、Ｘが１．５未満、好ましくは０．０１以上０．５以
下、さらに好ましくは０．１以上０．２以下とする。この酸化物ターゲットは導電性を有
し、酸素ガス雰囲気下、或いは、酸素ガスとアルゴンなどの希ガスとの混合雰囲気下でス
パッタリングを行う。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、読み出しトランジスタのドレインを読み出しワード線に接続する。ここで、書き込みトランジスタと読み出しトランジスタの導電型を異なるものとする。集積度を高めるために、バイアス線を他行の読み出しワード線で代用したり、記憶セルを直列に接続し、ＮＡＮＤ構造とし、読み出しワード線と書き込みワード線を共用してもよい。 （もっと読む）

【課題】記憶回路におけるデータの保持期間を長くする。また、消費電力を低減する。また、回路面積を小さくする。また、１回のデータの書き込みに対する該データの読み出し可能回数を増やす。
【解決手段】記憶回路を具備し、記憶回路は、ソース及びドレインの一方にデータ信号が入力される第１の電界効果トランジスタと、ゲートが第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、一対の電流端子を有し、一対の電流端子の一方が第２の電界効果トランジスタのソース又はドレインに電気的に接続される整流素子と、を備える。 （もっと読む）

【課題】半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路の面積を縮小する。
【解決手段】少なくとも第１の半導体素子を有する素子形成層と、素子形成層上に設けられた第１の配線と、第１の配線上に設けられた層間膜と、層間膜を介して第１の配線と重畳する第２の配線と、を有し、第１の配線と、層間膜と、第２の配線と、は、第２の半導体素子を構成し、第１の配線と、第２の配線と、は、同電位が供給される配線である半導体装置である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート
電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第
２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジ
スタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトラ
ンジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製する。
【解決手段】酸化物半導体膜を活性層に用いるトランジスタにおいて、チャネル領域と隣接するソース領域およびドレイン領域に微小な空洞を設ける。酸化物半導体膜に形成されるソース領域およびドレイン領域に微小な空洞を設けることによって、微小な空洞に酸化物半導体膜のチャネル領域に含まれる水素を捕獲させることができる。 （もっと読む）

【課題】集積度が高く、データ保持時間の長い半導体記憶装置。
【解決手段】基板上の半導体膜と、半導体膜を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を介して半導体膜上に設けられた第１のゲート電極と、第１のゲート絶縁膜上にあり、半導体膜と重畳しない、第１のゲート電極と同一層かつ同一材料である第１の導電膜と、第１のゲート絶縁膜上にあり、第１のゲート電極および第１の導電膜の上面を露出し、第１のゲート電極および第１の導電膜の間に溝部を有する絶縁膜と、該絶縁膜上にあり、第１のゲート電極、第１の導電膜および溝部と接する酸化物半導体膜と、酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜および溝部上に設けられた第２のゲート電極と、第２のゲート絶縁膜および酸化物半導体膜を介して第１のゲート電極上に設けられた、第２のゲート電極と同一層かつ同一材料である第２の導電膜と、を有する。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路。
【解決手段】制御装置と、演算装置と、緩衝記憶装置とを有し、緩衝記憶装置は、主記憶装置から、或いは演算装置から送られてきたデータを、制御装置からの命令に従って記憶し、緩衝記憶装置は複数のメモリセルを有し、メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、トランジスタを介してデータの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。また半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば酸化物半導体材料を用いて半導体装置を構成する。また半導体装置の各メモリセルの酸化物半導体材料を用いたトランジスタを直列に接続する。更に、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第（ｊ−１）のメモリセルのチャネルが酸化物半導体層に形成されたトランジスタのゲート端子に電気的に接続される配線と、を同じ配線（第ｊのワード線）とする。これによってメモリセルあたりの配線の数を減らし、メモリセルあたりの占有面積を低減する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセル１１００と、ソース線及びビット線とスイッチング素子を介して電気的に接続された第１の駆動回路１１１１と、ソース線とスイッチング素子を介して電気的に接続された第２の駆動回路１１１２と、信号線と電気的に接続された第３の駆動回路１１１３と、ワード線と電気的に接続された第４の駆動回路１１１４と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含む。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図ること。
【解決手段】本発明は、メモリ部と、制御部と、を備え、制御部は、複数の記憶領域ＭＥの全てに消去の情報を設定し、メモリセルトランジスタＴｒの全てについて消去の閾値に設定した後、記憶領域ＭＥにｎ（ｎは２以上の整数）値の情報を書き込み、記憶領域ＭＥに設けられたメモリセルトランジスタＴｒをｎ値の情報に応じた閾値に設定した状態で、情報の書き込み済みの記憶領域ＭＥに隣接する少なくとも１つの書き込み前の記憶領域ＭＥの情報が、メモリセルトランジスタＴｒの閾値として、消去の閾値よりも、ｎ値の情報に応じた閾値に近い値になるよう制御する。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、メモリ柱状半導体層３６と、メモリ柱状半導体層３６の側面を取り囲むように形成された電荷蓄積層を含むメモリゲート絶縁層３５と、メモリゲート絶縁層３５を取り囲むように形成された４層のワード線導電層３１ａ〜３１ｄと、ワード線導電層３１ａ〜３１ｄの上部を保護する２層の保護層３３ａ、３３ｂとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。下から２段目のステップＳＴ２は、その上面を２層の保護層３３ａ、３３ｂにて覆われ、下から１段目のステップＳＴ１は、その上面を１層の保護層３３ａにて覆われている。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）