半導体装置の製造方法
【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
また、特許文献１には、レジスト膜のスリミングと、そのレジスト膜をマスクにした積層体のＲＩＥ（Reactive Ion Etching）とを繰り返すことによって、積層体における周辺領域側の端部を階段状に加工することが開示されている。しかしながら、このような加工方法によると、レジスト膜のスリミングの際にレジスト膜が幅方向と膜厚方向の両方に後退するため、特に積層体の層数を増加した場合に、レジスト膜が消失するまでその膜厚が後退するおそれが生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に、複数の絶縁層と複数の導電層とを交互に積層して積層体を形成する工程と、前記積層体上に、レジスト膜を形成する工程と、前記レジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、前記レジスト膜の上面に、前記ホウ素、前記リン及び前記ヒ素の少なくとも１つを含む硬化層を形成する工程と、前記レジスト膜の上面に前記硬化層が形成された状態で、酸素を含むガスを用いたプラズマ処理により前記レジスト膜の平面サイズをスリミングする工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。
【図２】同メモリセルアレイにおける要部の拡大断面図。
【図３】本発明の実施形態に係る半導体装置における階段構造部の模式断面図。
【図４】同階段構造部の形成方法を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】図７に続く工程を示す模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、本実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す。なお、図１においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬはＺ方向に積層されている。
【００１２】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬと、図示しない絶縁層とが交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
導電層ＷＬは、Ｘ方向に延びるスリットによって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１５】
基板１０上の前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。
【００１６】
メモリホールＭＨの内部には、Ｕ字状のシリコン層としてチャネルボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３６が形成されている。
【００１７】
各導電層ＷＬとチャネルボディ２０との間のメモリホールＭＨの側壁には、絶縁膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１８】
図２は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
【００１９】
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００２０】
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２１】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２２】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２３】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２５】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２６】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２７】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２８】
次に、図３は、各導電層ＷＬを、図示しない上層配線と接続させるためのコンタクト領域の断面構造を示す。このコンタクト領域は、図１に示すメモリセルアレイ領域よりもＸ方向に見て外側の領域である。
【００２９】
複数の導電層ＷＬと複数の絶縁層２５との積層体の一部はコンタクト領域で階段状に加工されている。その階段構造部はストッパー層６１で覆われ、そのストッパー層６１上に層間絶縁層６２が設けられている。例えば、ストッパー層６１はシリコン窒化物であり、層間絶縁層６２はシリコン酸化物である。
【００３０】
層間絶縁層６２及びストッパー層６１には複数のコンタクトホールＣＨが形成され、各コンタクトホールＣＨ内にコンタクト電極４０が設けられている。
【００３１】
各コンタクトホールＣＨは、層間絶縁層６２、ストッパー層６１および絶縁層２５を貫通して、対応する各段の導電層ＷＬに達する。そのコンタクトホールＣＨ内には、コンタクト電極４０として、例えばタングステンが埋め込まれている。各層の導電層ＷＬは、コンタクト電極４０を介して、図示しない上層の配線と接続される。
【００３２】
次に、図４（ａ）〜図８（ｂ）を参照して、階段構造部の形成方法について説明する。
【００３３】
まず、図４（ａ）に示すように、基体１１上に、複数の絶縁層２５と複数の導電層ＷＬとをそれぞれ交互に積層して、それらの積層体を形成する。図には８層の導電層ＷＬを例示するが、導電層ＷＬの層数は任意である。
【００３４】
ここで、基体１１は、図１における基板１０、バックゲートＢＧ及びそれらの層間の絶縁層などを含む。メモリセルアレイ領域のバックゲートＢＧには、絶縁層２５及び導電層ＷＬの積層体を形成する前に、Ｕ字状メモリストリングの底部に対応する凹部が形成される。そして、その凹部内に犠牲膜が埋め込まれた後、絶縁層２５と導電層ＷＬとが積層されていく。
【００３５】
絶縁層２５はシリコン酸化物を主に含むシリコン酸化層であり、導電層ＷＬは、シリコンを主に含むシリコン層（例えば多結晶シリコン層）である。絶縁層２５及び導電層ＷＬは、例えば、ＣＶＤ（chemical vapor deposition）法で形成される。
【００３６】
この積層体の形成後、メモリセルアレイ領域に対して、メモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ、バックゲートトランジスタＢＧＴなどの形成工程が行われる。バックゲートＢＧの凹部内に埋め込まれた犠牲膜は、積層体を縦方向（積層方向）に貫通するホールの形成後、そのホールを通じて除去される。これにより、Ｕ字状のメモリホールＭＨが形成される。メモリホールＭＨの内壁には、電荷蓄積膜３２を含む絶縁膜３０が形成され、その内側にチャネルボディ２０となるシリコン層が形成される。
【００３７】
メモリセルアレイの形成後、以下に説明するように、コンタクト領域に対する工程が行われる。
【００３８】
まず、図４（ｂ）に示すように、積層体上にレジスト膜５０を形成する。図４（ｂ）の場合、例えば最上層の絶縁層２５上にレジスト膜５０が形成される。
【００３９】
次に、レジスト膜５０に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、レジスト膜５０の端が所望の位置に位置するようにパターニングする。
【００４０】
次に、そのレジスト膜５０をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、レジスト膜５０から露出している絶縁層２５及びその下の導電層ＷＬをそれぞれ１層ずつ除去する（図５（ａ））。
【００４１】
例えば、ＩＣＰ（Inductively Coupled Plasma）型のプラズマ処理装置が用いられる。上記積層体が形成されたウェーハは処理室内に収容され、その処理室内は所望の減圧雰囲気にされる。
【００４２】
例えば、ＴＥＯＳ（tetraethoxysilane）からなる絶縁層２５をエッチングするときには、処理室内にＣＨＦ３ガスが導入される。絶縁層２５のエッチング時、ＩＣＰ型プラズマ処理装置の上部アンテナに電力を印加することで処理室内にプラズマが生起され、また基体１１（または基板１０）側には高周波電力が印加される。具体的には、処理室内でウェーハを保持する保持部に高周波電力が印加される。
【００４３】
例えば、多結晶シリコンからなる導電層ＷＬをエッチングするときには、処理室内にＨＢｒガスとＯ２ガスが導入される。導電層ＷＬのエッチング時も、上部アンテナに電力を印加することで処理室内にプラズマが生起され、また基体１１側に高周波電力が印加される。
【００４４】
絶縁層２５及び導電層ＷＬのプラズマエッチング後、同じ処理室内で、図５（ｂ）に示す硬化層５１の形成が行われる。硬化層５１の形成は、ホウ素（Ｂ）、リン（Ｐ）及びヒ素（Ａｓ）の少なくとも１つを含むガスを用いたプラズマ処理により行われる。
【００４５】
例えば、処理室内にＢＣｌ３ガスを導入し、上部アンテナに電力を印加して処理室内にプラズマを生起する。これにより、ＢＣｌ３が分解して生成したＢ（ホウ素）がレジスト膜５０の上面５０ａに注入される。このとき、基体１１側には高周波電力が印加され、Ｂは基体１１側に向かう縦方向に指向性を持って加速され、レジスト膜５０の上面５０ａに注入される。したがって、Ｂはレジスト膜５０の側面５０ｂにはほとんど注入されず、レジスト膜５０の側面５０ｂにはほとんど硬化層５１は形成されない。なお、レジスト膜５０から露出している絶縁層２５にＢが注入されても問題はない。
【００４６】
レジスト膜５０は例えば炭素（Ｃ）を含む有機材料からなり、そのレジスト膜５０にホウ素（Ｂ）が注入されることで、レジスト膜５０の上面５０ａにＣとＢとの結合を有する硬化層５１が形成される。
【００４７】
次に、上面５０ａに硬化層５１が形成された状態で、レジスト膜５０の平面サイズを縮小するスリミングを等方的なプラズマエッチング処理により行う。これも同じ処理室内で続けて行われる。例えば、処理室内には酸素（Ｏ２）ガスと塩素（Ｃｌ２）ガスが導入され、上部アンテナに電力が印加され、処理室内にプラズマが生起される。レジスト膜５０のスリミング時は、基体１１側には電力は印加されず、基体１１を保持する保持部は接地されている。したがって、レジスト膜５０は等方的にエッチングされる。
【００４８】
しかし、本実施形態では、レジスト膜５０の上面５０ａには硬化層５１が形成されているため、レジスト膜５０の膜厚方向の消費を抑えることができる。このレジストスリミング時のエッチング条件に対して、硬化層５１はレジスト膜５０よりも、エッチングレートが遅く、エッチング耐性がある。例えば、硬化層５１は、レジスト膜５０よりも３０倍ほど高いエッチング耐性を有する。したがって、図６（ａ）に示すように、面方向（横方向）に選択的にレジスト膜５０のエッチングが進み、レジスト膜５０の側面５０ｂ位置が変化する。
【００４９】
続けて、同じ処理室内でのプラズマエッチングにより硬化層５１の除去を行う。例えば、処理室内に酸素（Ｏ２）ガスを導入し、上部アンテナに電力を印加して処理室内にプラズマを生起する。このとき、基体１１側には高周波電力が印加されている。基体１１側に電力を印加することで、硬化層５１の除去は膜厚方向に指向性を持って進み、レジスト膜５０の横方向のエッチングを抑制できる。
【００５０】
レジストスリミングにより、図６（ｂ）に示すように、最上層の絶縁層２５の表面の一部が新たに露出する。そして、スリミングされたレジスト膜５０をマスクにして、再びレジスト膜５０から露出している絶縁層２５及び導電層ＷＬをそれぞれ一層ずつプラズマエッチングして除去する。このときの条件は、前述した条件と同じである。
【００５１】
これにより、図７（ａ）に示すように、先のエッチングによる除去箇所の下の絶縁層２５及びその下の導電層ＷＬ（上から２層目の導電層ＷＬ）が除去されると共に、その隣の部分でレジスト膜５０から露出している絶縁層２５及びその下の導電層ＷＬ（上から１層目の導電層ＷＬ）も除去される。
【００５２】
以降、前述した各工程を繰り返し行う。すなわち、レジスト膜５０の上面５０ａへの硬化層５１の形成、その硬化層５１が形成された状態でのレジスト膜５０のさらなるスリミング、そのスリミングされたレジスト膜５０をマスクにした絶縁層２５及び導電層ＷＬのエッチングを、複数回繰り返す。これにより、図７（ｂ）に示す階段構造部が得られる。
【００５３】
レジスト膜５０のスリミング時、レジスト膜５０の平面サイズを縮小するために面方向（横方向）にエッチングを進行させることから等方的エッチングになり、縦方向（膜厚方向）も横方向と同程度の量エッチングされることがある。そのため、特に積層体が多層化して階段構造部の段数が増えると、レジストスリミング回数も増え、途中で膜厚方向のレジスト膜５０がすべて消費されてしまうことが起こり得る。その場合、階段構造部の加工途中で、ウェーハを露光装置及び現像装置に搬送して、再度レジスト膜５０の形成、リソグラフィ及び現像を行ってレジスト膜５０をパターニングしなければならない。
【００５４】
これに対して、本実施形態では、階段構造部の加工を行っている同じ処理室内で、レジストスリミング前に、レジスト膜５０の上面５０ａに硬化層５１を形成する。その硬化層５１によって、レジストスリミング時におけるレジスト膜５０の膜厚方向の消費が抑制される。この結果、すべての段の加工が終了するまで、レジスト膜５０を積層体上に残すことができ、再度レジスト膜５０を形成してパターニングしなくて済む。
【００５５】
硬化層５１の高いエッチング耐性は、レジスト膜５０に含まれる炭素（Ｃ）と、注入されたホウ素（Ｂ）との結合に起因する。上記実施形態では、硬化層５１形成時の原料ガスとしてＢＣｌ３ガスを例示したが、ＢＦ３ガスを使って、レジスト膜５０の上面５０ａにＢを注入してもよい。なお、塩素（Ｃｌ）はフッ素（Ｆ）よりも炭素（Ｃ）と反応しにくいので、ＢＣｌ３ガスを使った方がＣとＢとが結合しやすい。また、炭素とフッ素との化合物ＣＦｘは、炭素と塩素との化合物ＣＣｌｘに比べて揮発しやすい。したがって、硬化層５１を形成するときの原料ガスとしては、Ｆを含むガスよりもＣｌを含む例えばＢＣｌ３ガスが望ましい。
【００５６】
なお、ホウ素（Ｂ）に限らず、リン（Ｐ）またはヒ素（Ａｓ）をレジスト膜５０に注入して、ＰとＣとの結合、またはＡｓとＣとの結合を有する硬化層５１を形成してもよい。この場合も、Ｂを使った場合と同様に、レジストスリミング時にレジスト膜５０よりもエッチング耐性の高い硬化層５１をレジスト膜５０の上面５０ａに形成することができ、レジスト膜５０の膜厚方向の消費を抑制することができる。例えば、Ｐを含む原料ガスとしてはＰＨ３、ＰＦ３を、Ａｓを含む原料ガスとしてはＡｓＨ３を用いることができる。
【００５７】
レジスト膜５０に、Ｂ、Ｐ、Ａｓなどを注入する方法としてはイオン注入法も考えられるが、積層体のエッチングやレジスト膜５０のスリミングを行うプラズマ処理装置の処理室と、イオン注入装置との間を何度も搬送する必要があり、効率的でない。
【００５８】
本実施形態では、硬化層５１の形成、レジスト膜５０のスリミング、硬化層５１の除去、絶縁層２５及び導電層ＷＬのエッチングは、導入するガス種、流量、与える電力などを切り換えた上で、同じ処理室内にて減圧雰囲気を維持しつつ行われる。これにより、効率的な処理を行える。
【００５９】
上記実施形態では、絶縁層２５及び導電層ＷＬのエッチング時とは異なるガスを導入して別の工程として硬化層５１の除去を行った。しかし、これに限らず、絶縁層２５及び導電層ＷＬのエッチング時と同じガスを用いて、そのエッチング時に硬化層５１も同時に除去することも可能である。なお、予め硬化層５１を確実に除去した上で、絶縁層２５及び導電層ＷＬのエッチングを行う方が、階段構造部の高い加工精度を得やすい。
【００６０】
階段構造部の形成後、図８（ａ）に示すように、階段構造部を覆うようにストッパー層６１を形成する。ストッパー層６１は、例えばシリコン窒化物である。その後、ストッパー層６１上に層間絶縁層６２を形成する。層間絶縁層６２は、ストッパー層６１と異なる材料の例えばシリコン酸化物である。
【００６１】
その後、層間絶縁層６２の上面を平坦化した後、その上に図示しないマスクを形成し、それをマスクとして、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５を選択的にエッチングする。
【００６２】
これにより、図８（ｂ）に示すように、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５に、複数のコンタクトホールＣＨが形成される。複数のコンタクトホールＣＨは、層間絶縁層６２の上面からの深さが互いに異なる。各コンタクトホールＣＨは、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５を貫通し、それぞれ対応する各段の導電層ＷＬに達する。
【００６３】
複数のコンタクトホールＣＨはＲＩＥ（Reactive Ion Etching）により同時に一括形成される。複数層の導電層ＷＬを階段状に加工しておくことで、各導電層ＷＬに達する複数のコンタクトホールＣＨを、同一エッチングプロセスにより一括形成することができ、効率的である。このとき、シリコン窒化物であるストッパー層６１は、シリコン酸化物である層間絶縁層６２のエッチング時のエッチングストッパーとして機能する。
【００６４】
コンタクトホールＣＨの形成後、その内部に、図３に示すようにコンタクト電極４０が設けられる。具体的には、まずコンタクトホールＣＨの内壁に第１のバリア膜（例えばチタン膜）を形成し、その第１のバリア膜の内側に第２のバリア膜（例えば窒化チタン膜）を形成し、その第２のバリア膜の内側に、埋め込み性に優れた例えばタングステンを埋め込む。第１及び第２のバリア膜は、タングステン（Ｗ）の拡散を防止する、また、第１及び第２のバリア膜は、コンタクトホールＣＨの内壁及びタングステンの双方に対して密着する密着層としても機能する。
【００６５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６６】
メモリストリングはＵ字状に限らず、複数の導電層ＷＬの積層方向に直線状に延びるＩ字状であってもよい。また、導電層ＷＬとチャネルボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００６７】
２０…チャネルボディ、２５…絶縁層、３０…絶縁膜、３２…電荷蓄積膜、４０…コンタクト電極、５０…レジスト膜、５１…硬化層、６１…ストッパー層、６２…層間絶縁層、ＷＬ…導電層、ＣＨ…コンタクトホール
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
また、特許文献１には、レジスト膜のスリミングと、そのレジスト膜をマスクにした積層体のＲＩＥ（Reactive Ion Etching）とを繰り返すことによって、積層体における周辺領域側の端部を階段状に加工することが開示されている。しかしながら、このような加工方法によると、レジスト膜のスリミングの際にレジスト膜が幅方向と膜厚方向の両方に後退するため、特に積層体の層数を増加した場合に、レジスト膜が消失するまでその膜厚が後退するおそれが生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に、複数の絶縁層と複数の導電層とを交互に積層して積層体を形成する工程と、前記積層体上に、レジスト膜を形成する工程と、前記レジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、前記レジスト膜の上面に、前記ホウ素、前記リン及び前記ヒ素の少なくとも１つを含む硬化層を形成する工程と、前記レジスト膜の上面に前記硬化層が形成された状態で、酸素を含むガスを用いたプラズマ処理により前記レジスト膜の平面サイズをスリミングする工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。
【図２】同メモリセルアレイにおける要部の拡大断面図。
【図３】本発明の実施形態に係る半導体装置における階段構造部の模式断面図。
【図４】同階段構造部の形成方法を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】図７に続く工程を示す模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、本実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す。なお、図１においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬはＺ方向に積層されている。
【００１２】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬと、図示しない絶縁層とが交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
導電層ＷＬは、Ｘ方向に延びるスリットによって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１５】
基板１０上の前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。
【００１６】
メモリホールＭＨの内部には、Ｕ字状のシリコン層としてチャネルボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３６が形成されている。
【００１７】
各導電層ＷＬとチャネルボディ２０との間のメモリホールＭＨの側壁には、絶縁膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１８】
図２は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
【００１９】
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００２０】
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２１】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２２】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２３】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２５】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２６】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２７】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２８】
次に、図３は、各導電層ＷＬを、図示しない上層配線と接続させるためのコンタクト領域の断面構造を示す。このコンタクト領域は、図１に示すメモリセルアレイ領域よりもＸ方向に見て外側の領域である。
【００２９】
複数の導電層ＷＬと複数の絶縁層２５との積層体の一部はコンタクト領域で階段状に加工されている。その階段構造部はストッパー層６１で覆われ、そのストッパー層６１上に層間絶縁層６２が設けられている。例えば、ストッパー層６１はシリコン窒化物であり、層間絶縁層６２はシリコン酸化物である。
【００３０】
層間絶縁層６２及びストッパー層６１には複数のコンタクトホールＣＨが形成され、各コンタクトホールＣＨ内にコンタクト電極４０が設けられている。
【００３１】
各コンタクトホールＣＨは、層間絶縁層６２、ストッパー層６１および絶縁層２５を貫通して、対応する各段の導電層ＷＬに達する。そのコンタクトホールＣＨ内には、コンタクト電極４０として、例えばタングステンが埋め込まれている。各層の導電層ＷＬは、コンタクト電極４０を介して、図示しない上層の配線と接続される。
【００３２】
次に、図４（ａ）〜図８（ｂ）を参照して、階段構造部の形成方法について説明する。
【００３３】
まず、図４（ａ）に示すように、基体１１上に、複数の絶縁層２５と複数の導電層ＷＬとをそれぞれ交互に積層して、それらの積層体を形成する。図には８層の導電層ＷＬを例示するが、導電層ＷＬの層数は任意である。
【００３４】
ここで、基体１１は、図１における基板１０、バックゲートＢＧ及びそれらの層間の絶縁層などを含む。メモリセルアレイ領域のバックゲートＢＧには、絶縁層２５及び導電層ＷＬの積層体を形成する前に、Ｕ字状メモリストリングの底部に対応する凹部が形成される。そして、その凹部内に犠牲膜が埋め込まれた後、絶縁層２５と導電層ＷＬとが積層されていく。
【００３５】
絶縁層２５はシリコン酸化物を主に含むシリコン酸化層であり、導電層ＷＬは、シリコンを主に含むシリコン層（例えば多結晶シリコン層）である。絶縁層２５及び導電層ＷＬは、例えば、ＣＶＤ（chemical vapor deposition）法で形成される。
【００３６】
この積層体の形成後、メモリセルアレイ領域に対して、メモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ、バックゲートトランジスタＢＧＴなどの形成工程が行われる。バックゲートＢＧの凹部内に埋め込まれた犠牲膜は、積層体を縦方向（積層方向）に貫通するホールの形成後、そのホールを通じて除去される。これにより、Ｕ字状のメモリホールＭＨが形成される。メモリホールＭＨの内壁には、電荷蓄積膜３２を含む絶縁膜３０が形成され、その内側にチャネルボディ２０となるシリコン層が形成される。
【００３７】
メモリセルアレイの形成後、以下に説明するように、コンタクト領域に対する工程が行われる。
【００３８】
まず、図４（ｂ）に示すように、積層体上にレジスト膜５０を形成する。図４（ｂ）の場合、例えば最上層の絶縁層２５上にレジスト膜５０が形成される。
【００３９】
次に、レジスト膜５０に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、レジスト膜５０の端が所望の位置に位置するようにパターニングする。
【００４０】
次に、そのレジスト膜５０をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、レジスト膜５０から露出している絶縁層２５及びその下の導電層ＷＬをそれぞれ１層ずつ除去する（図５（ａ））。
【００４１】
例えば、ＩＣＰ（Inductively Coupled Plasma）型のプラズマ処理装置が用いられる。上記積層体が形成されたウェーハは処理室内に収容され、その処理室内は所望の減圧雰囲気にされる。
【００４２】
例えば、ＴＥＯＳ（tetraethoxysilane）からなる絶縁層２５をエッチングするときには、処理室内にＣＨＦ３ガスが導入される。絶縁層２５のエッチング時、ＩＣＰ型プラズマ処理装置の上部アンテナに電力を印加することで処理室内にプラズマが生起され、また基体１１（または基板１０）側には高周波電力が印加される。具体的には、処理室内でウェーハを保持する保持部に高周波電力が印加される。
【００４３】
例えば、多結晶シリコンからなる導電層ＷＬをエッチングするときには、処理室内にＨＢｒガスとＯ２ガスが導入される。導電層ＷＬのエッチング時も、上部アンテナに電力を印加することで処理室内にプラズマが生起され、また基体１１側に高周波電力が印加される。
【００４４】
絶縁層２５及び導電層ＷＬのプラズマエッチング後、同じ処理室内で、図５（ｂ）に示す硬化層５１の形成が行われる。硬化層５１の形成は、ホウ素（Ｂ）、リン（Ｐ）及びヒ素（Ａｓ）の少なくとも１つを含むガスを用いたプラズマ処理により行われる。
【００４５】
例えば、処理室内にＢＣｌ３ガスを導入し、上部アンテナに電力を印加して処理室内にプラズマを生起する。これにより、ＢＣｌ３が分解して生成したＢ（ホウ素）がレジスト膜５０の上面５０ａに注入される。このとき、基体１１側には高周波電力が印加され、Ｂは基体１１側に向かう縦方向に指向性を持って加速され、レジスト膜５０の上面５０ａに注入される。したがって、Ｂはレジスト膜５０の側面５０ｂにはほとんど注入されず、レジスト膜５０の側面５０ｂにはほとんど硬化層５１は形成されない。なお、レジスト膜５０から露出している絶縁層２５にＢが注入されても問題はない。
【００４６】
レジスト膜５０は例えば炭素（Ｃ）を含む有機材料からなり、そのレジスト膜５０にホウ素（Ｂ）が注入されることで、レジスト膜５０の上面５０ａにＣとＢとの結合を有する硬化層５１が形成される。
【００４７】
次に、上面５０ａに硬化層５１が形成された状態で、レジスト膜５０の平面サイズを縮小するスリミングを等方的なプラズマエッチング処理により行う。これも同じ処理室内で続けて行われる。例えば、処理室内には酸素（Ｏ２）ガスと塩素（Ｃｌ２）ガスが導入され、上部アンテナに電力が印加され、処理室内にプラズマが生起される。レジスト膜５０のスリミング時は、基体１１側には電力は印加されず、基体１１を保持する保持部は接地されている。したがって、レジスト膜５０は等方的にエッチングされる。
【００４８】
しかし、本実施形態では、レジスト膜５０の上面５０ａには硬化層５１が形成されているため、レジスト膜５０の膜厚方向の消費を抑えることができる。このレジストスリミング時のエッチング条件に対して、硬化層５１はレジスト膜５０よりも、エッチングレートが遅く、エッチング耐性がある。例えば、硬化層５１は、レジスト膜５０よりも３０倍ほど高いエッチング耐性を有する。したがって、図６（ａ）に示すように、面方向（横方向）に選択的にレジスト膜５０のエッチングが進み、レジスト膜５０の側面５０ｂ位置が変化する。
【００４９】
続けて、同じ処理室内でのプラズマエッチングにより硬化層５１の除去を行う。例えば、処理室内に酸素（Ｏ２）ガスを導入し、上部アンテナに電力を印加して処理室内にプラズマを生起する。このとき、基体１１側には高周波電力が印加されている。基体１１側に電力を印加することで、硬化層５１の除去は膜厚方向に指向性を持って進み、レジスト膜５０の横方向のエッチングを抑制できる。
【００５０】
レジストスリミングにより、図６（ｂ）に示すように、最上層の絶縁層２５の表面の一部が新たに露出する。そして、スリミングされたレジスト膜５０をマスクにして、再びレジスト膜５０から露出している絶縁層２５及び導電層ＷＬをそれぞれ一層ずつプラズマエッチングして除去する。このときの条件は、前述した条件と同じである。
【００５１】
これにより、図７（ａ）に示すように、先のエッチングによる除去箇所の下の絶縁層２５及びその下の導電層ＷＬ（上から２層目の導電層ＷＬ）が除去されると共に、その隣の部分でレジスト膜５０から露出している絶縁層２５及びその下の導電層ＷＬ（上から１層目の導電層ＷＬ）も除去される。
【００５２】
以降、前述した各工程を繰り返し行う。すなわち、レジスト膜５０の上面５０ａへの硬化層５１の形成、その硬化層５１が形成された状態でのレジスト膜５０のさらなるスリミング、そのスリミングされたレジスト膜５０をマスクにした絶縁層２５及び導電層ＷＬのエッチングを、複数回繰り返す。これにより、図７（ｂ）に示す階段構造部が得られる。
【００５３】
レジスト膜５０のスリミング時、レジスト膜５０の平面サイズを縮小するために面方向（横方向）にエッチングを進行させることから等方的エッチングになり、縦方向（膜厚方向）も横方向と同程度の量エッチングされることがある。そのため、特に積層体が多層化して階段構造部の段数が増えると、レジストスリミング回数も増え、途中で膜厚方向のレジスト膜５０がすべて消費されてしまうことが起こり得る。その場合、階段構造部の加工途中で、ウェーハを露光装置及び現像装置に搬送して、再度レジスト膜５０の形成、リソグラフィ及び現像を行ってレジスト膜５０をパターニングしなければならない。
【００５４】
これに対して、本実施形態では、階段構造部の加工を行っている同じ処理室内で、レジストスリミング前に、レジスト膜５０の上面５０ａに硬化層５１を形成する。その硬化層５１によって、レジストスリミング時におけるレジスト膜５０の膜厚方向の消費が抑制される。この結果、すべての段の加工が終了するまで、レジスト膜５０を積層体上に残すことができ、再度レジスト膜５０を形成してパターニングしなくて済む。
【００５５】
硬化層５１の高いエッチング耐性は、レジスト膜５０に含まれる炭素（Ｃ）と、注入されたホウ素（Ｂ）との結合に起因する。上記実施形態では、硬化層５１形成時の原料ガスとしてＢＣｌ３ガスを例示したが、ＢＦ３ガスを使って、レジスト膜５０の上面５０ａにＢを注入してもよい。なお、塩素（Ｃｌ）はフッ素（Ｆ）よりも炭素（Ｃ）と反応しにくいので、ＢＣｌ３ガスを使った方がＣとＢとが結合しやすい。また、炭素とフッ素との化合物ＣＦｘは、炭素と塩素との化合物ＣＣｌｘに比べて揮発しやすい。したがって、硬化層５１を形成するときの原料ガスとしては、Ｆを含むガスよりもＣｌを含む例えばＢＣｌ３ガスが望ましい。
【００５６】
なお、ホウ素（Ｂ）に限らず、リン（Ｐ）またはヒ素（Ａｓ）をレジスト膜５０に注入して、ＰとＣとの結合、またはＡｓとＣとの結合を有する硬化層５１を形成してもよい。この場合も、Ｂを使った場合と同様に、レジストスリミング時にレジスト膜５０よりもエッチング耐性の高い硬化層５１をレジスト膜５０の上面５０ａに形成することができ、レジスト膜５０の膜厚方向の消費を抑制することができる。例えば、Ｐを含む原料ガスとしてはＰＨ３、ＰＦ３を、Ａｓを含む原料ガスとしてはＡｓＨ３を用いることができる。
【００５７】
レジスト膜５０に、Ｂ、Ｐ、Ａｓなどを注入する方法としてはイオン注入法も考えられるが、積層体のエッチングやレジスト膜５０のスリミングを行うプラズマ処理装置の処理室と、イオン注入装置との間を何度も搬送する必要があり、効率的でない。
【００５８】
本実施形態では、硬化層５１の形成、レジスト膜５０のスリミング、硬化層５１の除去、絶縁層２５及び導電層ＷＬのエッチングは、導入するガス種、流量、与える電力などを切り換えた上で、同じ処理室内にて減圧雰囲気を維持しつつ行われる。これにより、効率的な処理を行える。
【００５９】
上記実施形態では、絶縁層２５及び導電層ＷＬのエッチング時とは異なるガスを導入して別の工程として硬化層５１の除去を行った。しかし、これに限らず、絶縁層２５及び導電層ＷＬのエッチング時と同じガスを用いて、そのエッチング時に硬化層５１も同時に除去することも可能である。なお、予め硬化層５１を確実に除去した上で、絶縁層２５及び導電層ＷＬのエッチングを行う方が、階段構造部の高い加工精度を得やすい。
【００６０】
階段構造部の形成後、図８（ａ）に示すように、階段構造部を覆うようにストッパー層６１を形成する。ストッパー層６１は、例えばシリコン窒化物である。その後、ストッパー層６１上に層間絶縁層６２を形成する。層間絶縁層６２は、ストッパー層６１と異なる材料の例えばシリコン酸化物である。
【００６１】
その後、層間絶縁層６２の上面を平坦化した後、その上に図示しないマスクを形成し、それをマスクとして、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５を選択的にエッチングする。
【００６２】
これにより、図８（ｂ）に示すように、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５に、複数のコンタクトホールＣＨが形成される。複数のコンタクトホールＣＨは、層間絶縁層６２の上面からの深さが互いに異なる。各コンタクトホールＣＨは、層間絶縁層６２、ストッパー層６１およびストッパー層６１のすぐ下の絶縁層２５を貫通し、それぞれ対応する各段の導電層ＷＬに達する。
【００６３】
複数のコンタクトホールＣＨはＲＩＥ（Reactive Ion Etching）により同時に一括形成される。複数層の導電層ＷＬを階段状に加工しておくことで、各導電層ＷＬに達する複数のコンタクトホールＣＨを、同一エッチングプロセスにより一括形成することができ、効率的である。このとき、シリコン窒化物であるストッパー層６１は、シリコン酸化物である層間絶縁層６２のエッチング時のエッチングストッパーとして機能する。
【００６４】
コンタクトホールＣＨの形成後、その内部に、図３に示すようにコンタクト電極４０が設けられる。具体的には、まずコンタクトホールＣＨの内壁に第１のバリア膜（例えばチタン膜）を形成し、その第１のバリア膜の内側に第２のバリア膜（例えば窒化チタン膜）を形成し、その第２のバリア膜の内側に、埋め込み性に優れた例えばタングステンを埋め込む。第１及び第２のバリア膜は、タングステン（Ｗ）の拡散を防止する、また、第１及び第２のバリア膜は、コンタクトホールＣＨの内壁及びタングステンの双方に対して密着する密着層としても機能する。
【００６５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６６】
メモリストリングはＵ字状に限らず、複数の導電層ＷＬの積層方向に直線状に延びるＩ字状であってもよい。また、導電層ＷＬとチャネルボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００６７】
２０…チャネルボディ、２５…絶縁層、３０…絶縁膜、３２…電荷蓄積膜、４０…コンタクト電極、５０…レジスト膜、５１…硬化層、６１…ストッパー層、６２…層間絶縁層、ＷＬ…導電層、ＣＨ…コンタクトホール
【特許請求の範囲】
【請求項１】
基板上に、複数の絶縁層と複数の導電層とを交互に積層して積層体を形成する工程と、
前記積層体上に、レジスト膜を形成する工程と、
前記レジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングする工程と、
ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、前記レジスト膜の上面に、前記ホウ素、前記リン及び前記ヒ素の少なくとも１つを含む硬化層を形成する工程と、
前記レジスト膜の上面に前記硬化層が形成された状態で、酸素を含むガスを用いたプラズマ処理により前記レジスト膜の平面サイズをスリミングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト膜をスリミングした後、前記硬化層を除去する工程をさらに備え、
前記硬化層を除去した後、前記スリミングされたレジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記基板側に電力を印加した状態で、前記硬化層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記基板側を接地した状態で、前記レジスト膜をスリミングすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記硬化層を形成する工程と、前記レジスト膜をスリミングする工程と、前記絶縁層及び前記導電層をプラズマエッチングする工程とを、同じ処理室内にて減圧雰囲気を維持しつつ行うことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
基板上に、複数の絶縁層と複数の導電層とを交互に積層して積層体を形成する工程と、
前記積層体上に、レジスト膜を形成する工程と、
前記レジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングする工程と、
ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、前記レジスト膜の上面に、前記ホウ素、前記リン及び前記ヒ素の少なくとも１つを含む硬化層を形成する工程と、
前記レジスト膜の上面に前記硬化層が形成された状態で、酸素を含むガスを用いたプラズマ処理により前記レジスト膜の平面サイズをスリミングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト膜をスリミングした後、前記硬化層を除去する工程をさらに備え、
前記硬化層を除去した後、前記スリミングされたレジスト膜をマスクにして、前記絶縁層及び前記導電層をプラズマエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記基板側に電力を印加した状態で、前記硬化層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記基板側を接地した状態で、前記レジスト膜をスリミングすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記硬化層を形成する工程と、前記レジスト膜をスリミングする工程と、前記絶縁層及び前記導電層をプラズマエッチングする工程とを、同じ処理室内にて減圧雰囲気を維持しつつ行うことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１６６０６１（Ｐ２０１１−１６６０６１Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−３００５０（Ｐ２０１０−３００５０）
【出願日】平成２２年２月１５日（２０１０．２．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１５日（２０１０．２．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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