【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）

【課題】狭スペースへのシリコン膜の埋め込み性の向上を図る。
【解決手段】実施形態によれば、シリコン膜の形成方法は、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０を有するアンドープの第１のシリコン膜３２を凹部２０に形成する工程を含む。また、前記シリコン膜の形成方法は、凹部２０内の第１のシリコン膜３２の一部を塩素を含むガスを用いてエッチングし、第１のシリコン膜３２に凹部２０のボトム側よりも開口側で幅が広い隙間４１を形成する工程を含む。また、前記シリコン膜の形成方法は、隙間４１に面する第１のシリコン膜３２の内壁に不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、不純物の添加後、隙間４１を埋める第２のシリコン膜３３を形成する工程を含む。 （もっと読む）

【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。 （もっと読む）

【課題】外部からの不純物等に対する耐性を向上することができる半導体装置及びその製造方法を得る。
【解決手段】ＧａＡｓ基板１上に下層配線２が設けられている。ＧａＡｓ基板１及び下層配線２上に樹脂膜４が設けられている。樹脂膜４は、下層配線２上に開口５を有する。下層配線２及び樹脂膜４上にＳｉＮ膜６が設けられている。ＳｉＮ膜６は、開口５内に開口７を有する。下層配線２及び樹脂膜４の一部上に上層配線８が設けられている。上層配線８は、開口５，７を介して下層配線２に接続されたＴｉ膜８ａと、Ｔｉ膜８ａ上に設けられたＡｕ膜８ｂとを有する。上層配線８及び樹脂膜４上にＳｉＮ膜９が設けられている。ＳｉＮ膜９は、樹脂膜４上においてＳｉＮ膜６に付着している。ＳｉＮ膜６，９はＴｉ膜８ａの周囲を保護する。 （もっと読む）

【課題】ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】配線抵抗の上昇や絶縁耐性の劣化を抑制しつつ、配線信頼性を確保する。
【解決手段】半導体装置１００は、半導体基板と、半導体基板上に設けられた層間絶縁膜５０と、層間絶縁膜５０に埋め込まれた、Ｃｕにより構成される配線１０と、配線１０の表層に設けられた、銅錯体を含有する表面層２０と、を備える。配線１０の表層に銅錯体を含有する表面層２０を備えることにより、配線抵抗の上昇や絶縁耐性の劣化を抑制しつつ、配線信頼性を確保することができる。 （もっと読む）

【課題】簡易なプロセスでパターン欠陥を抑制することが可能な金属パターンの製造方法を提供する。
【解決手段】アルミニウムを含む金属パターン２０を製造する際に、真空雰囲気下にて、気相法により、基板上にアルミニウムを含む金属膜２１を成膜する工程（１）と、金属膜２１の表面に酸化処理により酸化膜２２を形成する工程（２）と、酸化膜２２上に金属パターンに対応したレジストパターン３０を形成する工程（３）と、レジストパターン３０をマスクとして、金属膜２１をエッチングする工程（４）とを順次実施する。工程（１）と工程（２）との間において、少なくとも工程（２）の実施直前には、基板の雰囲気を真空雰囲気とする。 （もっと読む）

【課題】マスク倒れを防止でき、しかもＡｌＣｕ配線のサイドエッチングを防止することができる半導体装置およびその製造方法を提供すること。
【解決手段】第２層間膜１７上に、下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１を順に積層することによってＡｌＣｕ配線層３４を形成する。次に、ＡｌＣｕ配線層３４上に、ＳｉＯ_２からなるハードマスク３７を形成する。そして、このハードマスク３７を利用してＡｌＣｕ配線層３４をドライエッチングすることにより、第１ＡｌＣｕ配線２０を形成する。第１ＡｌＣｕ配線２０の形成後、この配線２０を窒素プラズマに曝露する。これにより、既存の側壁保護膜３２にＡｌＮが合わさって側壁保護膜３２を分厚くすることができる。 （もっと読む）

【課題】配線間の間隙又は配線の下面と基板の上面との間隙に、絶縁膜を埋設することが困難であった。
【解決手段】半導体装置１００の製造方法は、次の工程を含む。すなわち、基板上に絶縁層（絶縁層１０６）を形成する工程。絶縁層１０６の一部を選択的に除去して凹部（配線溝１０７及び配線溝１１０）を形成し、当該凹部内にバリアメタル膜１１２と金属膜１１４とをこの順で埋め込むことにより配線（配線１１５ａ、１１５ｂ）を形成する工程。配線（配線１１５ａ、１１５ｂ）を残しつつ、絶縁層１０６を除去する工程。絶縁層１０６を除去する前記工程後、下記の溶液を用いて、配線（配線１１５ａ、１１５ｂ）の周囲を埋設する層間絶縁層１１８を形成する工程。溶液は、シラン化合物と、界面活性剤からなるポロジェンと、シラン化合物の溶質濃度の増加に応じて、アルコールと比較して、シラン化合物を表面に析出させやすく、かつ増粘しにくいシーター溶媒（アルコール及び水を除く）と、を含むことにより特定される。 （もっと読む）

【課題】高温化下でも安定な高信頼性を有する配線を容易に精度良く形成する方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板上方に窒化チタンからなる第１の絶縁層を形成し、第１の絶縁層に複数の溝を形成し、溝の底面及び側壁下部を覆う部分が溝の側壁上部を覆う部分よりも厚くなるように、溝の底面及び側壁を覆うバリアメタルを形成し、溝のバリアメタル上に金属膜を埋め込み、複数の配線を形成し、第１の絶縁層を除去して、隣り合う複数の配線の間に配線に接するような空隙を形成し、複数の配線の上面に、金属又は酸化物からなるキャップ膜を形成し、複数の配線の上面及び側壁を覆うようにシリコンナイトライドカーバイド膜又は窒化ボロン膜からなる拡散防止膜を形成し、複数の配線の上面を覆い、且つ、複数の配線間に空隙が形成されるように、第２の絶縁層を形成する。 （もっと読む）

【課題】マスク倒れを防止でき、しかもＡｌＣｕ配線のサイドエッチングを防止することができる半導体装置およびその製造方法を提供すること。
【解決手段】第２層間膜１７上に、下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１を順に積層することによってＡｌＣｕ配線層３４を形成する。次に、ＡｌＣｕ配線層３４上に、ＳｉＯ_２膜３３およびＳｉＣ膜３５からなる積層膜３６を形成し、この積層膜３６をパターニングすることによりハードマスク３７を形成する。そして、このハードマスク３７を利用してＡｌＣｕ配線層３４をドライエッチングすることにより、当該エッチングによりＳｉＣ膜３５から解離したＣを含む反応生成物を含む側壁保護膜３２を、エッチング途中のＡｌＣｕ膜３０の側面に形成しながらＡｌＣｕ配線層３４をパターニングすることによって、第１ＡｌＣｕ配線２０を形成する。 （もっと読む）

【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。
【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。 （もっと読む）

【課題】配線の低抵抗化を図る。
【解決手段】本実施形態の半導体装置は、半導体基板１０を覆う第１の層間絶縁膜上に設けられる配線６０と、配線６０の上面上に設けられるキャップ層６８と、配線６０と第２の層間絶縁膜との間に設けられるバリア膜６２と、を含む。配線６０は高融点導電層を含み、配線６０の配線幅Ｗ１は、キャップ層６８の幅Ｗ２よりも小さい。バリア膜６２は、高融点導電層６０が含む元素の化合物からなり、配線６０を覆う層間絶縁膜６９，７０に起因する不純物が配線６０内に拡散するのを抑制する。 （もっと読む）

【課題】配線にＣｕを用いる配線の電気抵抗値とＴＦＴの電気特性値を均一にするアクティブマトリクス型表示装置及びその製造方法を提供する。
【解決手段】基板およびＴＦＴを有する表示装置の製造方法であって、ＴＦＴは、電極および電極近接層を有し、電極は、銅および銅以外の添加元素を含み、以下の工程を含む表示装置の製造方法（Ａ）基板の上に電極および電極近接層が形成される工程、（Ｂ）電極または電極近接層がオゾン水で洗浄される工程、（Ｃ）前記（Ｂ）の工程後の熱処理により、電極と電極近接層との界面に、酸素を含む酸化物膜が形成される工程。 （もっと読む）

【課題】樹脂基板上に設けたボトムゲート型薄膜トランジスタにおいて、製造プロセスを簡略化することにより、高品質で低コストの薄膜トランジスタとその製造方法及び画像表示装置を提供することを目的とする。
【解決手段】ボトムゲート型の薄膜トランジスタは、樹脂基板と、樹脂基板の同一面上に設けられたゲート電極と絶縁性密着層と、ゲート電極と絶縁性密着層との上に設けられたゲート絶縁層とを、少なくとも備える。また、ゲート電極は、金属を含む。また、絶縁性密着層は、ゲート電極に含まれる金属のオキシ水酸化物を含むことを特徴とする。また、金属は、Ａｌを含む金属であり、ゲート電極の膜厚は、１０ｎｍ以上１００ｎｍ以下である。 （もっと読む）

【課題】高抵抗・高精度の抵抗素子からなる抵抗回路を提供する。
【解決手段】５００Å以下に薄膜化した薄膜材料からなる抵抗素子の上にシリコン窒化膜などの絶縁膜を形成する。この窒化膜により抵抗素子に対するコンタクトホールの突き抜けを防止する。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）