抵抗回路を有する半導体装置
【課題】高抵抗・高精度の抵抗素子からなる抵抗回路を提供する。
【解決手段】５００Å以下に薄膜化した薄膜材料からなる抵抗素子の上にシリコン窒化膜などの絶縁膜を形成する。この窒化膜により抵抗素子に対するコンタクトホールの突き抜けを防止する。
【解決手段】５００Å以下に薄膜化した薄膜材料からなる抵抗素子の上にシリコン窒化膜などの絶縁膜を形成する。この窒化膜により抵抗素子に対するコンタクトホールの突き抜けを防止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗回路を同一半導体基板上に有する半導体集積回路からなる半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路において用いられる抵抗には、単結晶シリコン半導体基板に半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる多結晶シリコン抵抗などが用いられる。
【０００３】
図２は、従来の抵抗回路に用いられている抵抗素子と、絶縁ゲート電界効果型トランジスタ（以下ＭＩＳＦＥＴと略す）とを組み合わせた断面図である。
【０００４】
ＭＩＳＦＥＴ１０２は、薄いゲート酸化膜３、ソース／ドレイン領域４、ゲート電極５からなり、周囲を厚い分離用酸化膜２で囲まれている。それらの上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。
【０００５】
また抵抗素子１０１は、平坦な厚い分離用酸化膜２の上に堆積した多結晶シリコン膜により構成されている。
【０００６】
抵抗素子を構成する多結晶シリコン膜には、両端の高濃度不純物領域６およびそれらに挟まれた低濃度不純物領域７を形成する。抵抗素子の抵抗値は、高抵抗となる低濃度不純物領域７の不純物濃度で決まる抵抗率及びその領域の長さと幅により決定され、高濃度不純物領域６は金属配線とのオーミック接続を取るために用いる。
【０００７】
抵抗素子１０１上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。そして半導体集積回路に用いる抵抗回路は、金属配線を介して図２の抵抗素子を直列または並列に複数接続して同一基板表面に形成される。
【０００８】
ＭＩＳＦＥＴ１０２と抵抗素子１０１上に形成する中間絶縁膜８は、ボロンまたはリンを含み、８５０℃以上の熱処理を経ることで平坦化され、半導体集積回路内の膜パターンによる高低段差を軽減させる。さらに、金属配線を形成した後には、その上に保護膜としてシリコン窒化膜パッシベーション１１が設けられる。
【０００９】
上記のように平坦化された中間絶縁膜８に設けられたコンタクトホールはその下地の構造により深さが異なる。先の例では、半導体基板上に設けられたソース／ドレイン上の中間絶縁膜が最も厚く、抵抗素子上の中間絶縁膜が最も薄くなる。従って、それぞれにコンタクトホールを形成した場合、ソース／ドレイン上のコンタクトホールが最も深く、抵抗素子上のコンタクトホールが最も浅くなる。
【００１０】
この両者のコンタクトホールを同時に形成する場合、中間絶縁膜が薄い抵抗素子上のコンタクトホールが先に開口するので、ソース／ドレイン上のコンタクトホールが完全に開口するまでには、抵抗素子上のコンタクトホールは過剰なオーバーエッチングにさらされることになる。そのため、このオーバーエッチング時にコンタクトホールが抵抗素子を突き抜けてしまわないだけの余裕のある多結晶シリコン膜の膜厚設定、もしくはエッチングに対する耐性が必要となる。
【００１１】
これを解決する手段としては例えば図３、図４のような方法が案出されている。
図３では、オーバーエッチング耐性を向上させるため、金属配線と接続するコンタクトホールを厚い多結晶シリコン上に形成している。一方、抵抗素子本体は薄い多結晶シリコンで構成した上で、厚い多結晶シリコンとこの薄い多結晶シリコンを、金属配線と接続するコンタクトホールとは別に設けたビアホール１３を介して接続している。
【００１２】
また図４では、図３における厚い多結晶シリコンに相当する部分を半導体基板上に形成した不純物拡散領域に替えている。そして同じく抵抗素子本体は薄い多結晶シリコンで構成した上で、不純物拡散領域とこの薄い多結晶シリコンを、金属配線と接続するコンタクトホールとは別に設けたビアホール１３を介して接続している。
【００１３】
このような多結晶シリコン抵抗を提供する方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０９−０５１０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来の抵抗素子の作成については以下のような課題がある。
例えば多結晶シリコン抵抗を採用する場合、抵抗値の高精度化あるいは高抵抗化を目指すために多結晶シリコン膜の薄膜化を目指す場合がある。特に近年は装置の高度化とともに堆積膜厚の制御性が向上してきているため薄膜の実現が容易になってはきている。ただし、前述のような薄膜に対するオーバーエッチング耐性の問題が存在するために５００Å以下の薄膜からなる抵抗素子を半導体集積回路に利用する事は難しかった。
【００１６】
図３、図４の方法の他に薄膜の抵抗素子を実現するためには、それぞれのコンタクトエッチングマスク及びエッチング工程を別々にわけて形成する方法がある。しかし、この方法はマスク工程の増加によるコスト上昇を招くという課題が存在する。また、一方のコンタクトホールを形成した後に他方のコンタクトホールを形成する際、最初に形成したコンタクトホールを開口したままフォト工程を処理する必要があり、汚染や異物の付着など品質の低下を招く可能性があった。
【課題を解決するための手段】
【００１７】
本発明は上記課題を解決するために、以下のようにした。すなわち、
第１の薄膜で構成される抵抗素子と、
前記抵抗素子上に形成した第２の薄膜と、
前記第２の薄膜上に形成した中間絶縁膜と、
前記第２の薄膜を貫通し、前記第１の薄膜に達する深さの前記中間絶縁膜に設けられた前記抵抗素子上のコンタクトホールと、
前記コンタクトホール上に形成した金属配線と、
を有する事を特徴とする抵抗回路を有する半導体装置とした。
【００１８】
または、前記第２の薄膜が前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子と平面的に同一形状であることを特徴とする抵抗回路とした。
または、前記第２の薄膜が、前記第１の薄膜上であって、前記コンタクトホールを含む離間した領域に形成していることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜が、前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子を含み抵抗素子より広い領域に形成することを特徴とする抵抗回路を有する半導体装置とした。
【００１９】
さらに、前記第１の薄膜の厚さが５００Å以下であることを特徴とする抵抗回路を有する半導体装置とした。
さらに、前記第１の薄膜が第1の多結晶シリコン膜であり、不純物濃度が１×１０15から５×１０19atoms／cm3の範囲の第1の導電型の不純物を含むことを特徴とする抵抗回路を有する半導体装置とした。
【００２０】
または、前記第１の薄膜がＣｒＳｉまたはＣｒＳｉＮまたはＣｒＳｉＯまたはＮｉＣｒまたはＴｉＮ膜であることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜が第1の多結晶シリコンとは逆の導電型の不純物を含む第２の多結晶シリコン膜であることを特徴とする抵抗回路を有する半導体装置とした。
【００２１】
または、前記第２の薄膜が不純物を含まない第２の多結晶シリコン膜であることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜がシリコン窒化膜であることを特徴とする抵抗回路とした。
さらに、前記第２の薄膜が１５０Åから３５０Åの膜厚であることを特徴とする抵抗回路を有する半導体装置とした。
【発明の効果】
【００２２】
本発明によれば、５００Å以下の抵抗素子の薄膜形成が容易になり、高精度あるいは高抵抗の抵抗素子を内蔵した半導体集積回路からなる半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図２】従来の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図３】従来の抵抗素子の模式断面図である。
【図４】従来の抵抗素子の模式断面図である。
【図５】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを作成するための工程フロー断面図である。
【図６】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを作成するための図５に続く工程フロー断面図である。
【図７】本発明の第２の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図８】本発明の第３の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図９】本発明の第４の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【発明を実施するための形態】
【００２４】
以下にこの発明の実施の形態を図面に基づいて説明する。
図１は、本発明の抵抗素子を内蔵した半導体集積回路の第１の実施例の模式断面図である。抵抗回路に用いられている本発明の抵抗素子１０１と、絶縁ゲート電界効果型トランジスタであるＭＩＳＦＥＴ１０２とを組み合わせている。
【００２５】
ＭＩＳＦＥＴ１０２は、薄いゲート酸化膜３、ソース／ドレイン領域４、ゲート電極５からなり、周囲を厚い分離用酸化膜２で囲まれている。それらの上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる事については従来と同様である。
【００２６】
一方、抵抗素子１０１は、半導体基板１上の平坦な厚い分離用酸化膜２の上に堆積した多結晶シリコン膜で形成しているが、その上にさらにシリコン窒化膜１２などの絶縁物を堆積している。
【００２７】
抵抗素子を構成する多結晶シリコンは、低濃度不純物領域７及びその両端の高濃度不純物領域６を有しており、抵抗素子の抵抗値を高抵抗となる低濃度不純物領域７の不純物濃度及びその領域のサイズで決定し、高濃度不純物領域６は金属配線１０とのオーミック接続を取るために用いる事は従来と同様である。その上のシリコン窒化膜１２は絶縁膜なので、抵抗素子の抵抗値は基本的に低濃度不純物領域の不純物濃度で決まる。
【００２８】
抵抗素子１０１上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。このときこのコンタクトホール９は、中間絶縁膜８及び抵抗素子上のシリコン窒化膜１２両方を貫通し、抵抗素子を構成する多結晶シリコンの高濃度不純物領域６に達し、電気的接続を得ている。
【００２９】
熱処理などにより平坦化された中間絶縁膜８に設けられたコンタクトホールはその下地の構造により深さが異なり、抵抗素子上のコンタクトホールが最も浅くなる。そのため全てのコンタクトホールを同一マスク工程で形成する場合、従来であれば中間絶縁膜が薄い抵抗素子上のコンタクトホールが先に開口するので、全てのコンタクトホールが開口するまで抵抗素子上のコンタクトホールは過剰なオーバーエッチングにさらされ、抵抗素子が薄い場合コンタクトホールが抵抗素子を突き抜けてしまう場合があった。
【００３０】
しかし、本発明で新たに設けている抵抗素子上のシリコン窒化膜は、中間絶縁膜に比べエッチングレートが低くコンタクトホールが抵抗素子を貫通するのを遅らせる効果がある。そのため、５００Å以下の薄い多結晶シリコンを抵抗素子として使用したとしても、コンタクトホールの突き抜けは発生せず、良好なコンタクトを得る事が可能となるのである。
【００３１】
図５（ａ）から図６（ｃ）を用いて、本発明による半導体集積回路の製造方法の一例を説明する。
【００３２】
最初に図５（ａ）に示すように、半導体基板１を用意し、ＬＯＣＯＳ酸化膜形成工程、ゲート酸化膜形成工程、ゲート電極形成工程、ソース・ドレイン領域形成工程など、従来から存在する技術によりＭＩＳＦＥＴの主要部分である、厚い酸化膜２、ゲート酸化膜３、ゲート電極５、ソース・ドレイン領域４を形成する。
【００３３】
次に、図５(ｂ)に示すように、層間絶縁膜１５を全面に堆積した後に抵抗素子を構成する多結晶シリコン薄膜を堆積する。層間絶縁膜は、ＭＩＳＦＥＴのゲート電極を構成する多結晶シリコンと、抵抗素子を構成する多結晶シリコンを分離するために用いる。抵抗素子を構成する多結晶シリコン薄膜は、高抵抗もしくは高精度を指向するために５００Å以下の厚みとする。
【００３４】
次に抵抗率を設定するための不純物注入を半導体基板上の多結晶シリコン膜内に全面に行い、多結晶シリコン低濃度不純物領域７を形成する。抵抗素子の抵抗率はこの不純物注入量により調整される。不純物はＮ型であるリンやヒ素、Ｐ型であるボロンやＢＦ2などを用い、その不純物注入量は所望の抵抗率によるが１×１０15から５×１０19atoms／cm3に設定する。
【００３５】
次に、本発明特有のシリコン窒化膜１２を、ＬＰＣＶＤやスパッタなど、任意の方法で半導体基板全面に堆積する。
【００３６】
次に、図５（ｃ）に示すように、フォトマスク工程及びエッチング工程を経て、堆積した多結晶シリコン膜とシリコン窒化膜１２を抵抗素子の形に加工する。このとき、同一レジストで多結晶シリコン膜とシリコン窒化膜の両方をエッチングするので、本発明特有のシリコン窒化膜の堆積工程が増えるもののフォトマスク工程の増加はなく、コスト上昇はほとんどない。そして、別のフォトマスク工程を経て多結晶シリコン内に高濃度不純物領域６を形成する。
【００３７】
この高濃度不純物注入工程は、ＭＩＳＦＥＴのソース・ドレイン形成のための高濃度不純物注入工程と兼用しても構わない。すなわち、抵抗素子がＮ型の場合は高濃度不純物としてＮ型ソース・ドレイン不純物を使用することが出来、抵抗素子がＰ型の場合は、高濃度不純物としてＰ型ソース・ドレイン不純物を使用することができる。これによりさらにフォトマスク工程の削減とコスト低減効果が得られる。
【００３８】
次に、図６（ａ）に示すように、半導体基板上に中間絶縁膜８を形成する。形成方法は、リンまたはボロンを含む酸化膜を堆積した後、８５０℃以上の熱処理で平坦化するリフロー法を始め、エッチバック法やＣＭＰ法などを用いて堆積した絶縁膜を平坦化する。
【００３９】
次に、図６（ｂ）に示すように、フォトマスク工程を経てコンタクトホール９を、ソース・ドレイン領域、ゲート電極、抵抗素子など、必要な部分に中間絶縁膜ドライエッチングにて一括で形成する。このとき、抵抗素子上のコンタクトホール９は、多結晶シリコン膜上のシリコン窒化膜を突き抜けて、多結晶シリコン膜に達するが、シリコン窒化膜が適切な厚さを有するので、多結晶シリコン膜が薄くても、突き抜けを起こすことはない。
【００４０】
次に、図６（ｃ）に示すように、金属膜の堆積及び金属配線１０のパターン形成及び最終保護膜であるパッシベーション膜１１の堆積及びパターン形成により、本実施例の抵抗素子を含む半導体集積回路が完成する。
【００４１】
この中で図６（ｂ）のコンタクトホール形成工程においては、中間絶縁膜下の形状・構造により、コンタクトホール深さに部分的に差ができる。例えば、最も深い部分はソース／ドレイン領域のコンタクトホールであり、最も浅い部分は抵抗素子のコンタクトホールであり、その差は３０００Åから７０００Åまで広がる場合がある。従来の製造方法では、抵抗素子のコンタクトホールが開口したあと、他のコンタクトホールが全て開口するまでにこの抵抗素子のコンタクトホールには、少なくとも中間絶縁膜３０００Åから７０００Å相当分の過剰なエッチングがかかるので、５００Å以下の多結晶シリコン膜を抵抗素子に用いる場合、コンタクトホールの突き抜けを防止することが困難だった。
【００４２】
本発明では先の多結晶シリコン膜上のシリコン窒化膜の膜厚を適切に調整することにより、上記の突き抜けを防止できる。この膜厚は先の中間絶縁膜の膜厚差やエッチング条件、シリコン窒化膜の膜質などにより必然的に決まる。
【００４３】
例えば、コンタクトエッチングにおける中間絶縁膜とシリコン窒化膜の選択比が２０：１の場合で、ソース／ドレイン領域と抵抗素子の中間絶縁膜厚差が５０００Åである場合、抵抗素子を構成する多結晶シリコン上のシリコン窒化膜の膜厚は、中間絶縁膜厚差５０００Åの１／２０である２５０Åに設定するとよい。一般には前述のような範囲の中間絶縁膜厚差が生じた場合を考えると、シリコン窒化膜厚は１５０Åから３５０Åの間の範囲の中から選ぶ事が妥当である。このようにする事で、従来では実現が困難だった５００Å以下の多結晶シリコンからなる抵抗素子の安定的な製作が可能となる。
【００４４】
ところで抵抗素子に用いる多結晶シリコン膜を薄膜化すると、抵抗値の高抵抗化や高精度化が実現できるが、それは以下の理由による。
【００４５】
抵抗素子を構成する多結晶シリコン膜内の不純物濃度が同じ場合、多結晶シリコン膜が薄いほど抵抗体の断面積が小さくなるため高抵抗化できる事はいうまでもない。
【００４６】
一方、同じ抵抗値の場合は多結晶シリコン膜が薄いほど不純物濃度を濃く設定することになるので抵抗値ばらつきが少なくなり、高精度化を実現できる。何故なら多結晶シリコンで形成する抵抗値のほとんどが、多結晶シリコンのグレイン間に存在する界面準位に捕獲されるキャリアに依存するので、キャリアの濃度ばらつきが抵抗値ばらつきに影響する割合が大きいためである。このキャリア濃度ばらつきは、注入不純物濃度によって決まり、不純物濃度が濃いとばらつきが緩和される。このため多結晶シリコン膜の薄膜化は抵抗素子の抵抗値の高精度化に効果がある。
【００４７】
図７は、本発明の抵抗素子を内蔵した半導体集積回路の第２の実施例の模式断面図である。この例では抵抗素子の高濃度不純物領域６上にシリコン窒化膜１２を形成しているが、抵抗素子の低濃度不純物７上にはシリコン窒化膜を形成していない。この構造を実現するために抵抗素子のパターニング形成とシリコン窒化膜１２のパターニング形成を別々にしており、図１の構造に比べ１フォトマスク工程の追加が必要となる。但しシリコン窒化膜のパターニング精度に影響されずに抵抗素子のパターニング形成ができるので、抵抗素子のエッチング時の抵抗幅の精度を向上させる事ができ、高精度の抵抗値をもつ抵抗素子を得ることが可能となる。さらに、抵抗素子と上層金属配線との寄生容量低減にも効果がある。
【００４８】
図８は、本発明の抵抗素子を内蔵した半導体集積回路の第３の実施例の模式断面図である。この例では抵抗素子の上に形成するシリコン窒化膜１２を、抵抗素子に十分オーバーラップするように広く形成している。そのため第２の実施例と同様に抵抗素子のパターニング形成時とシリコン窒化膜のパターニング形成を別々にしている。そして第２の実施例と同じく、シリコン窒化膜のパターニング精度に影響されずに抵抗素子のパターニング形成ができるので、抵抗素子のエッチング時の抵抗幅の精度を向上させる事ができ、高精度の抵抗値をもつ抵抗素子を得ることが可能となる。
【００４９】
図９は、本発明の抵抗素子を内蔵した半導体集積回路の第４の実施例の模式断面図である。この例では図１において抵抗素子の上に形成する膜をシリコン窒化膜としていたものを、不純物を含まない多結晶シリコン膜１４としている。この多結晶シリコン膜は不純物を注入していないため非常に高抵抗率であり、積層しても下地の抵抗素子の抵抗値を変動させるものではない。また、抵抗素子のパターニング形成時には、抵抗素子の多結晶シリコン膜とその上の多結晶シリコン膜を同時に同じエッチング条件でエッチングすることができるため第１の実施例に比べエッチング処理工程数を減らす事が出来、工程削減による低コスト化に効果的であると同時に、抵抗幅の加工精度も高く高精度の抵抗値をもつ抵抗素子を得る事ができる。
【００５０】
また第５の実施例として、第４の実施例では抵抗素子上に形成していた膜は不純物を含まない多結晶シリコン膜としていたものを、抵抗素子とは逆導電型の不純物を有する多結晶シリコン膜とすることが可能である。抵抗素子を構成する多結晶シリコン膜と、その上に被覆する多結晶シリコン膜はお互いが逆導電型の不純物をもつので電気的絶縁性が保たれ、下地の抵抗素子の抵抗値がその上の多結晶シリコン膜の被覆により変動することはない。
【００５１】
またさらに抵抗素子上の膜については、中間絶縁膜に対しエッチング選択比が高く、下地の抵抗素子に対し絶縁性が十分に保たれればよく、シリコン窒化膜や多結晶シリコン膜に限定されるものではない。すなわち様々な金属酸化物や金属窒化物、炭素化合物なども選択することができる。
【００５２】
また本発明における抵抗素子を構成する膜については多結晶シリコン膜に限定されるものではなく、ＣｒＳｉやＣｒＳｉＮ、ＣｒＳｉＯさらにはＮｉＣｒ、ＴｉＮなどの金属薄膜など、およそ５００Å以下のような非常に薄く、そのまま多結晶シリコン膜からなる抵抗素子を置き換えると、コンタクトホールがエッチング処理時に突き抜けてしまうような抵抗用の薄膜にも同様に応用できる事はいうまでもない。
【符号の説明】
【００５３】
１ 半導体基板
２ 分離用酸化膜
３ ゲート絶縁膜
４ ソース・ドレイン領域
５ ゲート電極
６ 多結晶シリコン高濃度不純物領域
７ 多結晶シリコン低濃度不純物領域
８ 中間絶縁膜
９ コンタクトホール
１０ 金属配線
１１ パッシベーション膜
１２ シリコン窒化膜
１３ ビアホール
１４ 多結晶シリコン薄膜
１５ 層間絶縁膜
１０１ 抵抗素子
１０２ ＭＩＳＦＥＴ
【技術分野】
【０００１】
本発明は、抵抗回路を同一半導体基板上に有する半導体集積回路からなる半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路において用いられる抵抗には、単結晶シリコン半導体基板に半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる多結晶シリコン抵抗などが用いられる。
【０００３】
図２は、従来の抵抗回路に用いられている抵抗素子と、絶縁ゲート電界効果型トランジスタ（以下ＭＩＳＦＥＴと略す）とを組み合わせた断面図である。
【０００４】
ＭＩＳＦＥＴ１０２は、薄いゲート酸化膜３、ソース／ドレイン領域４、ゲート電極５からなり、周囲を厚い分離用酸化膜２で囲まれている。それらの上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。
【０００５】
また抵抗素子１０１は、平坦な厚い分離用酸化膜２の上に堆積した多結晶シリコン膜により構成されている。
【０００６】
抵抗素子を構成する多結晶シリコン膜には、両端の高濃度不純物領域６およびそれらに挟まれた低濃度不純物領域７を形成する。抵抗素子の抵抗値は、高抵抗となる低濃度不純物領域７の不純物濃度で決まる抵抗率及びその領域の長さと幅により決定され、高濃度不純物領域６は金属配線とのオーミック接続を取るために用いる。
【０００７】
抵抗素子１０１上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。そして半導体集積回路に用いる抵抗回路は、金属配線を介して図２の抵抗素子を直列または並列に複数接続して同一基板表面に形成される。
【０００８】
ＭＩＳＦＥＴ１０２と抵抗素子１０１上に形成する中間絶縁膜８は、ボロンまたはリンを含み、８５０℃以上の熱処理を経ることで平坦化され、半導体集積回路内の膜パターンによる高低段差を軽減させる。さらに、金属配線を形成した後には、その上に保護膜としてシリコン窒化膜パッシベーション１１が設けられる。
【０００９】
上記のように平坦化された中間絶縁膜８に設けられたコンタクトホールはその下地の構造により深さが異なる。先の例では、半導体基板上に設けられたソース／ドレイン上の中間絶縁膜が最も厚く、抵抗素子上の中間絶縁膜が最も薄くなる。従って、それぞれにコンタクトホールを形成した場合、ソース／ドレイン上のコンタクトホールが最も深く、抵抗素子上のコンタクトホールが最も浅くなる。
【００１０】
この両者のコンタクトホールを同時に形成する場合、中間絶縁膜が薄い抵抗素子上のコンタクトホールが先に開口するので、ソース／ドレイン上のコンタクトホールが完全に開口するまでには、抵抗素子上のコンタクトホールは過剰なオーバーエッチングにさらされることになる。そのため、このオーバーエッチング時にコンタクトホールが抵抗素子を突き抜けてしまわないだけの余裕のある多結晶シリコン膜の膜厚設定、もしくはエッチングに対する耐性が必要となる。
【００１１】
これを解決する手段としては例えば図３、図４のような方法が案出されている。
図３では、オーバーエッチング耐性を向上させるため、金属配線と接続するコンタクトホールを厚い多結晶シリコン上に形成している。一方、抵抗素子本体は薄い多結晶シリコンで構成した上で、厚い多結晶シリコンとこの薄い多結晶シリコンを、金属配線と接続するコンタクトホールとは別に設けたビアホール１３を介して接続している。
【００１２】
また図４では、図３における厚い多結晶シリコンに相当する部分を半導体基板上に形成した不純物拡散領域に替えている。そして同じく抵抗素子本体は薄い多結晶シリコンで構成した上で、不純物拡散領域とこの薄い多結晶シリコンを、金属配線と接続するコンタクトホールとは別に設けたビアホール１３を介して接続している。
【００１３】
このような多結晶シリコン抵抗を提供する方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０９−０５１０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来の抵抗素子の作成については以下のような課題がある。
例えば多結晶シリコン抵抗を採用する場合、抵抗値の高精度化あるいは高抵抗化を目指すために多結晶シリコン膜の薄膜化を目指す場合がある。特に近年は装置の高度化とともに堆積膜厚の制御性が向上してきているため薄膜の実現が容易になってはきている。ただし、前述のような薄膜に対するオーバーエッチング耐性の問題が存在するために５００Å以下の薄膜からなる抵抗素子を半導体集積回路に利用する事は難しかった。
【００１６】
図３、図４の方法の他に薄膜の抵抗素子を実現するためには、それぞれのコンタクトエッチングマスク及びエッチング工程を別々にわけて形成する方法がある。しかし、この方法はマスク工程の増加によるコスト上昇を招くという課題が存在する。また、一方のコンタクトホールを形成した後に他方のコンタクトホールを形成する際、最初に形成したコンタクトホールを開口したままフォト工程を処理する必要があり、汚染や異物の付着など品質の低下を招く可能性があった。
【課題を解決するための手段】
【００１７】
本発明は上記課題を解決するために、以下のようにした。すなわち、
第１の薄膜で構成される抵抗素子と、
前記抵抗素子上に形成した第２の薄膜と、
前記第２の薄膜上に形成した中間絶縁膜と、
前記第２の薄膜を貫通し、前記第１の薄膜に達する深さの前記中間絶縁膜に設けられた前記抵抗素子上のコンタクトホールと、
前記コンタクトホール上に形成した金属配線と、
を有する事を特徴とする抵抗回路を有する半導体装置とした。
【００１８】
または、前記第２の薄膜が前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子と平面的に同一形状であることを特徴とする抵抗回路とした。
または、前記第２の薄膜が、前記第１の薄膜上であって、前記コンタクトホールを含む離間した領域に形成していることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜が、前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子を含み抵抗素子より広い領域に形成することを特徴とする抵抗回路を有する半導体装置とした。
【００１９】
さらに、前記第１の薄膜の厚さが５００Å以下であることを特徴とする抵抗回路を有する半導体装置とした。
さらに、前記第１の薄膜が第1の多結晶シリコン膜であり、不純物濃度が１×１０15から５×１０19atoms／cm3の範囲の第1の導電型の不純物を含むことを特徴とする抵抗回路を有する半導体装置とした。
【００２０】
または、前記第１の薄膜がＣｒＳｉまたはＣｒＳｉＮまたはＣｒＳｉＯまたはＮｉＣｒまたはＴｉＮ膜であることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜が第1の多結晶シリコンとは逆の導電型の不純物を含む第２の多結晶シリコン膜であることを特徴とする抵抗回路を有する半導体装置とした。
【００２１】
または、前記第２の薄膜が不純物を含まない第２の多結晶シリコン膜であることを特徴とする抵抗回路を有する半導体装置とした。
または、前記第２の薄膜がシリコン窒化膜であることを特徴とする抵抗回路とした。
さらに、前記第２の薄膜が１５０Åから３５０Åの膜厚であることを特徴とする抵抗回路を有する半導体装置とした。
【発明の効果】
【００２２】
本発明によれば、５００Å以下の抵抗素子の薄膜形成が容易になり、高精度あるいは高抵抗の抵抗素子を内蔵した半導体集積回路からなる半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図２】従来の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図３】従来の抵抗素子の模式断面図である。
【図４】従来の抵抗素子の模式断面図である。
【図５】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを作成するための工程フロー断面図である。
【図６】本発明の第1の実施例の抵抗素子及びＭＩＳＦＥＴを作成するための図５に続く工程フロー断面図である。
【図７】本発明の第２の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図８】本発明の第３の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【図９】本発明の第４の実施例の抵抗素子及びＭＩＳＦＥＴを含む模式断面図である。
【発明を実施するための形態】
【００２４】
以下にこの発明の実施の形態を図面に基づいて説明する。
図１は、本発明の抵抗素子を内蔵した半導体集積回路の第１の実施例の模式断面図である。抵抗回路に用いられている本発明の抵抗素子１０１と、絶縁ゲート電界効果型トランジスタであるＭＩＳＦＥＴ１０２とを組み合わせている。
【００２５】
ＭＩＳＦＥＴ１０２は、薄いゲート酸化膜３、ソース／ドレイン領域４、ゲート電極５からなり、周囲を厚い分離用酸化膜２で囲まれている。それらの上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる事については従来と同様である。
【００２６】
一方、抵抗素子１０１は、半導体基板１上の平坦な厚い分離用酸化膜２の上に堆積した多結晶シリコン膜で形成しているが、その上にさらにシリコン窒化膜１２などの絶縁物を堆積している。
【００２７】
抵抗素子を構成する多結晶シリコンは、低濃度不純物領域７及びその両端の高濃度不純物領域６を有しており、抵抗素子の抵抗値を高抵抗となる低濃度不純物領域７の不純物濃度及びその領域のサイズで決定し、高濃度不純物領域６は金属配線１０とのオーミック接続を取るために用いる事は従来と同様である。その上のシリコン窒化膜１２は絶縁膜なので、抵抗素子の抵抗値は基本的に低濃度不純物領域の不純物濃度で決まる。
【００２８】
抵抗素子１０１上には中間絶縁膜８を形成し、コンタクトホール９を介して金属配線１０により電気的な接続が行われる。このときこのコンタクトホール９は、中間絶縁膜８及び抵抗素子上のシリコン窒化膜１２両方を貫通し、抵抗素子を構成する多結晶シリコンの高濃度不純物領域６に達し、電気的接続を得ている。
【００２９】
熱処理などにより平坦化された中間絶縁膜８に設けられたコンタクトホールはその下地の構造により深さが異なり、抵抗素子上のコンタクトホールが最も浅くなる。そのため全てのコンタクトホールを同一マスク工程で形成する場合、従来であれば中間絶縁膜が薄い抵抗素子上のコンタクトホールが先に開口するので、全てのコンタクトホールが開口するまで抵抗素子上のコンタクトホールは過剰なオーバーエッチングにさらされ、抵抗素子が薄い場合コンタクトホールが抵抗素子を突き抜けてしまう場合があった。
【００３０】
しかし、本発明で新たに設けている抵抗素子上のシリコン窒化膜は、中間絶縁膜に比べエッチングレートが低くコンタクトホールが抵抗素子を貫通するのを遅らせる効果がある。そのため、５００Å以下の薄い多結晶シリコンを抵抗素子として使用したとしても、コンタクトホールの突き抜けは発生せず、良好なコンタクトを得る事が可能となるのである。
【００３１】
図５（ａ）から図６（ｃ）を用いて、本発明による半導体集積回路の製造方法の一例を説明する。
【００３２】
最初に図５（ａ）に示すように、半導体基板１を用意し、ＬＯＣＯＳ酸化膜形成工程、ゲート酸化膜形成工程、ゲート電極形成工程、ソース・ドレイン領域形成工程など、従来から存在する技術によりＭＩＳＦＥＴの主要部分である、厚い酸化膜２、ゲート酸化膜３、ゲート電極５、ソース・ドレイン領域４を形成する。
【００３３】
次に、図５(ｂ)に示すように、層間絶縁膜１５を全面に堆積した後に抵抗素子を構成する多結晶シリコン薄膜を堆積する。層間絶縁膜は、ＭＩＳＦＥＴのゲート電極を構成する多結晶シリコンと、抵抗素子を構成する多結晶シリコンを分離するために用いる。抵抗素子を構成する多結晶シリコン薄膜は、高抵抗もしくは高精度を指向するために５００Å以下の厚みとする。
【００３４】
次に抵抗率を設定するための不純物注入を半導体基板上の多結晶シリコン膜内に全面に行い、多結晶シリコン低濃度不純物領域７を形成する。抵抗素子の抵抗率はこの不純物注入量により調整される。不純物はＮ型であるリンやヒ素、Ｐ型であるボロンやＢＦ2などを用い、その不純物注入量は所望の抵抗率によるが１×１０15から５×１０19atoms／cm3に設定する。
【００３５】
次に、本発明特有のシリコン窒化膜１２を、ＬＰＣＶＤやスパッタなど、任意の方法で半導体基板全面に堆積する。
【００３６】
次に、図５（ｃ）に示すように、フォトマスク工程及びエッチング工程を経て、堆積した多結晶シリコン膜とシリコン窒化膜１２を抵抗素子の形に加工する。このとき、同一レジストで多結晶シリコン膜とシリコン窒化膜の両方をエッチングするので、本発明特有のシリコン窒化膜の堆積工程が増えるもののフォトマスク工程の増加はなく、コスト上昇はほとんどない。そして、別のフォトマスク工程を経て多結晶シリコン内に高濃度不純物領域６を形成する。
【００３７】
この高濃度不純物注入工程は、ＭＩＳＦＥＴのソース・ドレイン形成のための高濃度不純物注入工程と兼用しても構わない。すなわち、抵抗素子がＮ型の場合は高濃度不純物としてＮ型ソース・ドレイン不純物を使用することが出来、抵抗素子がＰ型の場合は、高濃度不純物としてＰ型ソース・ドレイン不純物を使用することができる。これによりさらにフォトマスク工程の削減とコスト低減効果が得られる。
【００３８】
次に、図６（ａ）に示すように、半導体基板上に中間絶縁膜８を形成する。形成方法は、リンまたはボロンを含む酸化膜を堆積した後、８５０℃以上の熱処理で平坦化するリフロー法を始め、エッチバック法やＣＭＰ法などを用いて堆積した絶縁膜を平坦化する。
【００３９】
次に、図６（ｂ）に示すように、フォトマスク工程を経てコンタクトホール９を、ソース・ドレイン領域、ゲート電極、抵抗素子など、必要な部分に中間絶縁膜ドライエッチングにて一括で形成する。このとき、抵抗素子上のコンタクトホール９は、多結晶シリコン膜上のシリコン窒化膜を突き抜けて、多結晶シリコン膜に達するが、シリコン窒化膜が適切な厚さを有するので、多結晶シリコン膜が薄くても、突き抜けを起こすことはない。
【００４０】
次に、図６（ｃ）に示すように、金属膜の堆積及び金属配線１０のパターン形成及び最終保護膜であるパッシベーション膜１１の堆積及びパターン形成により、本実施例の抵抗素子を含む半導体集積回路が完成する。
【００４１】
この中で図６（ｂ）のコンタクトホール形成工程においては、中間絶縁膜下の形状・構造により、コンタクトホール深さに部分的に差ができる。例えば、最も深い部分はソース／ドレイン領域のコンタクトホールであり、最も浅い部分は抵抗素子のコンタクトホールであり、その差は３０００Åから７０００Åまで広がる場合がある。従来の製造方法では、抵抗素子のコンタクトホールが開口したあと、他のコンタクトホールが全て開口するまでにこの抵抗素子のコンタクトホールには、少なくとも中間絶縁膜３０００Åから７０００Å相当分の過剰なエッチングがかかるので、５００Å以下の多結晶シリコン膜を抵抗素子に用いる場合、コンタクトホールの突き抜けを防止することが困難だった。
【００４２】
本発明では先の多結晶シリコン膜上のシリコン窒化膜の膜厚を適切に調整することにより、上記の突き抜けを防止できる。この膜厚は先の中間絶縁膜の膜厚差やエッチング条件、シリコン窒化膜の膜質などにより必然的に決まる。
【００４３】
例えば、コンタクトエッチングにおける中間絶縁膜とシリコン窒化膜の選択比が２０：１の場合で、ソース／ドレイン領域と抵抗素子の中間絶縁膜厚差が５０００Åである場合、抵抗素子を構成する多結晶シリコン上のシリコン窒化膜の膜厚は、中間絶縁膜厚差５０００Åの１／２０である２５０Åに設定するとよい。一般には前述のような範囲の中間絶縁膜厚差が生じた場合を考えると、シリコン窒化膜厚は１５０Åから３５０Åの間の範囲の中から選ぶ事が妥当である。このようにする事で、従来では実現が困難だった５００Å以下の多結晶シリコンからなる抵抗素子の安定的な製作が可能となる。
【００４４】
ところで抵抗素子に用いる多結晶シリコン膜を薄膜化すると、抵抗値の高抵抗化や高精度化が実現できるが、それは以下の理由による。
【００４５】
抵抗素子を構成する多結晶シリコン膜内の不純物濃度が同じ場合、多結晶シリコン膜が薄いほど抵抗体の断面積が小さくなるため高抵抗化できる事はいうまでもない。
【００４６】
一方、同じ抵抗値の場合は多結晶シリコン膜が薄いほど不純物濃度を濃く設定することになるので抵抗値ばらつきが少なくなり、高精度化を実現できる。何故なら多結晶シリコンで形成する抵抗値のほとんどが、多結晶シリコンのグレイン間に存在する界面準位に捕獲されるキャリアに依存するので、キャリアの濃度ばらつきが抵抗値ばらつきに影響する割合が大きいためである。このキャリア濃度ばらつきは、注入不純物濃度によって決まり、不純物濃度が濃いとばらつきが緩和される。このため多結晶シリコン膜の薄膜化は抵抗素子の抵抗値の高精度化に効果がある。
【００４７】
図７は、本発明の抵抗素子を内蔵した半導体集積回路の第２の実施例の模式断面図である。この例では抵抗素子の高濃度不純物領域６上にシリコン窒化膜１２を形成しているが、抵抗素子の低濃度不純物７上にはシリコン窒化膜を形成していない。この構造を実現するために抵抗素子のパターニング形成とシリコン窒化膜１２のパターニング形成を別々にしており、図１の構造に比べ１フォトマスク工程の追加が必要となる。但しシリコン窒化膜のパターニング精度に影響されずに抵抗素子のパターニング形成ができるので、抵抗素子のエッチング時の抵抗幅の精度を向上させる事ができ、高精度の抵抗値をもつ抵抗素子を得ることが可能となる。さらに、抵抗素子と上層金属配線との寄生容量低減にも効果がある。
【００４８】
図８は、本発明の抵抗素子を内蔵した半導体集積回路の第３の実施例の模式断面図である。この例では抵抗素子の上に形成するシリコン窒化膜１２を、抵抗素子に十分オーバーラップするように広く形成している。そのため第２の実施例と同様に抵抗素子のパターニング形成時とシリコン窒化膜のパターニング形成を別々にしている。そして第２の実施例と同じく、シリコン窒化膜のパターニング精度に影響されずに抵抗素子のパターニング形成ができるので、抵抗素子のエッチング時の抵抗幅の精度を向上させる事ができ、高精度の抵抗値をもつ抵抗素子を得ることが可能となる。
【００４９】
図９は、本発明の抵抗素子を内蔵した半導体集積回路の第４の実施例の模式断面図である。この例では図１において抵抗素子の上に形成する膜をシリコン窒化膜としていたものを、不純物を含まない多結晶シリコン膜１４としている。この多結晶シリコン膜は不純物を注入していないため非常に高抵抗率であり、積層しても下地の抵抗素子の抵抗値を変動させるものではない。また、抵抗素子のパターニング形成時には、抵抗素子の多結晶シリコン膜とその上の多結晶シリコン膜を同時に同じエッチング条件でエッチングすることができるため第１の実施例に比べエッチング処理工程数を減らす事が出来、工程削減による低コスト化に効果的であると同時に、抵抗幅の加工精度も高く高精度の抵抗値をもつ抵抗素子を得る事ができる。
【００５０】
また第５の実施例として、第４の実施例では抵抗素子上に形成していた膜は不純物を含まない多結晶シリコン膜としていたものを、抵抗素子とは逆導電型の不純物を有する多結晶シリコン膜とすることが可能である。抵抗素子を構成する多結晶シリコン膜と、その上に被覆する多結晶シリコン膜はお互いが逆導電型の不純物をもつので電気的絶縁性が保たれ、下地の抵抗素子の抵抗値がその上の多結晶シリコン膜の被覆により変動することはない。
【００５１】
またさらに抵抗素子上の膜については、中間絶縁膜に対しエッチング選択比が高く、下地の抵抗素子に対し絶縁性が十分に保たれればよく、シリコン窒化膜や多結晶シリコン膜に限定されるものではない。すなわち様々な金属酸化物や金属窒化物、炭素化合物なども選択することができる。
【００５２】
また本発明における抵抗素子を構成する膜については多結晶シリコン膜に限定されるものではなく、ＣｒＳｉやＣｒＳｉＮ、ＣｒＳｉＯさらにはＮｉＣｒ、ＴｉＮなどの金属薄膜など、およそ５００Å以下のような非常に薄く、そのまま多結晶シリコン膜からなる抵抗素子を置き換えると、コンタクトホールがエッチング処理時に突き抜けてしまうような抵抗用の薄膜にも同様に応用できる事はいうまでもない。
【符号の説明】
【００５３】
１ 半導体基板
２ 分離用酸化膜
３ ゲート絶縁膜
４ ソース・ドレイン領域
５ ゲート電極
６ 多結晶シリコン高濃度不純物領域
７ 多結晶シリコン低濃度不純物領域
８ 中間絶縁膜
９ コンタクトホール
１０ 金属配線
１１ パッシベーション膜
１２ シリコン窒化膜
１３ ビアホール
１４ 多結晶シリコン薄膜
１５ 層間絶縁膜
１０１ 抵抗素子
１０２ ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
抵抗回路と絶縁ゲート電界効果型トランジスタとを有する半導体装置であって、
前記抵抗回路は、
半導体基板の表面に設けられた分離用酸化膜の上に配置された第１の薄膜で構成される抵抗素子と、
前記抵抗素子上に形成した第２の薄膜と、
前記第２の薄膜上に形成した中間絶縁膜と、
前記第２の薄膜を貫通し、前記第１の薄膜に達する深さの前記中間絶縁膜に設けられた前記抵抗素子上のコンタクトホールと、
前記コンタクトホール上に形成した金属配線と、
からなり、
前記絶縁ゲート電界効果型トランジスタは、前記分離用酸化膜によって周囲を囲まれた前記半導体基板の領域に設けられている、
ことを特徴とする抵抗回路を有する半導体装置。
【請求項２】
前記第２の薄膜が前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子と平面的に同一形状であることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項３】
前記第２の薄膜が、前記第１の薄膜上であって、前記コンタクトホールを含む離間した領域に形成されていることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項４】
前記第２の薄膜が、前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子を含み抵抗素子より広い領域に形成されていることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項５】
前記第１の薄膜の厚さが５００Å以下であることを特徴とする請求項１から４記載の抵抗回路を有する半導体装置。
【請求項６】
前記第１の薄膜が第１の多結晶シリコン膜であり、不純物濃度が１×１０15から５×１０19atoms／cm3の範囲の第１の導電型の不純物を含むことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項７】
前記第１の薄膜がＣｒＳｉまたはＣｒＳｉＮまたはＣｒＳｉＯまたはＮｉＣｒまたはＴｉＮの薄膜であることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項８】
前記第２の薄膜が前記第１の多結晶シリコンとは逆の導電型の不純物を含む第２の多結晶シリコン膜であることを特徴とする請求項６記載の抵抗回路を有する半導体装置。
【請求項９】
前記第２の薄膜が不純物を含まない第２の多結晶シリコン膜であることを特徴とする請求項６記載の抵抗回路を有する半導体装置。
【請求項１０】
前記第２の薄膜がシリコン窒化膜であることを特徴とする請求項１乃至７のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項１１】
前記第２の薄膜が１５０Åから３５０Åの膜厚であることを特徴とする請求項１０記載の抵抗回路を有する半導体装置。
【請求項１】
抵抗回路と絶縁ゲート電界効果型トランジスタとを有する半導体装置であって、
前記抵抗回路は、
半導体基板の表面に設けられた分離用酸化膜の上に配置された第１の薄膜で構成される抵抗素子と、
前記抵抗素子上に形成した第２の薄膜と、
前記第２の薄膜上に形成した中間絶縁膜と、
前記第２の薄膜を貫通し、前記第１の薄膜に達する深さの前記中間絶縁膜に設けられた前記抵抗素子上のコンタクトホールと、
前記コンタクトホール上に形成した金属配線と、
からなり、
前記絶縁ゲート電界効果型トランジスタは、前記分離用酸化膜によって周囲を囲まれた前記半導体基板の領域に設けられている、
ことを特徴とする抵抗回路を有する半導体装置。
【請求項２】
前記第２の薄膜が前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子と平面的に同一形状であることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項３】
前記第２の薄膜が、前記第１の薄膜上であって、前記コンタクトホールを含む離間した領域に形成されていることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項４】
前記第２の薄膜が、前記第1の薄膜上であって、前記第１の薄膜で構成される抵抗素子を含み抵抗素子より広い領域に形成されていることを特徴とする請求項１記載の抵抗回路を有する半導体装置。
【請求項５】
前記第１の薄膜の厚さが５００Å以下であることを特徴とする請求項１から４記載の抵抗回路を有する半導体装置。
【請求項６】
前記第１の薄膜が第１の多結晶シリコン膜であり、不純物濃度が１×１０15から５×１０19atoms／cm3の範囲の第１の導電型の不純物を含むことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項７】
前記第１の薄膜がＣｒＳｉまたはＣｒＳｉＮまたはＣｒＳｉＯまたはＮｉＣｒまたはＴｉＮの薄膜であることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項８】
前記第２の薄膜が前記第１の多結晶シリコンとは逆の導電型の不純物を含む第２の多結晶シリコン膜であることを特徴とする請求項６記載の抵抗回路を有する半導体装置。
【請求項９】
前記第２の薄膜が不純物を含まない第２の多結晶シリコン膜であることを特徴とする請求項６記載の抵抗回路を有する半導体装置。
【請求項１０】
前記第２の薄膜がシリコン窒化膜であることを特徴とする請求項１乃至７のいずれか１項に記載の抵抗回路を有する半導体装置。
【請求項１１】
前記第２の薄膜が１５０Åから３５０Åの膜厚であることを特徴とする請求項１０記載の抵抗回路を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１９１０９１（Ｐ２０１２−１９１０９１Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５４９０２（Ｐ２０１１−５４９０２）
【出願日】平成２３年３月１３日（２０１１．３．１３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１３日（２０１１．３．１３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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