半導体装置
【課題】電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。また半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば酸化物半導体材料を用いて半導体装置を構成する。また半導体装置の各メモリセルの酸化物半導体材料を用いたトランジスタを直列に接続する。更に、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第（ｊ−１）のメモリセルのチャネルが酸化物半導体層に形成されたトランジスタのゲート端子に電気的に接続される配線と、を同じ配線（第ｊのワード線）とする。これによってメモリセルあたりの配線の数を減らし、メモリセルあたりの占有面積を低減する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば酸化物半導体材料を用いて半導体装置を構成する。また半導体装置の各メモリセルの酸化物半導体材料を用いたトランジスタを直列に接続する。更に、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第（ｊ−１）のメモリセルのチャネルが酸化物半導体層に形成されたトランジスタのゲート端子に電気的に接続される配線と、を同じ配線（第ｊのワード線）とする。これによってメモリセルあたりの配線の数を減らし、メモリセルあたりの占有面積を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は半導体素子を利用した半導体装置に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としてはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで情報を記憶する。
【０００４】
ＤＲＡＭでは記憶素子から情報を読み出すと当該記憶素子を構成する容量素子の電荷は失われるため、記憶素子から情報を読み出す度に記憶素子への再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタのオフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）等によって、当該トランジスタが選択されていないときでも容量素子から電荷が流出、または容量素子に電荷が流入するため、記憶素子のデータの保持期間が短い。このため、所定の周期で記憶素子に情報を書き込む動作（リフレッシュ動作）が必要であり、ＤＲＡＭの消費電力を十分に低減することは困難である。また、ＤＲＡＭへの電力の供給がなくなると記憶内容が失われるため、長期間の情報の保持には磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
ＤＲＡＭとは別の揮発性記憶装置の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭはフリップフロップなどの回路を用いて情報を保持するためリフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、ＳＲＡＭではフリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、ＳＲＡＭでもＤＲＡＭと変わらず、電力の供給がなくなると記憶内容が失われる。
【０００６】
不揮発性記憶装置の代表例としてはフラッシュメモリがある。フラッシュメモリは、ゲート電極とチャネル形成領域との間にフローティングゲートが設けられたトランジスタ（以下、フローティングゲート型トランジスタとする）を記憶素子として有する。当該フローティングゲートに電荷を保持させることによって、フラッシュメモリの記憶素子は情報の記憶を行う。そのため、フラッシュメモリでは情報の保持期間は極めて長く（半永久的）、揮発性記憶装置では必要であったリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって、記憶素子を構成するフローティングゲート型トランジスタのゲート絶縁層が劣化する。そのため、記憶素子に情報を所定回数書き込むと、劣化により記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、フラッシュメモリを構成する複数の記憶素子への情報の書き込み回数を均一化する手法が採られる。しかしながら、この手法を実現するためには複雑な周辺回路が必要になる。そして、このような手法を採用しても、記憶素子の根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲート型トランジスタにおいて、フローティングゲートに電荷を保持させるため、または、フローティングゲートに保持された電荷を除去するためには、高い電圧が必要である。また、フローティングゲート型トランジスタ以外にも高い電圧に対応する回路が必要となる。更に、フローティングゲート型トランジスタにおいてフローティングゲートへの電荷の保持、またはフローティングゲートからの電荷の除去のためには比較的長い時間を要する。そのため、フラッシュメモリでは、情報の書き込み、及び情報の消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、かつ、情報の書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一つとする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、半導体装置を構成する各メモリセルは、容量素子と、オフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）の小さなトランジスタとを有する。オフ電流の小さなトランジスタは、例えば、ワイドギャップ半導体である酸化物半導体材料を用いたトランジスタとすることができる。なお、酸化物半導体材料を用いたトランジスタとは、酸化物半導体材料を用いた層（酸化物半導体層）にチャネルが形成されるトランジスタのことをいう。
【００１２】
また、開示する発明の一態様では、半導体装置を構成する各メモリセルは容量素子と、酸化物半導体材料を用いたトランジスタとを有し、隣り合う複数のメモリセル間で当該トランジスタ（酸化物半導体材料を用いたトランジスタ）を直列に電気的に接続する。これにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。
【００１３】
つまり、半導体装置は隣り合う２つのメモリセルを有し、２つのメモリセルのうち一方のメモリセルが有する酸化物半導体材料を用いたトランジスタと、２つのメモリセルのうち他方のメモリセルが有する酸化物半導体材料を用いたトランジスタとは直列に電気的に接続され、一方のメモリセルが有する酸化物半導体材料を用いたトランジスタのソース電極は、他方のメモリセルが有する半導体材料を用いたトランジスタのドレイン電極と接する、または当該ソース電極と当該ドレイン電極を共有することができる。
【００１４】
開示する発明の一態様は、ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは酸化物半導体層を有し、第２のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は選択トランジスタを介して第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は第１のメモリセルの第２のドレイン端子と電気的に接続され、且つ第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第（ｊ−１）のメモリセルの第１のゲート端子と、第（ｊ−１）のメモリセルの第２のソース端子と、第（ｊ−１）のメモリセルの容量素子の端子の他方と電気的に接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端子と、第ｍのメモリセルの容量素子の端子の他方とは電気的に接続され、第ｊのメモリセルの第１のドレイン端子は、第（ｊ−１）のメモリセルの第１のソース端子と電気的に接続される半導体装置である。
【００１５】
開示する発明の他の一態様は、ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、第１の選択線と、第２の選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が第１の選択線と電気的に接続された第１の選択トランジスタと、ゲート端子が第２の選択線と電気的に接続された第２の選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは酸化物半導体層を有し、第２のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は、第２の選択トランジスタを介して、第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は第１のメモリセルの第２のドレイン端子と電気的に接続され、且つ第１の選択トランジスタを介して第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第（ｊ−１）のメモリセルの第１のゲート端子と、第（ｊ−１）のメモリセルの第２のソース端子と、第（ｊ−１）のメモリセルの容量素子の端子の他方と電気的に接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端子と、第ｍのメモリセルの容量素子の端子の他方とは電気的に接続され、第ｊのメモリセルの第１のドレイン端子は、第（ｊ−１）のメモリセルの第１のソース端子と電気的に接続される半導体装置である。
【００１６】
第１のトランジスタは、酸化物半導体以外の材料を用いたトランジスタとすることができる。一例として、第１のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して第１のゲート絶縁層上に設けられた第１のゲート電極と、を有する構成とすることができる。また別の例としては、第１のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第１のゲート絶縁層と、第１のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第１のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。なお、一対の不純物領域の一方を第１のソース電極とし他方を第１のドレイン電極としてもよいし、一対の不純物領域の一方に電気的に接続される電極を第１のソース電極とし他方に電気的に接続される電極を第１のドレイン電極としてもよい。第１のゲート電極は上記トランジスタの第１のゲート端子となり、第１のソース電極は上記トランジスタの第１のソース端子となり、第１のドレイン電極は上記トランジスタの第１のドレイン端子となる。
【００１７】
第２のトランジスタは、酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、第２のゲート絶縁層と、第２のゲート絶縁層を挟んで酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有する構成とすることができる。第２のゲート電極は上記の第２のゲート端子となり、第２のソース電極は上記の第２のソース端子となり、第２のドレイン電極は上記の第２のドレイン端子となる。
【００１８】
なお、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極とは、同一の導電層で形成することができる。また、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方とは、同一の導電層で形成することができる。また、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方と、第（ｊ―１）のメモリセルの第１のゲート電極とは、同一の導電層で形成することができる。つまり、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方と、第（ｊ―１）のメモリセルの第１のゲート電極とのいずれか複数、または全ては、同一の導電層で形成することができる。
【００１９】
なお、半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有することが好ましい。
【００２０】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタを各メモリセルに用いることにより、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合（ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましい）であっても、半導体装置は長期にわたって記憶内容を保持することが可能である。
【００２６】
また、開示する発明に係る半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、開示する発明に係る半導体装置では、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。
【００２７】
また、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）よりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００２９】
また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、１つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００３０】
更に、開示する発明に係る半導体装置では、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋ行目のメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋ行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第（ｊ−１）（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを同じ配線（第ｊのワード線）とする。これによって、１つのメモリセルあたりの配線の数を減らし、１つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の構成を示す平面図及び断面図。
【図６】半導体装置の構成を示す平面図及び断面図。
【図７】半導体装置の作製方法を示す図。
【図８】半導体装置の作製方法を示す図。
【図９】半導体装置の作製方法を示す図。
【図１０】半導体装置の作製方法を示す図。
【図１１】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００３２】
開示する発明の実施の形態の一例について図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図１乃至図３を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。
【００３６】
〈基本回路〉
はじめに、基本的な回路構成及びその動作について、図１を参照して説明する。図１（Ａ）は半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図１（Ａ）に示す回路図において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の他方（例えば、ソース電極）とは電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）とトランジスタ１６２のゲート電極とは電気的に接続されている。そして、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極及びドレイン電極の他方（例えば、ソース電極）とは容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と容量素子１６４の電極の他方とは電気的に接続されている。
【００３７】
ここで、トランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【００３８】
なお、トランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。
【００３９】
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。
【００４０】
はじめに、情報の書き込みについて説明する。まず、第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位がトランジスタ１６０のゲート電極及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ１６０のゲート電極には異なる二つの電位に対応する電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが選択的に与えられるものとする。ここで、ＱＬとＱＨの一方をデータ”１”に対応させ、他方をデータ”０”に対応させることによって、メモリセルに１ビットの情報を書き込むことができる。なお、トランジスタ１６０のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、１メモリセルあたり多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させても良い。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される。
【００４１】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４２】
次に、情報の読み出しについて説明する。第２の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、トランジスタ１６０の抵抗は異なる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０をオン状態とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、情報の書き込み時にトランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ１６０のゲート電極にＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０はオン状態となる。一方、書き込みにおいてトランジスタ１６０のゲート電極にＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０はオフ状態のままである。このため、トランジスタ１６０の抵抗状態を検出することで、保持されている情報を読み出すことができる。
【００４３】
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。
【００４４】
例えば、複数のメモリセルのトランジスタ１６０が直列に電気的に接続された構成（ＮＡＮＤ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオン状態となるような電位、つまりＶｔｈ＿Ｌより大きい電位を与えればよい。
【００４５】
また例えば、複数のメモリセルのトランジスタ１６０が直列には接続されず、それぞれ配線と電気的に接続されている構成（ＮＯＲ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオフ状態となるような電位、つまりＶｔｈ＿Ｈより小さい電位を与えればよい。
【００４６】
次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に対応する電位）が、トランジスタ１６０のゲート電極及び容量素子１６４に与えられる。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は新たな情報に対応する電荷が保持された状態となる。
【００４７】
このように、開示する発明に係る半導体装置は、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。
【００４８】
なお、トランジスタ１６０のゲート電極は、トランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０のゲート電極とトランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４とが電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、ノードＦＧは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードＦＧには電荷が保持される。酸化物半導体材料を用いたトランジスタ１６２のオフ電流は、シリコン半導体にチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによるノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４９】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。
【００５０】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５１】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０及び容量素子１６４が、それぞれ、抵抗及び容量を含んで構成されると考える。Ｒ１及びＣ１は、それぞれ、容量素子１６４の抵抗値及び容量値であり、抵抗値Ｒ１は容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２及びＣ２はそれぞれ、トランジスタ１６０の抵抗値及び容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５２】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流（ゲート電極とソース電極間、またはゲート電極とドレイン電極間のリーク電流）が十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、ノードＦＧに蓄積された電荷の保持期間（情報の保持期間ということもできる）は、主にトランジスタ１６２のオフ電流によって決定されることになる。
【００５３】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、情報の保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６２におけるゲート電極とソース電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、及びＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５４】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位（例えば、情報の読み出しを選択する電位と、情報の読み出しが選択されない電位）の電位差を小さくすることができるためである。
【００５５】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１及びＣ２についても同様にトランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。よって、ゲート絶縁層や容量素子１６４の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５６】
本実施の形態で示す半導体装置においては、ノードＦＧがフラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧはフラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００５７】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が隣接するメモリセルのフローティングゲートに影響を与えないように、メモリセルとメモリセルとの間隔をある程度空ける必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして当該要因は高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００５８】
一方、本実施の形態に係る半導体装置は、酸化物半導体材料を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流によるフローティングゲートへの電荷注入の原理を用いない。すなわち、フラッシュメモリのような、フローティングゲートに電荷を注入するための高電界が不要である。これにより、隣接メモリセルに対する高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００５９】
また、高電界が不要であるため、高電界に対応した大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する利点である。例えば、本実施の形態に係るメモリセルに印加される電圧の最大値（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６０】
更に、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体材料でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては酸化シリコンを採用してεｒ２を３〜４とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置のより一層の高集積化が可能である。
【００６１】
〈応用例〉
次に、図１に示す回路を応用したより具体的な回路構成及び動作について、図２及び図３を参照して説明する。
【００６２】
図２は、メモリセル１９０を縦ｍ（ｍは２以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とすることができる。図２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。
【００６３】
図２に示す半導体装置は、（ｍ＋１）本のワード線ＷＬ（ＷＬ＿１乃至ＷＬ＿（ｍ＋１））と、ｎ本のビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿ｎ）と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線Ｇ＿１及び選択線Ｇ＿２と、ｎ個の選択トランジスタ１８０と、ｎ個の選択トランジスタ１８２とを有する。
【００６４】
ｎ個の選択トランジスタ１８０は、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル１９０との間に配置され、選択線Ｇ＿１とゲート電極が電気的に接続されている。ｎ個の選択トランジスタ１８２は、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１９０とソース線ＳＬとの間に配置され、選択線Ｇ＿２とゲート電極が電気的に接続されている。
【００６５】
ビット線ＢＬは、第１行目のメモリセルのトランジスタ１６２のドレイン電極と電気的に接続され、且つ選択トランジスタ１８０を介して、第１行目のメモリセルのトランジスタ１６０のドレイン電極と電気的に接続される。また、ソース線ＳＬは、選択トランジスタ１８２を介して、第ｍ行目のメモリセルのトランジスタ１６０のソース電極と電気的に接続される。
【００６６】
また、第ｋ行目（ｋは１以上ｍ以下の自然数）のワード線ＷＬ＿ｋは、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極と電気的に接続され、第（ｋ＋１）行目のワード線ＷＬ＿（ｋ＋１）は、第ｋ行目のメモリセルの容量素子１６４の電極の一方と電気的に接続される。
【００６７】
また、第ｊ行目（ｊは２以上ｍ以下の自然数）のメモリセルのトランジスタ１６０のドレイン電極は、第（ｊ−１）行目のメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。
【００６８】
また、第ｊ行目のメモリセルのトランジスタ１６２のドレイン電極は、第（ｊ−１）行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方と電気的に接続される。また、第ｍ行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方とは電気的に接続される。
【００６９】
図２中のメモリセル１９０の構成は、図１（Ａ）と同様である。すなわち、第ｋ行ｑ（ｑは１以上ｎ以下の自然数）列目のメモリセル１９０に注目すると、図１（Ａ）における第１の配線及び第３の配線が共通して図２におけるビット線ＢＬ＿ｑと電気的に接続され、図１（Ａ）における第２の配線が図２におけるソース線ＳＬと電気的に接続される。また、図１（Ａ）における第４の配線が図２におけるワード線ＷＬ＿ｋと電気的に接続され、図１（Ａ）における第５の配線が図２におけるワード線ＷＬ＿（ｋ＋１）と電気的に接続される。
【００７０】
ただし、図２では、各メモリセル１９０のトランジスタ１６２が列方向に直列に電気的に接続され、且つ、各メモリセル１９０のトランジスタ１６０が列方向に直列に電気的に接続されているので、第１行目のメモリセルのみが他のメモリセルを介することなくビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのみが他のメモリセルを介することなくソース線ＳＬと電気的に接続される。他の行のメモリセルは同じ列の他のメモリセルを介してビット線ＢＬ及びソース線ＳＬと電気的に接続される。
【００７１】
ここで、図２に示す半導体装置の第（ｊ−１）行目のメモリセルのノードＦＧには、図１（Ａ）に示す構成に加えて、第ｊ行目のメモリセル１９０のトランジスタ１６２のドレイン電極が電気的に接続されることになる。第ｊ行目のメモリセルにおいても、第（ｊ−１）行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ１６２はオフ電流が極めて小さい。そのため、図２に示す半導体装置のメモリセル１９０においても、図１（Ａ）に示す半導体装置と同様に、トランジスタ１６２をオフ状態にすることでノードＦＧの電位を極めて長時間にわたって保持することが可能である。
【００７２】
図２に示す構成のように、複数のメモリセル１９０においてトランジスタ１６２を直列に電気的に接続することによって、各メモリセル１９０間でトランジスタ１６２のソース電極及びドレイン電極を互いに接するように、または共有することができる。これにより、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。
【００７３】
それに対して、メモリセル１９０のトランジスタ１６２を直列接続せず、各メモリセル１９０においてトランジスタ１６２のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ１６２のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線ＢＬなどの配線に接続する必要がある。つまり、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。
【００７４】
よって、図２に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ２〜１２Ｆ２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００７５】
更に、図２に示すように、ワード線ＷＬ＿ｋは、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極と電気的に接続され、ワード線ＷＬ＿（ｋ＋１）は、第ｋ行目のメモリセルの容量素子１６４の電極の一方と電気的に接続される。そのため、第（ｊ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｊ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｊ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを同じ配線（ワード線ＷＬ＿ｊ）とする。これによって、１つのメモリセルあたりの配線の数を更に減らし、１つのメモリセルあたりの占有面積を更に低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００７６】
なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、及び選択トランジスタ１８２は必ずしも設ける必要はなく、選択線Ｇ＿１及び選択トランジスタ１８０、または、選択線Ｇ＿２及び選択トランジスタ１８２の一組を省略することが可能である。
【００７７】
図２に示す構成において、情報の書き込み、及び読み出しは、基本的に図１と同様である。ただし、情報の書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。その理由は、第ｊ行目のメモリセルのノードＦＧが、第ｊ行目のメモリセルのトランジスタ１６２を介して隣接する第（ｊ−１）行目のメモリセルのノードＦＧと接続されているためである。図２に示す構成において情報の書き込み、保持、読み出しの動作の説明を図３のタイミングチャートを参照して行う。タイミングチャート中のＷＬ、ＢＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図３のタイミングチャートでは、第ｋ行第１列目にデータ”１”を書き込み、第ｋ行第２乃至ｎ列目にデータ”０”を書き込む場合、及び第ｋ行第１列目からデータ”１”を読み出し、第ｋ行第２乃至ｎ列目からデータ”０”を読み出す場合を例示する。
【００７８】
ノードＦＧに電位Ｖ１または電位Ｖ２（Ｖ１＜Ｖ２とする）のいずれかを与え、ノードＦＧに電位Ｖ２を与えたときに保持される情報をデータ”１”、ノードＦＧに電位Ｖ１を与えたときに保持される情報をデータ”０”とする場合について説明する。
【００７９】
第ｋ行目のメモリセルに情報を書き込む場合を例に説明する。まず、選択線Ｇ＿１の電位を例えば基準電位ＧＮＤ（０Ｖ）とし、選択線Ｇ＿２の電位をＶ３（例えば、電源電位ＶＤＤ）とする。こうして選択トランジスタ１８２をオン状態とし、選択トランジスタ１８０をオフ状態とする。なお、少なくとも情報書き込み期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。
【００８０】
また、書き込み対象のメモリセル１９０（第ｋ行目のメモリセル）のトランジスタ１６２のゲート電極に電気的に接続されるワード線ＷＬ＿ｋの電位をＶ４とする。電位Ｖ４は、トランジスタ１６２のしきい値電圧をＶｔｈ（１６２）とすると、Ｖ２＋Ｖｔｈ（１６２）＜Ｖ４とする。こうして、第ｋ行目のメモリセルのトランジスタ１６２をオン状態にして、第ｋ行目のメモリセルのノードＦＧにＶ２またはＶ１を与える。第ｋ行目のメモリセルにデータ”０”を書き込む場合には、ビット線ＢＬにはＶ１を与え、第ｋ行目のメモリセルにデータ”１”を書き込む場合には、ビット線ＢＬにはＶ２を与える。こうして、図３のタイミングチャートの「ｋ行目書き込み」に示す通り、第１列目に対応するビット線ＢＬ＿１にはＶ２を与えて第ｋ行第１列目にデータ”１”を書き込み、第２乃至第ｎ列目に対応するビット線ＢＬ＿２〜ＢＬ＿ｎにはＶ１を与えて第ｋ行第２乃至ｎ列目にデータ”０”を書き込む。
【００８１】
なお、書き込み対象のメモリセル（第ｋ行目のメモリセル）とビット線ＢＬとの間に他のメモリセル（第１乃至第（ｋ−１）行目のメモリセル）が存在する場合には、ワード線ＷＬ＿１〜ＷＬ＿（ｋ−１）の電位をＶ４として、第１乃至第（ｋ−１）行目のメモリセルのトランジスタ１６２をオン状態とし、ビット線ＢＬの電位が書き込み対象のメモリセル（第ｋ行目のメモリセル）のトランジスタ１６２のドレイン電極に与えられる状態にする。
【００８２】
なお、第ｋ行目のメモリセルに情報を書き込む場合、ワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿（ｍ＋１）の電位は例えば基準電位ＧＮＤ（０Ｖ）とすることができる。こうして、第（ｋ＋１）乃至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位を基準電位ＧＮＤ（０Ｖ）とすると共に、第ｋ乃至第ｍ行目のメモリセル（特に、情報の書き込みが行われる第ｋ行目のメモリセル）の容量素子１６４の一方の電極（ノードＦＧと電気的に接続されていない側の電極）の電位を例えば基準電位ＧＮＤ（０Ｖ）とすることができる。第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位を０Ｖとすることで、トランジスタ１６２をオフ状態とすることができる。これは、トランジスタ１６２のドレイン電極およびソース電極には、電位Ｖ１もしくは電位Ｖ２が与えられているためである。つまり、トランジスタ１６２のしきい値電圧をＶｔｈ（１６２）とすると、Ｖｔｈ（１６２）＋Ｖ１＞０となるように電位Ｖ１が選ばれている。その結果、第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６０のゲート電極に蓄積された電荷は保持される。なお、ワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿（ｍ＋１）の電位は、０Ｖに限らず、第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６２がオフ状態となるような電位であればよい。
【００８３】
そして、対象のメモリセル１９０（第ｋ行目のメモリセル）に電気的に接続されるワード線ＷＬ＿ｋの電位をＧＮＤ（０Ｖ）とすることにより書き込みを終了する。ワード線ＷＬ＿ｋの電位をＧＮＤ（０Ｖ）にすると、第ｋ行目のメモリセルのトランジスタ１６２はオフ状態となり、ノードＦＧに蓄積された電荷は保持される。ノードＦＧにデータ”１”に対応するＶ２が与えられている場合、ノードＦＧの電位はＶ２となり、ノードＦＧにデータ”０”に対応するＶ１与えられていれば、ノードＦＧの電位はＶ１となる。
【００８４】
トランジスタ１６２のオフ電流は極めて小さいからトランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００８５】
なお、第ｋ行目のメモリセルに情報の書込みを行う場合、第１乃至第ｋ行のメモリセルのトランジスタ１６２をオン状態とする必要があるため、第（ｋ−１）行目のメモリセル（ビット線ＢＬにより近いメモリセル１９０）への情報の書き込みは、第ｋ行目のメモリセルへの書き込み後に行う必要がある。こうして、第ｍ行目のメモリセルから順に第１行目のメモリセルまで情報の書き込み及び保持が行われる。
【００８６】
次に、第ｋ行目のメモリセルから情報を読み出す場合を例に説明する。なお、図３のタイミングチャートの「ｋ行目読み出し」では、第ｋ行第１列目のメモリセルにはデータ”１”が書き込まれ、第ｋ行第２乃至ｎ列目のメモリセルにはデータ”０”が書き込まれている場合の情報の読み出しを例示した。読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿（ｋ＋１）の電位をＶ０とし、また読み出し対象ではない第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセルの容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿ｋ及びワード線ＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）の電位をＶ５（Ｖ５＞Ｖ０）とし、かつ選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とする。
【００８７】
読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿（ｋ＋１）の電位をＶ０とすると、読み出し対象のメモリセル（第ｋ行目のメモリセル）がデータ”１”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ２が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオン状態となる。一方で、読み出し対象のメモリセル（第ｋ行目のメモリセル）がデータ”０”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ１が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオフ状態となる。つまり、下記（式１）が成り立つように、電位Ｖ０が選ばれる。なお、αはカップリング比（α＝Ｃ１／（Ｃ１＋Ｃ２））を表し、Ｖｔｈ（１６０）はトランジスタ１６０のしきい値電圧を表す。言い換えると、電位Ｖ０は上述の図１の説明で述べたとおり、Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位となるように選ばれる。
【００８８】
Ｖ１＋Ｖ０×α＜Ｖｔｈ（１６０）＜Ｖ２＋Ｖ０×α （式１）
【００８９】
また、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿ｋ及びワード線ＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）の電位をＶ５とすると、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセル）にデータ”１”が書き込まれている場合であってもデータ”０”が書き込まれている場合であっても、読み出し対象ではないメモリセルのトランジスタ１６０はオン状態となる。つまり、下記（式２）が成り立つように、電位Ｖ５が選ばれる。
【００９０】
Ｖｔｈ（１６０）＜Ｖ１＋Ｖ５×α （式２）
【００９１】
また、選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とすると、選択トランジスタ１８０及び選択トランジスタ１８２はオン状態となる。そのため、第１行目のメモリセルのトランジスタ１６０のドレイン電極はオン状態となった選択トランジスタ１８０を介してビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのトランジスタ１６０のソース電極はオン状態となった選択トランジスタ１８２を介してソース線ＳＬと電気的に接続される。なお、少なくとも情報読み出しの期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。
【００９２】
ビット線ＢＬには読み出し回路が電気的に接続される。読み出し回路の構成の一例を図４に示す。図４に示す読み出し回路では、ビット線ＢＬ（ビット線ＢＬ＿１乃至ＢＬ＿ｎのそれぞれに対応）は、リードイネーブル信号（図４中、「ＲＥ」と表記）によって制御されるスイッチ４０３を介して、クロックドインバータ４０２、及び、トランジスタ４０１のソースとドレインの一方に電気的に接続される。トランジスタ４０１のゲート、及びソースとドレインの他方は配線４００と電気的に接続される。クロックドインバータ４０２はリードイネーブル信号（ＲＥ）と当該信号の反転信号（図４中、「ＲＥＢ」と表記）が入力される。
【００９３】
情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”１”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオン状態となる。そのため、対応するビット線ＢＬ＿ｑに電気的に接続された第ｑ列のメモリセルのトランジスタ１６０、選択トランジスタ１８０、及び選択トランジスタ１８２が全てオン状態となる。こうして、ビット線ＢＬ＿ｑとソース線ＳＬの間は低抵抗状態となり、クロックドインバータ４０２にはソース線ＳＬに与えられた電位（基準電位ＧＮＤ（０Ｖ））に近い電位、即ち低電位が入力され、読み出し回路の出力（図４中、「Ｄ」と表記）はＶＤＤに近い電位となる。
【００９４】
一方、情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”０”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオフ状態となる。そのため、ビット線ＢＬ＿ｑとソース線ＳＬの間は高抵抗状態となり、クロックドインバータ４０２には配線４００に与えられた電位（電源電位ＶＤＤ）、即ち高電位が入力され、読み出し回路の出力（Ｄ）は０Ｖとなる。
【００９５】
このように、情報の読み出し対象のメモリセルに保持されたデータに応じて、ビット線ＢＬとソース線ＳＬの間の抵抗状態が変化し、データを読み出すことができる。
【００９６】
なお、読み出し回路の構成は図４に示した構成に限定されない。ビット線ＢＬとソース線ＳＬの間の抵抗状態の違いを検出可能な回路であれば、任意の構成の回路を適用することが可能である。
【００９７】
なお、第ｋ行目のメモリセルから情報を読み出すとき、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２はオフ状態である必要がある。仮にトランジスタ１６２がオン状態となると、ノードＦＧの電位が変動し、書き込まれた情報を保持することができなくなってしまうからである。
【００９８】
ここで、図２に係る構成では、第（ｋ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを、共有する。そこで、上述した読み出し動作において、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２がオフ状態となるための、トランジスタ１６０のしきい値Ｖｔｈ（１６０）、トランジスタ１６２のしきい値Ｖｔｈ（１６２）、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｃ１、Ｃ２について考察する。
【００９９】
読み出し動作において、トランジスタ１６２がオフ状態であるためには、各メモリセルにおいて、トランジスタ１６２のソースとゲートの間の電圧とドレインとゲートの間の電圧がいずれもＶｔｈ（１６２）以下であることが必要である。第ｋ行目のメモリセルのトランジスタ１６２のゲート電極の電位は電位Ｖ５、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ０×αであるから、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるためには、下記（式３）が成り立つ必要がある。
【０１００】
Ｖ５−Ｖ１−Ｖ０×α＜Ｖｔｈ（１６２） （式３）
【０１０１】
また、第（ｋ＋１）行目のメモリセルのトランジスタ１６２のゲート電極の電位が電位Ｖ５の場合、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ５×αであり、第（ｋ＋１）行目のメモリセルのトランジスタ１６２のゲート電極の電位が電位Ｖ０の場合、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ０×αである。第（ｋ＋１）行目のメモリセルのトランジスタ１６２がオフ状態であるためには、Ｖ５−Ｖ５×α−Ｖ１＜Ｖｔｈ（１６２）、及びＶ０―Ｖ０×α−Ｖ１＜Ｖｔｈ（１６２）が成り立つ必要があるが、Ｖ５＞Ｖ０であるから、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるための式（式３）が満たされれば、自動的に第（ｋ＋１）行目のメモリセルのトランジスタ１６２はオフ状態となる。
【０１０２】
第１行目乃至第（ｋ−１）行目、及び第（ｋ＋２）行目乃至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位は電位Ｖ５、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ５×αであるから、第１行乃至第（ｋ−１）行目、及び第（ｋ＋２）行乃至第ｍ行目のメモリセルのトランジスタ１６２がオフ状態であるためには、Ｖ５−Ｖ５×α−Ｖ１＜Ｖｔｈ（１６２）が成り立つ必要があるが、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるための式（式３）が満たされれば、自動的に第１行乃至第（ｋ−１）行目のメモリセル、及び第（ｋ＋２）行目乃至第ｍ行目のメモリセルのトランジスタ１６２はオフ状態となる。
【０１０３】
例えば、Ｖｔｈ（１６０）＝１Ｖ、Ｖｔｈ（１６２）＝１Ｖ、カップリング比α（＝Ｃ１／（Ｃ１＋Ｃ２））を０．５とした場合、（式１）乃至（式３）、及びＶ５＞Ｖ０、Ｖ２＞Ｖ１が成り立つような電位の一例として、Ｖ０を−２Ｖ、Ｖ１を１．５Ｖ、Ｖ２を２．５Ｖ、Ｖ３を３Ｖ、Ｖ４を３Ｖ、Ｖ５を０Ｖとすることができる。
【０１０４】
このときの読み出し動作を検証する。ワード線ＷＬ＿１〜ＷＬ＿ｋ及びＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）に０Ｖ（Ｖ５）が入力され、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行及び第（ｋ＋１）乃至第ｍ行目のメモリセル）のノードＦＧは、データ”０”が格納されている場合は１．５Ｖ（＝Ｖ１＋Ｖ５×α）の電位となり、データ”１”が格納されている場合には２．５Ｖ（＝Ｖ２＋Ｖ５×α）となる。Ｖｔｈ（１６０）は１Ｖであるため、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行及び第（ｋ＋１）乃至第ｍ行目のメモリセル）のトランジスタ１６０をオン状態とすることができる。一方、ワード線ＷＬ＿（ｋ＋１）には−２Ｖ（Ｖ０）が入力され、読み出し対象のメモリセル（第ｋ行のメモリセル）のノードＦＧの電位はデータ”０”が格納されている場合は０．５Ｖ（＝Ｖ１＋Ｖ０×α）の電位となり、データ”１”が格納されている場合には１．５Ｖ（＝Ｖ２＋Ｖ０×α）となる。ここで、Ｖｔｈ（１６０）は１Ｖであるため、データ”０”が格納されている場合はトランジスタ１６０をオフ状態とすることができ、データ”１”が格納されている場合にはトランジスタ１６０をオン状態とすることができる。更に、ワード線ＷＬ＿１〜ＷＬ＿（ｍ＋１）は、−２Ｖ（Ｖ０）または０Ｖ（Ｖ５）のいずれかの電位であるため、トランジスタ１６２のソースまたはドレインの電位（即ち、ノードＦＧの電位）は、０．５Ｖ、１．５Ｖ、２．５Ｖのいずれかとなる。ここで、Ｖｔｈ（１６２）は１Ｖであるので、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２をオフ状態とすることできる。
【０１０５】
こうして、上記設定により、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２はオフ状態として、第ｋ行目のメモリセルから情報を読み出すことができる。
【０１０６】
なお、トランジスタ１６０のしきい値、トランジスタ１６２のしきい値、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の具体的な電位は上記電位に限定されず様々な値に設定することができることはいうまでもない。
【０１０７】
更に、ここでは、トランジスタ１６０、トランジスタ１６２、選択トランジスタ１８０、及び選択トランジスタ１８２がすべてｎチャネル型のトランジスタである場合について説明したが、これに限定されない。それ以外の場合においても、情報の書き込み、読み出し時に、メモリセルアレイを構成するトランジスタの状態（オン状態であるかオフ状態であるか）が上記説明と同様になるよう、各電位の値を定めればよい。
【０１０８】
図２に係る構成では、各メモリセル１９０を構成するトランジスタ１６２を直列に接続するため、任意の行の情報のみを書き換えることは困難である。そのため、駆動方法としては、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルから順番にデータを書き込むことが好ましい。なお、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルにデータ”０”を書き込むことで、第１行乃至第（ｍ−１）行目のメモリセルにもデータ”０”が書き込まれる。これにより、第１行乃至第ｍ行目のメモリセルからなるブロックの一括消去を行うことも可能である。
【０１０９】
本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合（ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましい）であっても、半導体装置は長期にわたって記憶内容を保持することが可能である。
【０１１０】
また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。
【０１１１】
更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）よりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１１２】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１１３】
また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、１つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１１４】
更に、本実施の形態に示す半導体装置では、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋ行目のメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋ行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第（ｊ−１）（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを同じ配線（第ｊのワード線）とする。これによって、１つのメモリセルあたりの配線の数を減らし、１つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１１５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１６】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図５乃至図１０を参照して説明する。
【０１１７】
〈半導体装置の断面構成及び平面構成〉
図５は、図２の回路図で示した半導体装置の、メモリセル１９０の構成の一例である。図５（Ａ）には半導体装置の平面を、図５（Ｂ）及び図５（Ｃ）には半導体装置の断面を、それぞれ示す。ここで、図５（Ｂ）は、図５（Ａ）のＡ１−Ａ２における断面に相当する。図５（Ｃ）は、図５（Ａ）のＢ１−Ｂ２における断面に相当する。また、図５（Ａ）において、Ａ１−Ａ２に平行な方向が図２の回路図における列方向であり、Ａ１−Ａ２に垂直な方向が図２の回路図における行方向である。
【０１１８】
図５（Ａ）から（Ｃ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料（例えばシリコン等）を用いたトランジスタ１６０を有し、上部に酸化物半導体材料を用いたトランジスタ１６２と、容量素子１６４とを有するものである。なお、図５（Ａ）及び図５（Ｂ）では、図２における隣り合う２つのメモリセル１９０の構成を代表的に示す。各メモリセルにはトランジスタ１６０、トランジスタ１６２、容量素子１６４がそれぞれ１つずつ含まれる例を示す。図示したメモリセルのうちの一方に含まれるトランジスタ１６０を左側のトランジスタ１６０と呼び、他方のメモリセルに含まれるトランジスタ１６０を右側のトランジスタ１６０と呼んで説明する。図示したメモリセルのうちの一方に含まれるトランジスタ１６２を左側のトランジスタ１６２と呼び、他方のメモリセルに含まれるトランジスタ１６２を右側のトランジスタ１６２と呼んで説明する。また、図示したメモリセルのうちの一方に含まれる容量素子１６４を左側の容量素子１６４と呼び、他方のメモリセルに含まれる容量素子１６４を右側の容量素子１６４と呼んで説明する。
【０１１９】
実際には、メモリセルは２つではなく、図２の回路図に示すように、第１行乃至第ｍ行目のメモリセルが設けられ、同じ列の各メモリセルのトランジスタ１６０は互いに直列に電気的に接続され、各メモリセルのトランジスタ１６２は互いに直列に電気的に接続されている。なお、図５では選択トランジスタ１８０及び選択トランジスタ１８２は図示しないが、トランジスタ１６０と同様の構成とすることができる。
【０１２０】
なお、トランジスタ１６０及びトランジスタ１６２は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２１】
図５（Ａ）及び図５（Ｂ）における左側のトランジスタ１６０は、半導体材料（例えばシリコン等）を含む基板１００に設けられたチャネル形成領域１１６ａと、チャネル形成領域１１６ａを挟むように設けられた不純物領域１２０ａ及び不純物領域１２０ｂと、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂと、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、を有する。図５（Ａ）及び図５（Ｂ）における右側のトランジスタ１６０は、半導体材料（例えばシリコン等）を含む基板１００に設けられたチャネル形成領域１１６ｂと、チャネル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｂ及び不純物領域１２０ｃと、不純物領域１２０ｂ及び不純物領域１２０ｃに接する金属化合物領域１２４ｂ及び金属化合物領域１２４ｃと、チャネル形成領域１１６ｂ上に設けられたゲート絶縁層１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する。
【０１２２】
なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【０１２３】
なお、本明細書中において、不純物領域１２０ａ、不純物領域１２０ｂ及び不純物領域１２０ｃをまとめて、不純物領域１２０と記載する場合がある。本明細書中において、金属化合物領域１２４ａ、金属化合物領域１２４ｂ、及び金属化合物領域１２４ｃをまとめて、金属化合物領域１２４と記載する場合がある。本明細書中において、チャネル形成領域１１６ａ及びチャネル形成領域１１６ｂをまとめて、チャネル形成領域１１６と記載する場合がある。本明細書中において、ゲート絶縁層１０８ａ及びゲート絶縁層１０８ｂをまとめて、ゲート絶縁層１０８と記載する場合がある。また、本明細書中において、ゲート電極１１０ａ及びゲート電極１１０ｂをまとめて、ゲート電極１１０と記載する場合がある。
【０１２４】
ここで、トランジスタ１６０は、ソース領域またはドレイン領域として機能する不純物領域１２０及び金属化合物領域１２４を共有して、第１行目から第ｍ行目まで直列に電気的に接続される。図５（Ｂ）において、不純物領域１２０ｂ及び金属化合物領域１２４ｂは左側のトランジスタ１６２のソース領域またはドレイン領域の一方となり、且つ右側のトランジスタ１６２のソース領域またはドレイン領域の他方となる。つまり、第（ｊ−１）行目（ｊは２以上ｍ以下の自然数）のトランジスタ１６０のソース領域として機能する不純物領域１２０及び金属化合物領域１２４は、第ｊ行目のトランジスタ１６０のドレイン領域として機能することになる。このように、メモリセル１９０のトランジスタ１６０を直列に接続することによって、各メモリセル１９０間でトランジスタ１６０のソース領域及びドレイン領域を共有することができる。つまり、各メモリセル１９０において、トランジスタ１６０のソース領域またはドレイン領域の一方を、開口部を設けて別の層に形成された配線（例えば配線１５８）に接続する必要がない。よって、トランジスタ１６０の平面レイアウトは、トランジスタ１６２に容易に重ねることができ、メモリセル１９０の占有面積の低減を図ることができる。
【０１２５】
また、図５（Ｃ）に示すように、基板１００上には素子分離絶縁層１０６が設けられている。こうして、トランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域は、隣り合う列の同じ行のメモリセルに含まれるトランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域と絶縁されている。
【０１２６】
トランジスタ１６０上に、ゲート電極１１０の上面を露出させるように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５（Ｂ）及び図５（Ｃ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域１２０を設けても良い。絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域（酸化物半導体層１４４）を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【０１２７】
図５（Ａ）及び図５（Ｂ）における左側のトランジスタ１６２は、絶縁層１２８上に形成された電極１４２ａ及び電極１４２ｂと、電極１４２ａ及び電極１４２ｂの一部と接する酸化物半導体層１４４ａと、酸化物半導体層１４４ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４ａと重畳するように設けられたゲート電極１４８ａと、を有する。図５（Ａ）及び図５（Ｂ）における右側のトランジスタ１６２は、絶縁層１２８上に形成された電極１４２ｂ及び電極１４２ｃと、電極１４２ｂ及び電極１４２ｃの一部と接する酸化物半導体層１４４ｂと、酸化物半導体層１４４ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４ｂと重畳するように設けられたゲート電極１４８ｂと、を有する。
【０１２８】
なお、本明細書中において、酸化物半導体層１４４ａ、酸化物半導体層１４４ｂをまとめて、酸化物半導体層１４４と記載する場合がある。本明細書中において、電極１４２ａ、電極１４２ｂ及び電極１４２ｃをまとめて、電極１４２と記載する場合がある。本明細書中において、ゲート電極１４８ａ及びゲート電極１４８ｂをまとめて、ゲート電極１４８と記載する場合がある。
【０１２９】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１３０】
また、トランジスタ１６２は、電極１４２をお互いに共有して、第１行目から第ｍ行目まで直列に電気的に接続される。図５（Ｂ）において、電極１４２ｂは左側のトランジスタ１６２のソース電極またはドレイン電極の一方となり、且つ右側のトランジスタ１６２のソース電極またはドレイン電極の他方となる。つまり、第（ｊ−１）行目（ｊは２以上ｍ以下の自然数）のトランジスタ１６２のソース電極として機能する電極１４２と、第ｊ行目のトランジスタ１６２のドレイン電極として機能する電極１４２とは、同一の導電層で形成されることになる。
【０１３１】
このように、メモリセル１９０のトランジスタ１６２を直列に接続することによって、各メモリセル１９０間でトランジスタ１６２の電極１４２を互いに共有することができる。これにより、メモリセル１９０の平面レイアウトには、トランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。よって、メモリセル１９０の平面レイアウトの列方向の長さを小さくすることができる。
【０１３２】
なお、ゲート電極１４８は、図２に示す回路図における、ワード線ＷＬ及び容量素子１６４の端子（電極）の一方としても機能する。
【０１３３】
図５における左側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ａと、ゲート絶縁層１４６と、ゲート電極１４８ａとを有する。つまり、左側の容量素子１６４は、電極１４２ａを一方の電極とし、ゲート電極１４８ａを他方の電極とし、ゲート絶縁層１４６を誘電体層とする。図５における右側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ｂと、ゲート絶縁層１４６と、ゲート電極１４８ｂとを有する。つまり、右側の容量素子１６４は、電極１４２ｂを一方の電極とし、ゲート電極１４８ｂを他方の電極とし、ゲート絶縁層１４６を誘電体層とする。容量素子１６４はトランジスタ１６０に重ねて配置することができ、トランジスタ１６２と構成の一部を共有して形成されるので、メモリセル１９０の占有面積の低減を図ることができる。
【０１３４】
よって、メモリセル１９０の平面レイアウトを図５に示すような構成にすることにより、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１３５】
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５４が設けられている。そして、絶縁層１５４上には配線１５８が形成される。ここで、配線１５８は、図２に示す回路図におけるビット線ＢＬとして機能する。なお、図５（Ａ）から（Ｃ）では図示しないが、配線１５８は、絶縁層１５４、絶縁層１５０、ゲート絶縁層１４６等に形成された開口部において、第１行目のトランジスタ１６２のソース電極またはドレイン電極と電気的に接続されている。
【０１３６】
以上のような構成とすることにより、トランジスタ１６０、トランジスタ１６２及び容量素子１６４からなる、メモリセル１９０の平面レイアウトの大きさを低減することができる。このような平面レイアウトを採用することにより、図２に示す回路の高集積化を図ることができ、例えば、最小加工寸法をＦとして、メモリセルの占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。
【０１３７】
なお、開示する発明に係る半導体装置の構成は、図５（Ａ）から（Ｃ）に示されるものに限定されない。図５に示される構成において電極の接続関係等の詳細については適宜変更することができる。例えば、図５に示す構成では、酸化物半導体層１４４が電極１４２の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層１４４を電極１４２の上に設けてもよい。酸化物半導体層１４４を電極１４２の上に設けた例を図６に示す。なお、図６において図５と同じ部分は同じ符号を用いて示す。
【０１３８】
図６に示した構成において、電極１４２ａ、電極１４２ｂ及び電極１４２ｃの端部は、テーパー形状であることが好ましい。電極１４２ａ、電極１４２ｂ及び電極１４２ｃの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１３９】
図６における左側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ゲート電極１４８ａとを有する。つまり、左側の容量素子１６４は、電極１４２ａを一方の電極とし、ゲート電極１４８ａを他方の電極とし、酸化物半導体層１４４とゲート絶縁層１４６とを誘電体層とする。図６における右側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ｂと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ゲート電極１４８ｂとを有する。つまり、右側の容量素子１６４は、電極１４２ｂを一方の電極とし、ゲート電極１４８ｂを他方の電極とし、酸化物半導体層１４４とゲート絶縁層１４６とを誘電体層とする。図５に示した構成では容量素子１６４を構成する誘電体層はゲート絶縁層１４６のみであったのに対し、図６に示した構成では容量素子１６４の誘電体層は、酸化物半導体層１４４とゲート絶縁層１４６で構成される。図６に示した構成では図５に示した構成に対して酸化物半導体層１４４を列方向に延びた形状とすることができる。即ち、第１乃至第ｍ行目のメモリセルにおいて、酸化物半導体層１４４を共有する構成とすることができる。なお、酸化物半導体層１４４は隣り合う列では分断されている。また、図６に示した構成では図５に示した構成よりも容量素子１６４の絶縁体の厚みを大きくすることができるので、容量素子１６４のリークを低減することができる。
【０１４０】
図５や図６に示した構成では、トランジスタ１６０が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ１６０はＳＯＩ基板上に形成してもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ１６０は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。
【０１４１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図７及び図８を参照して説明し、その後、上部のトランジスタ１６２及び容量素子１６４の作製方法について図９及び図１０を参照して説明する。なお、図７乃至図１０では図５（Ａ）または図６（Ａ）のＡ１−Ａ２’及びＢ１―Ｂ２における断面を図示し、その作製方法の一例を示す。即ち、左側のトランジスタ１６０、左側のトランジスタ１６２及び左側の容量素子１６４を代表例として示し、その作製方法の一例を示す。なお、その他のトランジスタ等（例えば、右側のトランジスタ１６０、右側のトランジスタ１６２、右側の容量素子１６４）の作製方法についても、左側のトランジスタ１６０、左側のトランジスタ１６２及び左側の容量素子１６４と同様とすることができる。
【０１４２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図７（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板１００として、特にシリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１４３】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６ａとなる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板１００中に生じる欠陥の改善等を図るのが望ましい。
【０１４４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図７（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１４５】
次に、保護層１０２をマスクとして基板１００のエッチングを行い、基板１００の保護層１０２に覆われていない領域（露出している領域）の一部を除去する。（図７（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１４６】
次に、基板１００を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層１０６を形成する（図７（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域１０４が形成される。なお、保護層１０２をマスクとした基板１００のエッチング後、または素子分離絶縁層１０６の形成後には、保護層１０２を除去する。
【０１４７】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１４８】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１４９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。
【０１５０】
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ及びゲート電極１１０ａを形成する（図７（Ｄ）参照）。
【０１５１】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６ａ及び不純物領域１２０ａ、不純物領域１２０ｂを形成する（図７（Ｅ）参照）。なお、ここでは、トランジスタ１６０はｎチャネル型トランジスタとし、ｎチャネル型トランジスタを形成するために半導体領域１０４にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ１６０をｐチャネル型トランジスタとする場合には、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などの導電型を付与する不純物元素を添加して、チャネル形成領域１１６ａ及び不純物領域１２０ａ、不純物領域１２０ｂを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ１６０が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１５２】
なお、ゲート電極１１０ａの周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域（例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域）を半導体領域１０４に形成しても良い。
【０１５３】
次に、ゲート電極１１０ａ、不純物領域１２０ａ及び不純物領域１２０ｂを覆うように金属層１２２を形成する（図８（Ａ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１５４】
次に、熱処理を施して、金属層１２２と半導体領域１０４の表面の半導体材料とを反応させる。これにより、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂが形成される（図８（Ａ）参照）。なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ１６０の素子特性を向上させることができる。
【０１５５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域１２４ａ及び金属化合物領域１２４ｂを形成した後には、金属層１２２は除去する。
【０１５６】
こうして、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図８（Ｂ）参照）。このようなトランジスタ１６０は高速動作が可能であるという特徴を有する。このため、トランジスタ１６０を用いることで、半導体装置は情報の読み出しを高速に行うことができる。
【０１５７】
次に、上述の工程により形成されたトランジスタ１６０を覆うように、絶縁層１２８を形成する（図８（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。
【０１５８】
その後、トランジスタ１６２及び容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０ａの上面を露出させる（図８（Ｄ）参照）。ゲート電極１１０ａの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ１６２の特性を向上させるために絶縁層１２８の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１５９】
なお、図７及び図８を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１６０】
例えば、図示しないが、絶縁層１２８に対して、トランジスタ１６０と同様に作製される選択トランジスタ１８０や選択トランジスタ１８２の金属化合物領域に達する開口を形成し、当該金属化合物領域と接する配線を形成してもよい。例えば、選択トランジスタ１８２の金属化合物領域と接する配線を形成し、ソース線ＳＬとしてもよい。選択トランジスタ１８０の金属化合物領域と接する配線を形成し、後に形成される配線１５８と接続してもよい。
【０１６１】
〈上部のトランジスタの作製方法〉
次に、上部トランジスタ１６２及び容量素子１６４の作製方法について説明する。図５に示した構成（酸化物半導体層１４４が電極１４２の下に配置される構成）に対応する作製方法を図９を参照して説明する。図６に示した構成（酸化物半導体層１４４が電極１４２の上に配置される構成）に対応する作製方法を図１０を参照して説明する。
【０１６２】
最初に、図５に示した構成（酸化物半導体層１４４が電極１４２の下に配置される構成）に対応する作製方法を図９を参照して説明する。
【０１６３】
ゲート電極１１０ａ及び絶縁層１２８上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４ａを形成する（図９（Ａ）参照）。
【０１６４】
酸化物半導体層１４４ａは、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、一元系金属酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いて形成することができる。中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０１６５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０１６６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１６７】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用い、酸化物半導体層をスパッタ法で作製する場合に、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、更に好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４ａを形成することが可能である。
【０１６８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１６９】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１７０】
酸化物半導体層の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上、４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層１４４ａの損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１７１】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、酸化物半導体層の膜厚分布も均一となるため好ましい。
【０１７２】
なお、酸化物半導体層１４４ａをスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１７３】
本実施の形態では、酸化物半導体層１４４ａをＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層１４４ａの膜厚は１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層１４４ａの膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層１２８の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層１４４ａであっても、酸化物半導体層１４４ａのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層１４４ａのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層１４４ａの断面形状が平坦でない場合と比較して、トランジスタ１６２のリーク電流を低減することができる。
【０１７４】
酸化物半導体層１４４ａの形成後には、酸化物半導体層１４４ａに対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４ａの構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１７５】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１７６】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７７】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７８】
第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４ａを形成することで、極めて優れた特性のトランジスタ１６２を実現することができる。
【０１７９】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１８０】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１８１】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０１８２】
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１８３】
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１８４】
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１８５】
次いで、酸化物半導体層１４４ａ上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図９（Ｂ）参照）。
【０１８６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１８７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極１４２ａ、電極１４２ｂへの加工が容易であるというメリットがある。
【０１８８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１８９】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極１４２ａ、及び電極１４２ｂの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
【０１９０】
上部のトランジスタ１６２のチャネル長（Ｌ）は、電極１４２ａ、及び電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ１６２のチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【０１９１】
また、電極１４２ａは容量素子１６４の一対の電極のうち一方の電極となる。
【０１９２】
なお、絶縁層１２８の上には、トランジスタ１６２の下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１９３】
次に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４ａを覆うようにゲート絶縁層１４６を形成する（図９（Ｃ）参照）。
【０１９４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。ゲート絶縁層１４６は、酸化物半導体層１４４ａが接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層１４６の厚さは特に限定されないが、半導体装置を微細化する場合にはゲート絶縁層１４６を薄くするのが望ましい。例えば、ゲート絶縁層１４６として酸化シリコンを用いる場合には、ゲート絶縁層１４６の厚さは１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１９５】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するトランジスタ１６２のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層１４６を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタ１６２の電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４ａに酸素を供給し、酸化物半導体層１４４ａの酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１９７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極１４８ａの形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４ａをその主成分以外の不純物が極力含まれないように高純度化することができる。
【０１９８】
また、ゲート絶縁層１４６は容量素子１６４の絶縁層となる。
【０１９９】
なお、酸化物半導体層１４４ａに接する絶縁層（本実施の形態においては、ゲート絶縁層１４６や、絶縁層１２８または絶縁層１２８の上に設けられトランジスタ１６２の下地として機能する絶縁層、等が相当する。）は、第１３族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
【０２００】
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２０１】
例えば、ガリウムを含有する酸化物半導体層１４４ａに接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層１４４ａと絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層１４４ａと酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層１４４ａと絶縁層の界面における水素のパイルアップを低減することができる。なお、酸化物半導体層１４４ａに接して形成される絶縁層に、酸化物半導体の成分元素と同じ族の元素を含む材料を用いる場合には、同様の効果を得ることが可能である。また、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１４４ａへの水の侵入防止という点においても好ましい。
【０２０２】
また、酸化物半導体層１４４ａに接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２０３】
例えば、酸化物半導体層１４４ａに接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０４】
また、酸化物半導体層１４４ａに接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０５】
また、酸化物半導体層１４４ａに接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０６】
酸素ドープ処理を行うことにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０２０７】
なお、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層１４４ａに接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層１４４ａに接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層１４４ａを挟む構成とすることで、上記効果をより高めることができる。
【０２０８】
また、酸化物半導体層１４４ａの上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２０９】
また、酸化物半導体層１４４ａに接する絶縁層は、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層１４４ａの上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層１４４ａの下層を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層１４４ａの上層及び下層の両方を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。
【０２１０】
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図９（Ｃ）参照）。
【０２１１】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。材料等の詳細は、電極１４２ａまたは電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
【０２１２】
また、ゲート電極１４８ａは容量素子１６４の一対の電極のうちの他方の電極となる。
【０２１３】
以上により、高純度化された酸化物半導体層１４４ａを用いたトランジスタ１６２と、容量素子１６４とが完成する（図９（Ｃ）参照）。上述した作製方法により、酸化物半導体層１４４ａは水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層１４４ａは、ｉ型化（真性化）または実質的にｉ型化されており、このような酸化物半導体層１４４ａをチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。このため、トランジスタ１６２を書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。
【０２１４】
次に、ゲート絶縁層１４６及びゲート電極１４８ａ上に、絶縁層１５０及び絶縁層１５４を形成する（図９（Ｄ）参照）。絶縁層１５０及び絶縁層１５４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１５０及び絶縁層１５４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
【０２１５】
なお、絶縁層１５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層１５４の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０２１６】
なお、絶縁層１５４は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０２１７】
次に、配線１５８を形成する（図９（Ｄ）参照）。配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極１４２ａ、電極１４２ｂなどと同様である。
【０２１８】
なお図示しないが、絶縁層１５０や絶縁層１５４等に電極１４２ａや電極１４２ｂにまで達する開口を形成した後、配線１５８を形成することによって、第１行目のメモリセルのトランジスタ１６２のソース電極またはドレイン電極と接続される配線を形成することができる。また図示しないが、選択トランジスタ１８０の金属化合物領域に電気的に接続された配線に達するように、絶縁層１５０や絶縁層１５４等に開口を形成した後、配線１５８を形成することによって、選択トランジスタ１８０のソースまたはドレインと電気的に接続される配線を形成することができる。当該開口の形成はマスクなどを用いた選択的なエッチングにより行われる。
【０２１９】
トランジスタ１６２のソース電極またはドレイン電極と接続される配線１５８、選択トランジスタ１８０のソースまたはドレインと電気的に接続される配線１５８は、ビット線ＢＬとして機能する。
【０２２０】
以上の工程より、図５に示すような構成の半導体装置を作製することができる。
【０２２１】
次に、図６に示した構成（酸化物半導体層１４４が電極１４２の上に配置される構成）に対応する作製方法を図１０を参照して説明する。
【０２２２】
図９に示した作製方法と図１０に示した作製方法とでは、酸化物半導体層１４４と電極１４２の作製方法が異なる。図１０に示した作製方法において、酸化物半導体層１４４と電極１４２の作製方法以外の作製方法は図９に示した作製方法と同様であるため説明は省略する。
【０２２３】
ゲート電極１１０ａ及び絶縁層１２８上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図１０（Ａ）参照）。当該導電層は、図９に示した作製方法において、電極１４２ａ、電極１４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２４】
次いで、電極１４２ａ、電極１４２ｂ上に酸化物半導体層１４４を形成する（図１０（Ｂ）参照）。図９に示した作製方法と異なり、酸化物半導体層１４４は列方向に延びている。酸化物半導体層１４４の分、容量素子１６４の絶縁体の厚みを大きくすることができるので、容量素子１６４のリークを低減することができる。なお、酸化物半導体層１４４は、図９に示した作製方法において酸化物半導体層１４４ａを形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２５】
次に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。これ以降の作製工程は図９で示した工程と同様であるため説明は省略する。
【０２２６】
以上の工程より、図６に示すような構成の半導体装置を作製することができる。
【０２２７】
なお、図９及び図１０を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２２８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２９】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２３０】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２３１】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２３２】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２３３】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。更に、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２３４】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２３５】
図１１（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１及びリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２３７】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ ゲート電極
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１６ チャネル形成領域
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ 不純物領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２０ｃ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２４ｃ 金属化合物領域
１２８ 絶縁層
１４２ 電極
１４２ａ 電極
１４２ｂ 電極
１４２ｃ 電極
１４４ 酸化物半導体層
１４４ａ 酸化物半導体層
１４４ｂ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ａ ゲート電極
１４８ｂ ゲート電極
１５０ 絶縁層
１５４ 絶縁層
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 選択トランジスタ
１８２ 選択トランジスタ
１９０ メモリセル
４００ 配線
４０１ トランジスタ
４０２ クロックドインバータ
４０３ スイッチ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【技術分野】
【０００１】
開示する発明は半導体素子を利用した半導体装置に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としてはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは記憶素子を構成するトランジスタを選択して容量素子に電荷を蓄積することで情報を記憶する。
【０００４】
ＤＲＡＭでは記憶素子から情報を読み出すと当該記憶素子を構成する容量素子の電荷は失われるため、記憶素子から情報を読み出す度に記憶素子への再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタのオフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）等によって、当該トランジスタが選択されていないときでも容量素子から電荷が流出、または容量素子に電荷が流入するため、記憶素子のデータの保持期間が短い。このため、所定の周期で記憶素子に情報を書き込む動作（リフレッシュ動作）が必要であり、ＤＲＡＭの消費電力を十分に低減することは困難である。また、ＤＲＡＭへの電力の供給がなくなると記憶内容が失われるため、長期間の情報の保持には磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
ＤＲＡＭとは別の揮発性記憶装置の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭはフリップフロップなどの回路を用いて情報を保持するためリフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、ＳＲＡＭではフリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、ＳＲＡＭでもＤＲＡＭと変わらず、電力の供給がなくなると記憶内容が失われる。
【０００６】
不揮発性記憶装置の代表例としてはフラッシュメモリがある。フラッシュメモリは、ゲート電極とチャネル形成領域との間にフローティングゲートが設けられたトランジスタ（以下、フローティングゲート型トランジスタとする）を記憶素子として有する。当該フローティングゲートに電荷を保持させることによって、フラッシュメモリの記憶素子は情報の記憶を行う。そのため、フラッシュメモリでは情報の保持期間は極めて長く（半永久的）、揮発性記憶装置では必要であったリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって、記憶素子を構成するフローティングゲート型トランジスタのゲート絶縁層が劣化する。そのため、記憶素子に情報を所定回数書き込むと、劣化により記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、フラッシュメモリを構成する複数の記憶素子への情報の書き込み回数を均一化する手法が採られる。しかしながら、この手法を実現するためには複雑な周辺回路が必要になる。そして、このような手法を採用しても、記憶素子の根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲート型トランジスタにおいて、フローティングゲートに電荷を保持させるため、または、フローティングゲートに保持された電荷を除去するためには、高い電圧が必要である。また、フローティングゲート型トランジスタ以外にも高い電圧に対応する回路が必要となる。更に、フローティングゲート型トランジスタにおいてフローティングゲートへの電荷の保持、またはフローティングゲートからの電荷の除去のためには比較的長い時間を要する。そのため、フラッシュメモリでは、情報の書き込み、及び情報の消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、かつ、情報の書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一つとする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、半導体装置を構成する各メモリセルは、容量素子と、オフ電流（トランジスタがオフ状態でのソースとドレイン間のリーク電流）の小さなトランジスタとを有する。オフ電流の小さなトランジスタは、例えば、ワイドギャップ半導体である酸化物半導体材料を用いたトランジスタとすることができる。なお、酸化物半導体材料を用いたトランジスタとは、酸化物半導体材料を用いた層（酸化物半導体層）にチャネルが形成されるトランジスタのことをいう。
【００１２】
また、開示する発明の一態様では、半導体装置を構成する各メモリセルは容量素子と、酸化物半導体材料を用いたトランジスタとを有し、隣り合う複数のメモリセル間で当該トランジスタ（酸化物半導体材料を用いたトランジスタ）を直列に電気的に接続する。これにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。
【００１３】
つまり、半導体装置は隣り合う２つのメモリセルを有し、２つのメモリセルのうち一方のメモリセルが有する酸化物半導体材料を用いたトランジスタと、２つのメモリセルのうち他方のメモリセルが有する酸化物半導体材料を用いたトランジスタとは直列に電気的に接続され、一方のメモリセルが有する酸化物半導体材料を用いたトランジスタのソース電極は、他方のメモリセルが有する半導体材料を用いたトランジスタのドレイン電極と接する、または当該ソース電極と当該ドレイン電極を共有することができる。
【００１４】
開示する発明の一態様は、ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは酸化物半導体層を有し、第２のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は選択トランジスタを介して第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は第１のメモリセルの第２のドレイン端子と電気的に接続され、且つ第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第（ｊ−１）のメモリセルの第１のゲート端子と、第（ｊ−１）のメモリセルの第２のソース端子と、第（ｊ−１）のメモリセルの容量素子の端子の他方と電気的に接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端子と、第ｍのメモリセルの容量素子の端子の他方とは電気的に接続され、第ｊのメモリセルの第１のドレイン端子は、第（ｊ−１）のメモリセルの第１のソース端子と電気的に接続される半導体装置である。
【００１５】
開示する発明の他の一態様は、ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、第１の選択線と、第２の選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が第１の選択線と電気的に接続された第１の選択トランジスタと、ゲート端子が第２の選択線と電気的に接続された第２の選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは酸化物半導体層を有し、第２のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は、第２の選択トランジスタを介して、第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は第１のメモリセルの第２のドレイン端子と電気的に接続され、且つ第１の選択トランジスタを介して第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第（ｊ−１）のメモリセルの第１のゲート端子と、第（ｊ−１）のメモリセルの第２のソース端子と、第（ｊ−１）のメモリセルの容量素子の端子の他方と電気的に接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端子と、第ｍのメモリセルの容量素子の端子の他方とは電気的に接続され、第ｊのメモリセルの第１のドレイン端子は、第（ｊ−１）のメモリセルの第１のソース端子と電気的に接続される半導体装置である。
【００１６】
第１のトランジスタは、酸化物半導体以外の材料を用いたトランジスタとすることができる。一例として、第１のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して第１のゲート絶縁層上に設けられた第１のゲート電極と、を有する構成とすることができる。また別の例としては、第１のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第１のゲート絶縁層と、第１のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第１のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。なお、一対の不純物領域の一方を第１のソース電極とし他方を第１のドレイン電極としてもよいし、一対の不純物領域の一方に電気的に接続される電極を第１のソース電極とし他方に電気的に接続される電極を第１のドレイン電極としてもよい。第１のゲート電極は上記トランジスタの第１のゲート端子となり、第１のソース電極は上記トランジスタの第１のソース端子となり、第１のドレイン電極は上記トランジスタの第１のドレイン端子となる。
【００１７】
第２のトランジスタは、酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、第２のゲート絶縁層と、第２のゲート絶縁層を挟んで酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有する構成とすることができる。第２のゲート電極は上記の第２のゲート端子となり、第２のソース電極は上記の第２のソース端子となり、第２のドレイン電極は上記の第２のドレイン端子となる。
【００１８】
なお、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極とは、同一の導電層で形成することができる。また、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方とは、同一の導電層で形成することができる。また、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方と、第（ｊ―１）のメモリセルの第１のゲート電極とは、同一の導電層で形成することができる。つまり、第ｊのメモリセルの第２のドレイン電極と、第（ｊ−１）のメモリセルの第２のソース電極と、第（ｊ−１）のメモリセルの容量素子の端子の他方と、第（ｊ―１）のメモリセルの第１のゲート電極とのいずれか複数、または全ては、同一の導電層で形成することができる。
【００１９】
なお、半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有することが好ましい。
【００２０】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタを各メモリセルに用いることにより、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合（ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましい）であっても、半導体装置は長期にわたって記憶内容を保持することが可能である。
【００２６】
また、開示する発明に係る半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、開示する発明に係る半導体装置では、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。
【００２７】
また、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）よりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００２９】
また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、１つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００３０】
更に、開示する発明に係る半導体装置では、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋ行目のメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋ行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第（ｊ−１）（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを同じ配線（第ｊのワード線）とする。これによって、１つのメモリセルあたりの配線の数を減らし、１つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の構成を示す平面図及び断面図。
【図６】半導体装置の構成を示す平面図及び断面図。
【図７】半導体装置の作製方法を示す図。
【図８】半導体装置の作製方法を示す図。
【図９】半導体装置の作製方法を示す図。
【図１０】半導体装置の作製方法を示す図。
【図１１】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００３２】
開示する発明の実施の形態の一例について図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図１乃至図３を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。
【００３６】
〈基本回路〉
はじめに、基本的な回路構成及びその動作について、図１を参照して説明する。図１（Ａ）は半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図１（Ａ）に示す回路図において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のソース電極及びドレイン電極の他方（例えば、ソース電極）とは電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極及びドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）とトランジスタ１６２のゲート電極とは電気的に接続されている。そして、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極及びドレイン電極の他方（例えば、ソース電極）とは容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と容量素子１６４の電極の他方とは電気的に接続されている。
【００３７】
ここで、トランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【００３８】
なお、トランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。
【００３９】
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。
【００４０】
はじめに、情報の書き込みについて説明する。まず、第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位がトランジスタ１６０のゲート電極及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ１６０のゲート電極には異なる二つの電位に対応する電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが選択的に与えられるものとする。ここで、ＱＬとＱＨの一方をデータ”１”に対応させ、他方をデータ”０”に対応させることによって、メモリセルに１ビットの情報を書き込むことができる。なお、トランジスタ１６０のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、１メモリセルあたり多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させても良い。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される。
【００４１】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４２】
次に、情報の読み出しについて説明する。第２の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、トランジスタ１６０の抵抗は異なる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０をオン状態とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、情報の書き込み時にトランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ１６０のゲート電極にＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０はオン状態となる。一方、書き込みにおいてトランジスタ１６０のゲート電極にＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０はオフ状態のままである。このため、トランジスタ１６０の抵抗状態を検出することで、保持されている情報を読み出すことができる。
【００４３】
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。
【００４４】
例えば、複数のメモリセルのトランジスタ１６０が直列に電気的に接続された構成（ＮＡＮＤ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオン状態となるような電位、つまりＶｔｈ＿Ｌより大きい電位を与えればよい。
【００４５】
また例えば、複数のメモリセルのトランジスタ１６０が直列には接続されず、それぞれ配線と電気的に接続されている構成（ＮＯＲ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第５の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオフ状態となるような電位、つまりＶｔｈ＿Ｈより小さい電位を与えればよい。
【００４６】
次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に対応する電位）が、トランジスタ１６０のゲート電極及び容量素子１６４に与えられる。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にしてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は新たな情報に対応する電荷が保持された状態となる。
【００４７】
このように、開示する発明に係る半導体装置は、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。
【００４８】
なお、トランジスタ１６０のゲート電極は、トランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０のゲート電極とトランジスタ１６２のドレイン電極（またはソース電極）及び容量素子１６４とが電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、ノードＦＧは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードＦＧには電荷が保持される。酸化物半導体材料を用いたトランジスタ１６２のオフ電流は、シリコン半導体にチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによるノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４９】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。
【００５０】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５１】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０及び容量素子１６４が、それぞれ、抵抗及び容量を含んで構成されると考える。Ｒ１及びＣ１は、それぞれ、容量素子１６４の抵抗値及び容量値であり、抵抗値Ｒ１は容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２及びＣ２はそれぞれ、トランジスタ１６０の抵抗値及び容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５２】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流（ゲート電極とソース電極間、またはゲート電極とドレイン電極間のリーク電流）が十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、ノードＦＧに蓄積された電荷の保持期間（情報の保持期間ということもできる）は、主にトランジスタ１６２のオフ電流によって決定されることになる。
【００５３】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、情報の保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６２におけるゲート電極とソース電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、及びＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５４】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位（例えば、情報の読み出しを選択する電位と、情報の読み出しが選択されない電位）の電位差を小さくすることができるためである。
【００５５】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１及びＣ２についても同様にトランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。よって、ゲート絶縁層や容量素子１６４の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５６】
本実施の形態で示す半導体装置においては、ノードＦＧがフラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧはフラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００５７】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が隣接するメモリセルのフローティングゲートに影響を与えないように、メモリセルとメモリセルとの間隔をある程度空ける必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして当該要因は高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００５８】
一方、本実施の形態に係る半導体装置は、酸化物半導体材料を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流によるフローティングゲートへの電荷注入の原理を用いない。すなわち、フラッシュメモリのような、フローティングゲートに電荷を注入するための高電界が不要である。これにより、隣接メモリセルに対する高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００５９】
また、高電界が不要であるため、高電界に対応した大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する利点である。例えば、本実施の形態に係るメモリセルに印加される電圧の最大値（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６０】
更に、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体材料でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては酸化シリコンを採用してεｒ２を３〜４とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置のより一層の高集積化が可能である。
【００６１】
〈応用例〉
次に、図１に示す回路を応用したより具体的な回路構成及び動作について、図２及び図３を参照して説明する。
【００６２】
図２は、メモリセル１９０を縦ｍ（ｍは２以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とすることができる。図２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。
【００６３】
図２に示す半導体装置は、（ｍ＋１）本のワード線ＷＬ（ＷＬ＿１乃至ＷＬ＿（ｍ＋１））と、ｎ本のビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿ｎ）と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線Ｇ＿１及び選択線Ｇ＿２と、ｎ個の選択トランジスタ１８０と、ｎ個の選択トランジスタ１８２とを有する。
【００６４】
ｎ個の選択トランジスタ１８０は、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル１９０との間に配置され、選択線Ｇ＿１とゲート電極が電気的に接続されている。ｎ個の選択トランジスタ１８２は、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１９０とソース線ＳＬとの間に配置され、選択線Ｇ＿２とゲート電極が電気的に接続されている。
【００６５】
ビット線ＢＬは、第１行目のメモリセルのトランジスタ１６２のドレイン電極と電気的に接続され、且つ選択トランジスタ１８０を介して、第１行目のメモリセルのトランジスタ１６０のドレイン電極と電気的に接続される。また、ソース線ＳＬは、選択トランジスタ１８２を介して、第ｍ行目のメモリセルのトランジスタ１６０のソース電極と電気的に接続される。
【００６６】
また、第ｋ行目（ｋは１以上ｍ以下の自然数）のワード線ＷＬ＿ｋは、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極と電気的に接続され、第（ｋ＋１）行目のワード線ＷＬ＿（ｋ＋１）は、第ｋ行目のメモリセルの容量素子１６４の電極の一方と電気的に接続される。
【００６７】
また、第ｊ行目（ｊは２以上ｍ以下の自然数）のメモリセルのトランジスタ１６０のドレイン電極は、第（ｊ−１）行目のメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。
【００６８】
また、第ｊ行目のメモリセルのトランジスタ１６２のドレイン電極は、第（ｊ−１）行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方と電気的に接続される。また、第ｍ行目のメモリセルのトランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極と、容量素子１６４の電極の他方とは電気的に接続される。
【００６９】
図２中のメモリセル１９０の構成は、図１（Ａ）と同様である。すなわち、第ｋ行ｑ（ｑは１以上ｎ以下の自然数）列目のメモリセル１９０に注目すると、図１（Ａ）における第１の配線及び第３の配線が共通して図２におけるビット線ＢＬ＿ｑと電気的に接続され、図１（Ａ）における第２の配線が図２におけるソース線ＳＬと電気的に接続される。また、図１（Ａ）における第４の配線が図２におけるワード線ＷＬ＿ｋと電気的に接続され、図１（Ａ）における第５の配線が図２におけるワード線ＷＬ＿（ｋ＋１）と電気的に接続される。
【００７０】
ただし、図２では、各メモリセル１９０のトランジスタ１６２が列方向に直列に電気的に接続され、且つ、各メモリセル１９０のトランジスタ１６０が列方向に直列に電気的に接続されているので、第１行目のメモリセルのみが他のメモリセルを介することなくビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのみが他のメモリセルを介することなくソース線ＳＬと電気的に接続される。他の行のメモリセルは同じ列の他のメモリセルを介してビット線ＢＬ及びソース線ＳＬと電気的に接続される。
【００７１】
ここで、図２に示す半導体装置の第（ｊ−１）行目のメモリセルのノードＦＧには、図１（Ａ）に示す構成に加えて、第ｊ行目のメモリセル１９０のトランジスタ１６２のドレイン電極が電気的に接続されることになる。第ｊ行目のメモリセルにおいても、第（ｊ−１）行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ１６２はオフ電流が極めて小さい。そのため、図２に示す半導体装置のメモリセル１９０においても、図１（Ａ）に示す半導体装置と同様に、トランジスタ１６２をオフ状態にすることでノードＦＧの電位を極めて長時間にわたって保持することが可能である。
【００７２】
図２に示す構成のように、複数のメモリセル１９０においてトランジスタ１６２を直列に電気的に接続することによって、各メモリセル１９０間でトランジスタ１６２のソース電極及びドレイン電極を互いに接するように、または共有することができる。これにより、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。
【００７３】
それに対して、メモリセル１９０のトランジスタ１６２を直列接続せず、各メモリセル１９０においてトランジスタ１６２のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ１６２のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線ＢＬなどの配線に接続する必要がある。つまり、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。
【００７４】
よって、図２に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ２〜１２Ｆ２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００７５】
更に、図２に示すように、ワード線ＷＬ＿ｋは、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極と電気的に接続され、ワード線ＷＬ＿（ｋ＋１）は、第ｋ行目のメモリセルの容量素子１６４の電極の一方と電気的に接続される。そのため、第（ｊ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｊ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｊ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを同じ配線（ワード線ＷＬ＿ｊ）とする。これによって、１つのメモリセルあたりの配線の数を更に減らし、１つのメモリセルあたりの占有面積を更に低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００７６】
なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、及び選択トランジスタ１８２は必ずしも設ける必要はなく、選択線Ｇ＿１及び選択トランジスタ１８０、または、選択線Ｇ＿２及び選択トランジスタ１８２の一組を省略することが可能である。
【００７７】
図２に示す構成において、情報の書き込み、及び読み出しは、基本的に図１と同様である。ただし、情報の書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。その理由は、第ｊ行目のメモリセルのノードＦＧが、第ｊ行目のメモリセルのトランジスタ１６２を介して隣接する第（ｊ−１）行目のメモリセルのノードＦＧと接続されているためである。図２に示す構成において情報の書き込み、保持、読み出しの動作の説明を図３のタイミングチャートを参照して行う。タイミングチャート中のＷＬ、ＢＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図３のタイミングチャートでは、第ｋ行第１列目にデータ”１”を書き込み、第ｋ行第２乃至ｎ列目にデータ”０”を書き込む場合、及び第ｋ行第１列目からデータ”１”を読み出し、第ｋ行第２乃至ｎ列目からデータ”０”を読み出す場合を例示する。
【００７８】
ノードＦＧに電位Ｖ１または電位Ｖ２（Ｖ１＜Ｖ２とする）のいずれかを与え、ノードＦＧに電位Ｖ２を与えたときに保持される情報をデータ”１”、ノードＦＧに電位Ｖ１を与えたときに保持される情報をデータ”０”とする場合について説明する。
【００７９】
第ｋ行目のメモリセルに情報を書き込む場合を例に説明する。まず、選択線Ｇ＿１の電位を例えば基準電位ＧＮＤ（０Ｖ）とし、選択線Ｇ＿２の電位をＶ３（例えば、電源電位ＶＤＤ）とする。こうして選択トランジスタ１８２をオン状態とし、選択トランジスタ１８０をオフ状態とする。なお、少なくとも情報書き込み期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。
【００８０】
また、書き込み対象のメモリセル１９０（第ｋ行目のメモリセル）のトランジスタ１６２のゲート電極に電気的に接続されるワード線ＷＬ＿ｋの電位をＶ４とする。電位Ｖ４は、トランジスタ１６２のしきい値電圧をＶｔｈ（１６２）とすると、Ｖ２＋Ｖｔｈ（１６２）＜Ｖ４とする。こうして、第ｋ行目のメモリセルのトランジスタ１６２をオン状態にして、第ｋ行目のメモリセルのノードＦＧにＶ２またはＶ１を与える。第ｋ行目のメモリセルにデータ”０”を書き込む場合には、ビット線ＢＬにはＶ１を与え、第ｋ行目のメモリセルにデータ”１”を書き込む場合には、ビット線ＢＬにはＶ２を与える。こうして、図３のタイミングチャートの「ｋ行目書き込み」に示す通り、第１列目に対応するビット線ＢＬ＿１にはＶ２を与えて第ｋ行第１列目にデータ”１”を書き込み、第２乃至第ｎ列目に対応するビット線ＢＬ＿２〜ＢＬ＿ｎにはＶ１を与えて第ｋ行第２乃至ｎ列目にデータ”０”を書き込む。
【００８１】
なお、書き込み対象のメモリセル（第ｋ行目のメモリセル）とビット線ＢＬとの間に他のメモリセル（第１乃至第（ｋ−１）行目のメモリセル）が存在する場合には、ワード線ＷＬ＿１〜ＷＬ＿（ｋ−１）の電位をＶ４として、第１乃至第（ｋ−１）行目のメモリセルのトランジスタ１６２をオン状態とし、ビット線ＢＬの電位が書き込み対象のメモリセル（第ｋ行目のメモリセル）のトランジスタ１６２のドレイン電極に与えられる状態にする。
【００８２】
なお、第ｋ行目のメモリセルに情報を書き込む場合、ワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿（ｍ＋１）の電位は例えば基準電位ＧＮＤ（０Ｖ）とすることができる。こうして、第（ｋ＋１）乃至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位を基準電位ＧＮＤ（０Ｖ）とすると共に、第ｋ乃至第ｍ行目のメモリセル（特に、情報の書き込みが行われる第ｋ行目のメモリセル）の容量素子１６４の一方の電極（ノードＦＧと電気的に接続されていない側の電極）の電位を例えば基準電位ＧＮＤ（０Ｖ）とすることができる。第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位を０Ｖとすることで、トランジスタ１６２をオフ状態とすることができる。これは、トランジスタ１６２のドレイン電極およびソース電極には、電位Ｖ１もしくは電位Ｖ２が与えられているためである。つまり、トランジスタ１６２のしきい値電圧をＶｔｈ（１６２）とすると、Ｖｔｈ（１６２）＋Ｖ１＞０となるように電位Ｖ１が選ばれている。その結果、第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６０のゲート電極に蓄積された電荷は保持される。なお、ワード線ＷＬ＿（ｋ＋１）〜ＷＬ＿（ｍ＋１）の電位は、０Ｖに限らず、第（ｋ＋１）行至第ｍ行目のメモリセルのトランジスタ１６２がオフ状態となるような電位であればよい。
【００８３】
そして、対象のメモリセル１９０（第ｋ行目のメモリセル）に電気的に接続されるワード線ＷＬ＿ｋの電位をＧＮＤ（０Ｖ）とすることにより書き込みを終了する。ワード線ＷＬ＿ｋの電位をＧＮＤ（０Ｖ）にすると、第ｋ行目のメモリセルのトランジスタ１６２はオフ状態となり、ノードＦＧに蓄積された電荷は保持される。ノードＦＧにデータ”１”に対応するＶ２が与えられている場合、ノードＦＧの電位はＶ２となり、ノードＦＧにデータ”０”に対応するＶ１与えられていれば、ノードＦＧの電位はＶ１となる。
【００８４】
トランジスタ１６２のオフ電流は極めて小さいからトランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００８５】
なお、第ｋ行目のメモリセルに情報の書込みを行う場合、第１乃至第ｋ行のメモリセルのトランジスタ１６２をオン状態とする必要があるため、第（ｋ−１）行目のメモリセル（ビット線ＢＬにより近いメモリセル１９０）への情報の書き込みは、第ｋ行目のメモリセルへの書き込み後に行う必要がある。こうして、第ｍ行目のメモリセルから順に第１行目のメモリセルまで情報の書き込み及び保持が行われる。
【００８６】
次に、第ｋ行目のメモリセルから情報を読み出す場合を例に説明する。なお、図３のタイミングチャートの「ｋ行目読み出し」では、第ｋ行第１列目のメモリセルにはデータ”１”が書き込まれ、第ｋ行第２乃至ｎ列目のメモリセルにはデータ”０”が書き込まれている場合の情報の読み出しを例示した。読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿（ｋ＋１）の電位をＶ０とし、また読み出し対象ではない第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセルの容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿ｋ及びワード線ＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）の電位をＶ５（Ｖ５＞Ｖ０）とし、かつ選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とする。
【００８７】
読み出し対象のメモリセル（第ｋ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿（ｋ＋１）の電位をＶ０とすると、読み出し対象のメモリセル（第ｋ行目のメモリセル）がデータ”１”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ２が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオン状態となる。一方で、読み出し対象のメモリセル（第ｋ行目のメモリセル）がデータ”０”を格納していた場合、つまり、書き込み時にノードＦＧに電位Ｖ１が与えられた場合、第ｋ行目のメモリセルのトランジスタ１６０はオフ状態となる。つまり、下記（式１）が成り立つように、電位Ｖ０が選ばれる。なお、αはカップリング比（α＝Ｃ１／（Ｃ１＋Ｃ２））を表し、Ｖｔｈ（１６０）はトランジスタ１６０のしきい値電圧を表す。言い換えると、電位Ｖ０は上述の図１の説明で述べたとおり、Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位となるように選ばれる。
【００８８】
Ｖ１＋Ｖ０×α＜Ｖｔｈ（１６０）＜Ｖ２＋Ｖ０×α （式１）
【００８９】
また、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセル）の容量素子１６４に電気的に接続されるワード線ＷＬ＿１〜ＷＬ＿ｋ及びワード線ＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）の電位をＶ５とすると、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行目のメモリセル及び第（ｋ＋１）乃至第ｍ行目のメモリセル）にデータ”１”が書き込まれている場合であってもデータ”０”が書き込まれている場合であっても、読み出し対象ではないメモリセルのトランジスタ１６０はオン状態となる。つまり、下記（式２）が成り立つように、電位Ｖ５が選ばれる。
【００９０】
Ｖｔｈ（１６０）＜Ｖ１＋Ｖ５×α （式２）
【００９１】
また、選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ３とすると、選択トランジスタ１８０及び選択トランジスタ１８２はオン状態となる。そのため、第１行目のメモリセルのトランジスタ１６０のドレイン電極はオン状態となった選択トランジスタ１８０を介してビット線ＢＬと電気的に接続され、第ｍ行目のメモリセルのトランジスタ１６０のソース電極はオン状態となった選択トランジスタ１８２を介してソース線ＳＬと電気的に接続される。なお、少なくとも情報読み出しの期間中、ソース線ＳＬには一定の電位（例えば、基準電位ＧＮＤ（０Ｖ））が与えられている。
【００９２】
ビット線ＢＬには読み出し回路が電気的に接続される。読み出し回路の構成の一例を図４に示す。図４に示す読み出し回路では、ビット線ＢＬ（ビット線ＢＬ＿１乃至ＢＬ＿ｎのそれぞれに対応）は、リードイネーブル信号（図４中、「ＲＥ」と表記）によって制御されるスイッチ４０３を介して、クロックドインバータ４０２、及び、トランジスタ４０１のソースとドレインの一方に電気的に接続される。トランジスタ４０１のゲート、及びソースとドレインの他方は配線４００と電気的に接続される。クロックドインバータ４０２はリードイネーブル信号（ＲＥ）と当該信号の反転信号（図４中、「ＲＥＢ」と表記）が入力される。
【００９３】
情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”１”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオン状態となる。そのため、対応するビット線ＢＬ＿ｑに電気的に接続された第ｑ列のメモリセルのトランジスタ１６０、選択トランジスタ１８０、及び選択トランジスタ１８２が全てオン状態となる。こうして、ビット線ＢＬ＿ｑとソース線ＳＬの間は低抵抗状態となり、クロックドインバータ４０２にはソース線ＳＬに与えられた電位（基準電位ＧＮＤ（０Ｖ））に近い電位、即ち低電位が入力され、読み出し回路の出力（図４中、「Ｄ」と表記）はＶＤＤに近い電位となる。
【００９４】
一方、情報の読み出し対象のメモリセル（例えば、第ｋ行第ｑ列のメモリセル）にデータ”０”が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ１６０はオフ状態となる。そのため、ビット線ＢＬ＿ｑとソース線ＳＬの間は高抵抗状態となり、クロックドインバータ４０２には配線４００に与えられた電位（電源電位ＶＤＤ）、即ち高電位が入力され、読み出し回路の出力（Ｄ）は０Ｖとなる。
【００９５】
このように、情報の読み出し対象のメモリセルに保持されたデータに応じて、ビット線ＢＬとソース線ＳＬの間の抵抗状態が変化し、データを読み出すことができる。
【００９６】
なお、読み出し回路の構成は図４に示した構成に限定されない。ビット線ＢＬとソース線ＳＬの間の抵抗状態の違いを検出可能な回路であれば、任意の構成の回路を適用することが可能である。
【００９７】
なお、第ｋ行目のメモリセルから情報を読み出すとき、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２はオフ状態である必要がある。仮にトランジスタ１６２がオン状態となると、ノードＦＧの電位が変動し、書き込まれた情報を保持することができなくなってしまうからである。
【００９８】
ここで、図２に係る構成では、第（ｋ−１）行目のメモリセルの容量素子１６４の電極の一方に電気的に接続される配線と、第ｋ行目のメモリセルのトランジスタ１６２のゲート電極に電気的に接続される配線とを、共有する。そこで、上述した読み出し動作において、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２がオフ状態となるための、トランジスタ１６０のしきい値Ｖｔｈ（１６０）、トランジスタ１６２のしきい値Ｖｔｈ（１６２）、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｃ１、Ｃ２について考察する。
【００９９】
読み出し動作において、トランジスタ１６２がオフ状態であるためには、各メモリセルにおいて、トランジスタ１６２のソースとゲートの間の電圧とドレインとゲートの間の電圧がいずれもＶｔｈ（１６２）以下であることが必要である。第ｋ行目のメモリセルのトランジスタ１６２のゲート電極の電位は電位Ｖ５、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ０×αであるから、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるためには、下記（式３）が成り立つ必要がある。
【０１００】
Ｖ５−Ｖ１−Ｖ０×α＜Ｖｔｈ（１６２） （式３）
【０１０１】
また、第（ｋ＋１）行目のメモリセルのトランジスタ１６２のゲート電極の電位が電位Ｖ５の場合、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ５×αであり、第（ｋ＋１）行目のメモリセルのトランジスタ１６２のゲート電極の電位が電位Ｖ０の場合、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ０×αである。第（ｋ＋１）行目のメモリセルのトランジスタ１６２がオフ状態であるためには、Ｖ５−Ｖ５×α−Ｖ１＜Ｖｔｈ（１６２）、及びＶ０―Ｖ０×α−Ｖ１＜Ｖｔｈ（１６２）が成り立つ必要があるが、Ｖ５＞Ｖ０であるから、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるための式（式３）が満たされれば、自動的に第（ｋ＋１）行目のメモリセルのトランジスタ１６２はオフ状態となる。
【０１０２】
第１行目乃至第（ｋ−１）行目、及び第（ｋ＋２）行目乃至第ｍ行目のメモリセルのトランジスタ１６２のゲート電極の電位は電位Ｖ５、当該トランジスタ１６２のソース電極もしくはドレイン電極の最も低い電位はＶ１＋Ｖ５×αであるから、第１行乃至第（ｋ−１）行目、及び第（ｋ＋２）行乃至第ｍ行目のメモリセルのトランジスタ１６２がオフ状態であるためには、Ｖ５−Ｖ５×α−Ｖ１＜Ｖｔｈ（１６２）が成り立つ必要があるが、第ｋ行目のメモリセルのトランジスタ１６２がオフ状態であるための式（式３）が満たされれば、自動的に第１行乃至第（ｋ−１）行目のメモリセル、及び第（ｋ＋２）行目乃至第ｍ行目のメモリセルのトランジスタ１６２はオフ状態となる。
【０１０３】
例えば、Ｖｔｈ（１６０）＝１Ｖ、Ｖｔｈ（１６２）＝１Ｖ、カップリング比α（＝Ｃ１／（Ｃ１＋Ｃ２））を０．５とした場合、（式１）乃至（式３）、及びＶ５＞Ｖ０、Ｖ２＞Ｖ１が成り立つような電位の一例として、Ｖ０を−２Ｖ、Ｖ１を１．５Ｖ、Ｖ２を２．５Ｖ、Ｖ３を３Ｖ、Ｖ４を３Ｖ、Ｖ５を０Ｖとすることができる。
【０１０４】
このときの読み出し動作を検証する。ワード線ＷＬ＿１〜ＷＬ＿ｋ及びＷＬ＿（ｋ＋２）〜ＷＬ＿（ｍ＋１）に０Ｖ（Ｖ５）が入力され、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行及び第（ｋ＋１）乃至第ｍ行目のメモリセル）のノードＦＧは、データ”０”が格納されている場合は１．５Ｖ（＝Ｖ１＋Ｖ５×α）の電位となり、データ”１”が格納されている場合には２．５Ｖ（＝Ｖ２＋Ｖ５×α）となる。Ｖｔｈ（１６０）は１Ｖであるため、読み出し対象ではないメモリセル（第１乃至第（ｋ−１）行及び第（ｋ＋１）乃至第ｍ行目のメモリセル）のトランジスタ１６０をオン状態とすることができる。一方、ワード線ＷＬ＿（ｋ＋１）には−２Ｖ（Ｖ０）が入力され、読み出し対象のメモリセル（第ｋ行のメモリセル）のノードＦＧの電位はデータ”０”が格納されている場合は０．５Ｖ（＝Ｖ１＋Ｖ０×α）の電位となり、データ”１”が格納されている場合には１．５Ｖ（＝Ｖ２＋Ｖ０×α）となる。ここで、Ｖｔｈ（１６０）は１Ｖであるため、データ”０”が格納されている場合はトランジスタ１６０をオフ状態とすることができ、データ”１”が格納されている場合にはトランジスタ１６０をオン状態とすることができる。更に、ワード線ＷＬ＿１〜ＷＬ＿（ｍ＋１）は、−２Ｖ（Ｖ０）または０Ｖ（Ｖ５）のいずれかの電位であるため、トランジスタ１６２のソースまたはドレインの電位（即ち、ノードＦＧの電位）は、０．５Ｖ、１．５Ｖ、２．５Ｖのいずれかとなる。ここで、Ｖｔｈ（１６２）は１Ｖであるので、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２をオフ状態とすることできる。
【０１０５】
こうして、上記設定により、全てのメモリセル（第１乃至第ｍ行目のメモリセル）のトランジスタ１６２はオフ状態として、第ｋ行目のメモリセルから情報を読み出すことができる。
【０１０６】
なお、トランジスタ１６０のしきい値、トランジスタ１６２のしきい値、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の具体的な電位は上記電位に限定されず様々な値に設定することができることはいうまでもない。
【０１０７】
更に、ここでは、トランジスタ１６０、トランジスタ１６２、選択トランジスタ１８０、及び選択トランジスタ１８２がすべてｎチャネル型のトランジスタである場合について説明したが、これに限定されない。それ以外の場合においても、情報の書き込み、読み出し時に、メモリセルアレイを構成するトランジスタの状態（オン状態であるかオフ状態であるか）が上記説明と同様になるよう、各電位の値を定めればよい。
【０１０８】
図２に係る構成では、各メモリセル１９０を構成するトランジスタ１６２を直列に接続するため、任意の行の情報のみを書き換えることは困難である。そのため、駆動方法としては、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルから順番にデータを書き込むことが好ましい。なお、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルにデータ”０”を書き込むことで、第１行乃至第（ｍ−１）行目のメモリセルにもデータ”０”が書き込まれる。これにより、第１行乃至第ｍ行目のメモリセルからなるブロックの一括消去を行うことも可能である。
【０１０９】
本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合（ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましい）であっても、半導体装置は長期にわたって記憶内容を保持することが可能である。
【０１１０】
また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。
【０１１１】
更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）よりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１１２】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１１３】
また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、１つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１１４】
更に、本実施の形態に示す半導体装置では、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋ行目のメモリセルの第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋ行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第（ｊ−１）（ｊは２以上ｍ以下の自然数）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを、共有する。すなわち、第（ｊ−１）のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第ｊのメモリセルの第２のゲート端子に電気的に接続される配線とを同じ配線（第ｊのワード線）とする。これによって、１つのメモリセルあたりの配線の数を減らし、１つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１１５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１６】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図５乃至図１０を参照して説明する。
【０１１７】
〈半導体装置の断面構成及び平面構成〉
図５は、図２の回路図で示した半導体装置の、メモリセル１９０の構成の一例である。図５（Ａ）には半導体装置の平面を、図５（Ｂ）及び図５（Ｃ）には半導体装置の断面を、それぞれ示す。ここで、図５（Ｂ）は、図５（Ａ）のＡ１−Ａ２における断面に相当する。図５（Ｃ）は、図５（Ａ）のＢ１−Ｂ２における断面に相当する。また、図５（Ａ）において、Ａ１−Ａ２に平行な方向が図２の回路図における列方向であり、Ａ１−Ａ２に垂直な方向が図２の回路図における行方向である。
【０１１８】
図５（Ａ）から（Ｃ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料（例えばシリコン等）を用いたトランジスタ１６０を有し、上部に酸化物半導体材料を用いたトランジスタ１６２と、容量素子１６４とを有するものである。なお、図５（Ａ）及び図５（Ｂ）では、図２における隣り合う２つのメモリセル１９０の構成を代表的に示す。各メモリセルにはトランジスタ１６０、トランジスタ１６２、容量素子１６４がそれぞれ１つずつ含まれる例を示す。図示したメモリセルのうちの一方に含まれるトランジスタ１６０を左側のトランジスタ１６０と呼び、他方のメモリセルに含まれるトランジスタ１６０を右側のトランジスタ１６０と呼んで説明する。図示したメモリセルのうちの一方に含まれるトランジスタ１６２を左側のトランジスタ１６２と呼び、他方のメモリセルに含まれるトランジスタ１６２を右側のトランジスタ１６２と呼んで説明する。また、図示したメモリセルのうちの一方に含まれる容量素子１６４を左側の容量素子１６４と呼び、他方のメモリセルに含まれる容量素子１６４を右側の容量素子１６４と呼んで説明する。
【０１１９】
実際には、メモリセルは２つではなく、図２の回路図に示すように、第１行乃至第ｍ行目のメモリセルが設けられ、同じ列の各メモリセルのトランジスタ１６０は互いに直列に電気的に接続され、各メモリセルのトランジスタ１６２は互いに直列に電気的に接続されている。なお、図５では選択トランジスタ１８０及び選択トランジスタ１８２は図示しないが、トランジスタ１６０と同様の構成とすることができる。
【０１２０】
なお、トランジスタ１６０及びトランジスタ１６２は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２１】
図５（Ａ）及び図５（Ｂ）における左側のトランジスタ１６０は、半導体材料（例えばシリコン等）を含む基板１００に設けられたチャネル形成領域１１６ａと、チャネル形成領域１１６ａを挟むように設けられた不純物領域１２０ａ及び不純物領域１２０ｂと、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂと、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、を有する。図５（Ａ）及び図５（Ｂ）における右側のトランジスタ１６０は、半導体材料（例えばシリコン等）を含む基板１００に設けられたチャネル形成領域１１６ｂと、チャネル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｂ及び不純物領域１２０ｃと、不純物領域１２０ｂ及び不純物領域１２０ｃに接する金属化合物領域１２４ｂ及び金属化合物領域１２４ｃと、チャネル形成領域１１６ｂ上に設けられたゲート絶縁層１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する。
【０１２２】
なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【０１２３】
なお、本明細書中において、不純物領域１２０ａ、不純物領域１２０ｂ及び不純物領域１２０ｃをまとめて、不純物領域１２０と記載する場合がある。本明細書中において、金属化合物領域１２４ａ、金属化合物領域１２４ｂ、及び金属化合物領域１２４ｃをまとめて、金属化合物領域１２４と記載する場合がある。本明細書中において、チャネル形成領域１１６ａ及びチャネル形成領域１１６ｂをまとめて、チャネル形成領域１１６と記載する場合がある。本明細書中において、ゲート絶縁層１０８ａ及びゲート絶縁層１０８ｂをまとめて、ゲート絶縁層１０８と記載する場合がある。また、本明細書中において、ゲート電極１１０ａ及びゲート電極１１０ｂをまとめて、ゲート電極１１０と記載する場合がある。
【０１２４】
ここで、トランジスタ１６０は、ソース領域またはドレイン領域として機能する不純物領域１２０及び金属化合物領域１２４を共有して、第１行目から第ｍ行目まで直列に電気的に接続される。図５（Ｂ）において、不純物領域１２０ｂ及び金属化合物領域１２４ｂは左側のトランジスタ１６２のソース領域またはドレイン領域の一方となり、且つ右側のトランジスタ１６２のソース領域またはドレイン領域の他方となる。つまり、第（ｊ−１）行目（ｊは２以上ｍ以下の自然数）のトランジスタ１６０のソース領域として機能する不純物領域１２０及び金属化合物領域１２４は、第ｊ行目のトランジスタ１６０のドレイン領域として機能することになる。このように、メモリセル１９０のトランジスタ１６０を直列に接続することによって、各メモリセル１９０間でトランジスタ１６０のソース領域及びドレイン領域を共有することができる。つまり、各メモリセル１９０において、トランジスタ１６０のソース領域またはドレイン領域の一方を、開口部を設けて別の層に形成された配線（例えば配線１５８）に接続する必要がない。よって、トランジスタ１６０の平面レイアウトは、トランジスタ１６２に容易に重ねることができ、メモリセル１９０の占有面積の低減を図ることができる。
【０１２５】
また、図５（Ｃ）に示すように、基板１００上には素子分離絶縁層１０６が設けられている。こうして、トランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域は、隣り合う列の同じ行のメモリセルに含まれるトランジスタ１６０のソース領域、チャネル形成領域、及びドレイン領域と絶縁されている。
【０１２６】
トランジスタ１６０上に、ゲート電極１１０の上面を露出させるように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５（Ｂ）及び図５（Ｃ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域１２０を設けても良い。絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域（酸化物半導体層１４４）を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【０１２７】
図５（Ａ）及び図５（Ｂ）における左側のトランジスタ１６２は、絶縁層１２８上に形成された電極１４２ａ及び電極１４２ｂと、電極１４２ａ及び電極１４２ｂの一部と接する酸化物半導体層１４４ａと、酸化物半導体層１４４ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４ａと重畳するように設けられたゲート電極１４８ａと、を有する。図５（Ａ）及び図５（Ｂ）における右側のトランジスタ１６２は、絶縁層１２８上に形成された電極１４２ｂ及び電極１４２ｃと、電極１４２ｂ及び電極１４２ｃの一部と接する酸化物半導体層１４４ｂと、酸化物半導体層１４４ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４ｂと重畳するように設けられたゲート電極１４８ｂと、を有する。
【０１２８】
なお、本明細書中において、酸化物半導体層１４４ａ、酸化物半導体層１４４ｂをまとめて、酸化物半導体層１４４と記載する場合がある。本明細書中において、電極１４２ａ、電極１４２ｂ及び電極１４２ｃをまとめて、電極１４２と記載する場合がある。本明細書中において、ゲート電極１４８ａ及びゲート電極１４８ｂをまとめて、ゲート電極１４８と記載する場合がある。
【０１２９】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１３０】
また、トランジスタ１６２は、電極１４２をお互いに共有して、第１行目から第ｍ行目まで直列に電気的に接続される。図５（Ｂ）において、電極１４２ｂは左側のトランジスタ１６２のソース電極またはドレイン電極の一方となり、且つ右側のトランジスタ１６２のソース電極またはドレイン電極の他方となる。つまり、第（ｊ−１）行目（ｊは２以上ｍ以下の自然数）のトランジスタ１６２のソース電極として機能する電極１４２と、第ｊ行目のトランジスタ１６２のドレイン電極として機能する電極１４２とは、同一の導電層で形成されることになる。
【０１３１】
このように、メモリセル１９０のトランジスタ１６２を直列に接続することによって、各メモリセル１９０間でトランジスタ１６２の電極１４２を互いに共有することができる。これにより、メモリセル１９０の平面レイアウトには、トランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。よって、メモリセル１９０の平面レイアウトの列方向の長さを小さくすることができる。
【０１３２】
なお、ゲート電極１４８は、図２に示す回路図における、ワード線ＷＬ及び容量素子１６４の端子（電極）の一方としても機能する。
【０１３３】
図５における左側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ａと、ゲート絶縁層１４６と、ゲート電極１４８ａとを有する。つまり、左側の容量素子１６４は、電極１４２ａを一方の電極とし、ゲート電極１４８ａを他方の電極とし、ゲート絶縁層１４６を誘電体層とする。図５における右側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ｂと、ゲート絶縁層１４６と、ゲート電極１４８ｂとを有する。つまり、右側の容量素子１６４は、電極１４２ｂを一方の電極とし、ゲート電極１４８ｂを他方の電極とし、ゲート絶縁層１４６を誘電体層とする。容量素子１６４はトランジスタ１６０に重ねて配置することができ、トランジスタ１６２と構成の一部を共有して形成されるので、メモリセル１９０の占有面積の低減を図ることができる。
【０１３４】
よって、メモリセル１９０の平面レイアウトを図５に示すような構成にすることにより、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１３５】
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５４が設けられている。そして、絶縁層１５４上には配線１５８が形成される。ここで、配線１５８は、図２に示す回路図におけるビット線ＢＬとして機能する。なお、図５（Ａ）から（Ｃ）では図示しないが、配線１５８は、絶縁層１５４、絶縁層１５０、ゲート絶縁層１４６等に形成された開口部において、第１行目のトランジスタ１６２のソース電極またはドレイン電極と電気的に接続されている。
【０１３６】
以上のような構成とすることにより、トランジスタ１６０、トランジスタ１６２及び容量素子１６４からなる、メモリセル１９０の平面レイアウトの大きさを低減することができる。このような平面レイアウトを採用することにより、図２に示す回路の高集積化を図ることができ、例えば、最小加工寸法をＦとして、メモリセルの占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。
【０１３７】
なお、開示する発明に係る半導体装置の構成は、図５（Ａ）から（Ｃ）に示されるものに限定されない。図５に示される構成において電極の接続関係等の詳細については適宜変更することができる。例えば、図５に示す構成では、酸化物半導体層１４４が電極１４２の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層１４４を電極１４２の上に設けてもよい。酸化物半導体層１４４を電極１４２の上に設けた例を図６に示す。なお、図６において図５と同じ部分は同じ符号を用いて示す。
【０１３８】
図６に示した構成において、電極１４２ａ、電極１４２ｂ及び電極１４２ｃの端部は、テーパー形状であることが好ましい。電極１４２ａ、電極１４２ｂ及び電極１４２ｃの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１３９】
図６における左側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ゲート電極１４８ａとを有する。つまり、左側の容量素子１６４は、電極１４２ａを一方の電極とし、ゲート電極１４８ａを他方の電極とし、酸化物半導体層１４４とゲート絶縁層１４６とを誘電体層とする。図６における右側の容量素子１６４は、絶縁層１２８上に形成された電極１４２ｂと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ゲート電極１４８ｂとを有する。つまり、右側の容量素子１６４は、電極１４２ｂを一方の電極とし、ゲート電極１４８ｂを他方の電極とし、酸化物半導体層１４４とゲート絶縁層１４６とを誘電体層とする。図５に示した構成では容量素子１６４を構成する誘電体層はゲート絶縁層１４６のみであったのに対し、図６に示した構成では容量素子１６４の誘電体層は、酸化物半導体層１４４とゲート絶縁層１４６で構成される。図６に示した構成では図５に示した構成に対して酸化物半導体層１４４を列方向に延びた形状とすることができる。即ち、第１乃至第ｍ行目のメモリセルにおいて、酸化物半導体層１４４を共有する構成とすることができる。なお、酸化物半導体層１４４は隣り合う列では分断されている。また、図６に示した構成では図５に示した構成よりも容量素子１６４の絶縁体の厚みを大きくすることができるので、容量素子１６４のリークを低減することができる。
【０１４０】
図５や図６に示した構成では、トランジスタ１６０が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ１６０はＳＯＩ基板上に形成してもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ１６０は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。
【０１４１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図７及び図８を参照して説明し、その後、上部のトランジスタ１６２及び容量素子１６４の作製方法について図９及び図１０を参照して説明する。なお、図７乃至図１０では図５（Ａ）または図６（Ａ）のＡ１−Ａ２’及びＢ１―Ｂ２における断面を図示し、その作製方法の一例を示す。即ち、左側のトランジスタ１６０、左側のトランジスタ１６２及び左側の容量素子１６４を代表例として示し、その作製方法の一例を示す。なお、その他のトランジスタ等（例えば、右側のトランジスタ１６０、右側のトランジスタ１６２、右側の容量素子１６４）の作製方法についても、左側のトランジスタ１６０、左側のトランジスタ１６２及び左側の容量素子１６４と同様とすることができる。
【０１４２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図７（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板１００として、特にシリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１４３】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６ａとなる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板１００中に生じる欠陥の改善等を図るのが望ましい。
【０１４４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図７（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１４５】
次に、保護層１０２をマスクとして基板１００のエッチングを行い、基板１００の保護層１０２に覆われていない領域（露出している領域）の一部を除去する。（図７（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１４６】
次に、基板１００を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層１０６を形成する（図７（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域１０４が形成される。なお、保護層１０２をマスクとした基板１００のエッチング後、または素子分離絶縁層１０６の形成後には、保護層１０２を除去する。
【０１４７】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１４８】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１４９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。
【０１５０】
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ及びゲート電極１１０ａを形成する（図７（Ｄ）参照）。
【０１５１】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６ａ及び不純物領域１２０ａ、不純物領域１２０ｂを形成する（図７（Ｅ）参照）。なお、ここでは、トランジスタ１６０はｎチャネル型トランジスタとし、ｎチャネル型トランジスタを形成するために半導体領域１０４にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ１６０をｐチャネル型トランジスタとする場合には、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などの導電型を付与する不純物元素を添加して、チャネル形成領域１１６ａ及び不純物領域１２０ａ、不純物領域１２０ｂを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ１６０が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１５２】
なお、ゲート電極１１０ａの周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域（例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域）を半導体領域１０４に形成しても良い。
【０１５３】
次に、ゲート電極１１０ａ、不純物領域１２０ａ及び不純物領域１２０ｂを覆うように金属層１２２を形成する（図８（Ａ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１５４】
次に、熱処理を施して、金属層１２２と半導体領域１０４の表面の半導体材料とを反応させる。これにより、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂが形成される（図８（Ａ）参照）。なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ１６０の素子特性を向上させることができる。
【０１５５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域１２４ａ及び金属化合物領域１２４ｂを形成した後には、金属層１２２は除去する。
【０１５６】
こうして、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図８（Ｂ）参照）。このようなトランジスタ１６０は高速動作が可能であるという特徴を有する。このため、トランジスタ１６０を用いることで、半導体装置は情報の読み出しを高速に行うことができる。
【０１５７】
次に、上述の工程により形成されたトランジスタ１６０を覆うように、絶縁層１２８を形成する（図８（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。
【０１５８】
その後、トランジスタ１６２及び容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０ａの上面を露出させる（図８（Ｄ）参照）。ゲート電極１１０ａの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ１６２の特性を向上させるために絶縁層１２８の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１５９】
なお、図７及び図８を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１６０】
例えば、図示しないが、絶縁層１２８に対して、トランジスタ１６０と同様に作製される選択トランジスタ１８０や選択トランジスタ１８２の金属化合物領域に達する開口を形成し、当該金属化合物領域と接する配線を形成してもよい。例えば、選択トランジスタ１８２の金属化合物領域と接する配線を形成し、ソース線ＳＬとしてもよい。選択トランジスタ１８０の金属化合物領域と接する配線を形成し、後に形成される配線１５８と接続してもよい。
【０１６１】
〈上部のトランジスタの作製方法〉
次に、上部トランジスタ１６２及び容量素子１６４の作製方法について説明する。図５に示した構成（酸化物半導体層１４４が電極１４２の下に配置される構成）に対応する作製方法を図９を参照して説明する。図６に示した構成（酸化物半導体層１４４が電極１４２の上に配置される構成）に対応する作製方法を図１０を参照して説明する。
【０１６２】
最初に、図５に示した構成（酸化物半導体層１４４が電極１４２の下に配置される構成）に対応する作製方法を図９を参照して説明する。
【０１６３】
ゲート電極１１０ａ及び絶縁層１２８上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４ａを形成する（図９（Ａ）参照）。
【０１６４】
酸化物半導体層１４４ａは、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、一元系金属酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いて形成することができる。中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０１６５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０１６６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１６７】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用い、酸化物半導体層をスパッタ法で作製する場合に、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、更に好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４ａを形成することが可能である。
【０１６８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１６９】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１７０】
酸化物半導体層の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上、４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層１４４ａの損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１７１】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、酸化物半導体層の膜厚分布も均一となるため好ましい。
【０１７２】
なお、酸化物半導体層１４４ａをスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１７３】
本実施の形態では、酸化物半導体層１４４ａをＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層１４４ａの膜厚は１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層１４４ａの膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層１２８の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層１４４ａであっても、酸化物半導体層１４４ａのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層１４４ａのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層１４４ａの断面形状が平坦でない場合と比較して、トランジスタ１６２のリーク電流を低減することができる。
【０１７４】
酸化物半導体層１４４ａの形成後には、酸化物半導体層１４４ａに対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４ａの構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１７５】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１７６】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７７】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７８】
第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４ａを形成することで、極めて優れた特性のトランジスタ１６２を実現することができる。
【０１７９】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１８０】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣとも呼ぶ）であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１８１】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０１８２】
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１８３】
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１８４】
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１８５】
次いで、酸化物半導体層１４４ａ上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図９（Ｂ）参照）。
【０１８６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１８７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極１４２ａ、電極１４２ｂへの加工が容易であるというメリットがある。
【０１８８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１８９】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極１４２ａ、及び電極１４２ｂの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
【０１９０】
上部のトランジスタ１６２のチャネル長（Ｌ）は、電極１４２ａ、及び電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ１６２のチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【０１９１】
また、電極１４２ａは容量素子１６４の一対の電極のうち一方の電極となる。
【０１９２】
なお、絶縁層１２８の上には、トランジスタ１６２の下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１９３】
次に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４ａを覆うようにゲート絶縁層１４６を形成する（図９（Ｃ）参照）。
【０１９４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。ゲート絶縁層１４６は、酸化物半導体層１４４ａが接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層１４６の厚さは特に限定されないが、半導体装置を微細化する場合にはゲート絶縁層１４６を薄くするのが望ましい。例えば、ゲート絶縁層１４６として酸化シリコンを用いる場合には、ゲート絶縁層１４６の厚さは１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１９５】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するトランジスタ１６２のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層１４６を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタ１６２の電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４ａに酸素を供給し、酸化物半導体層１４４ａの酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１９７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極１４８ａの形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４ａをその主成分以外の不純物が極力含まれないように高純度化することができる。
【０１９８】
また、ゲート絶縁層１４６は容量素子１６４の絶縁層となる。
【０１９９】
なお、酸化物半導体層１４４ａに接する絶縁層（本実施の形態においては、ゲート絶縁層１４６や、絶縁層１２８または絶縁層１２８の上に設けられトランジスタ１６２の下地として機能する絶縁層、等が相当する。）は、第１３族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
【０２００】
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２０１】
例えば、ガリウムを含有する酸化物半導体層１４４ａに接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層１４４ａと絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層１４４ａと酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層１４４ａと絶縁層の界面における水素のパイルアップを低減することができる。なお、酸化物半導体層１４４ａに接して形成される絶縁層に、酸化物半導体の成分元素と同じ族の元素を含む材料を用いる場合には、同様の効果を得ることが可能である。また、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１４４ａへの水の侵入防止という点においても好ましい。
【０２０２】
また、酸化物半導体層１４４ａに接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２０３】
例えば、酸化物半導体層１４４ａに接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０４】
また、酸化物半導体層１４４ａに接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２０５】
また、酸化物半導体層１４４ａに接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０６】
酸素ドープ処理を行うことにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０２０７】
なお、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層１４４ａに接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層１４４ａに接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層１４４ａを挟む構成とすることで、上記効果をより高めることができる。
【０２０８】
また、酸化物半導体層１４４ａの上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２０９】
また、酸化物半導体層１４４ａに接する絶縁層は、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層１４４ａの上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層１４４ａの下層を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層１４４ａの上層及び下層の両方を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。
【０２１０】
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図９（Ｃ）参照）。
【０２１１】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。材料等の詳細は、電極１４２ａまたは電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
【０２１２】
また、ゲート電極１４８ａは容量素子１６４の一対の電極のうちの他方の電極となる。
【０２１３】
以上により、高純度化された酸化物半導体層１４４ａを用いたトランジスタ１６２と、容量素子１６４とが完成する（図９（Ｃ）参照）。上述した作製方法により、酸化物半導体層１４４ａは水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層１４４ａは、ｉ型化（真性化）または実質的にｉ型化されており、このような酸化物半導体層１４４ａをチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。このため、トランジスタ１６２を書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。
【０２１４】
次に、ゲート絶縁層１４６及びゲート電極１４８ａ上に、絶縁層１５０及び絶縁層１５４を形成する（図９（Ｄ）参照）。絶縁層１５０及び絶縁層１５４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１５０及び絶縁層１５４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
【０２１５】
なお、絶縁層１５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層１５４の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０２１６】
なお、絶縁層１５４は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０２１７】
次に、配線１５８を形成する（図９（Ｄ）参照）。配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極１４２ａ、電極１４２ｂなどと同様である。
【０２１８】
なお図示しないが、絶縁層１５０や絶縁層１５４等に電極１４２ａや電極１４２ｂにまで達する開口を形成した後、配線１５８を形成することによって、第１行目のメモリセルのトランジスタ１６２のソース電極またはドレイン電極と接続される配線を形成することができる。また図示しないが、選択トランジスタ１８０の金属化合物領域に電気的に接続された配線に達するように、絶縁層１５０や絶縁層１５４等に開口を形成した後、配線１５８を形成することによって、選択トランジスタ１８０のソースまたはドレインと電気的に接続される配線を形成することができる。当該開口の形成はマスクなどを用いた選択的なエッチングにより行われる。
【０２１９】
トランジスタ１６２のソース電極またはドレイン電極と接続される配線１５８、選択トランジスタ１８０のソースまたはドレインと電気的に接続される配線１５８は、ビット線ＢＬとして機能する。
【０２２０】
以上の工程より、図５に示すような構成の半導体装置を作製することができる。
【０２２１】
次に、図６に示した構成（酸化物半導体層１４４が電極１４２の上に配置される構成）に対応する作製方法を図１０を参照して説明する。
【０２２２】
図９に示した作製方法と図１０に示した作製方法とでは、酸化物半導体層１４４と電極１４２の作製方法が異なる。図１０に示した作製方法において、酸化物半導体層１４４と電極１４２の作製方法以外の作製方法は図９に示した作製方法と同様であるため説明は省略する。
【０２２３】
ゲート電極１１０ａ及び絶縁層１２８上に導電層を形成し、当該導電層を選択的にエッチングして、電極１４２ａ、電極１４２ｂを形成する（図１０（Ａ）参照）。当該導電層は、図９に示した作製方法において、電極１４２ａ、電極１４２ｂを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２４】
次いで、電極１４２ａ、電極１４２ｂ上に酸化物半導体層１４４を形成する（図１０（Ｂ）参照）。図９に示した作製方法と異なり、酸化物半導体層１４４は列方向に延びている。酸化物半導体層１４４の分、容量素子１６４の絶縁体の厚みを大きくすることができるので、容量素子１６４のリークを低減することができる。なお、酸化物半導体層１４４は、図９に示した作製方法において酸化物半導体層１４４ａを形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
【０２２５】
次に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。これ以降の作製工程は図９で示した工程と同様であるため説明は省略する。
【０２２６】
以上の工程より、図６に示すような構成の半導体装置を作製することができる。
【０２２７】
なお、図９及び図１０を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２２８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２９】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２３０】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２３１】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２３２】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２３３】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。更に、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２３４】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２３５】
図１１（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１及びリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２３７】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ ゲート電極
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１６ チャネル形成領域
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ 不純物領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２０ｃ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２４ｃ 金属化合物領域
１２８ 絶縁層
１４２ 電極
１４２ａ 電極
１４２ｂ 電極
１４２ｃ 電極
１４４ 酸化物半導体層
１４４ａ 酸化物半導体層
１４４ｂ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ａ ゲート電極
１４８ｂ ゲート電極
１５０ 絶縁層
１５４ 絶縁層
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 選択トランジスタ
１８２ 選択トランジスタ
１９０ メモリセル
４００ 配線
４０１ トランジスタ
４０２ クロックドインバータ
４０３ スイッチ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【特許請求の範囲】
【請求項１】
ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、選択線と、前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が前記選択線と電気的に接続された選択トランジスタと、を有し、
前記第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは酸化物半導体層を有し、
前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
前記ソース線は前記選択トランジスタを介して第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
前記ビット線は第１のメモリセルの前記第２のドレイン端子と電気的に接続され、且つ第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、
第（ｋ＋１）のワード線は、第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と電気的に接続され、
第ｍのメモリセルの前記第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの前記容量素子の端子の他方とは電気的に接続され、
第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続される半導体装置。
【請求項２】
ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、第１の選択線と、第２の選択線と、前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が前記第１の選択線と電気的に接続された第１の選択トランジスタと、ゲート端子が前記第２の選択線と電気的に接続された第２の選択トランジスタと、を有し、
前記第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは酸化物半導体層を有し、
前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
前記ソース線は、前記第２の選択トランジスタを介して、第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
前記ビット線は第１のメモリセルの前記第２のドレイン端子と電気的に接続され、且つ前記第１の選択トランジスタを介して、第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と電気的に接続され、
第ｍのメモリセルの前記第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの前記容量素子の端子の他方とは電気的に接続され、
第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続される半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタは、
酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
前記チャネル形成領域上の第１のゲート絶縁層と、
前記チャネル形成領域と重畳して前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記一対の不純物領域の一方に電気的に接続される第１のソース電極と、前記一対の不純物領域の他方に電気的に接続される第２のドレイン電極と、
を有し、
前記第１のゲート電極は前記第１のゲート端子となり、前記第１のソース電極は前記第１のソース端子となり、前記第１のドレイン電極は前記第１のドレイン端子となる半導体装置。
【請求項４】
請求項３において、
前記酸化物半導体以外の半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である半導体装置。
【請求項５】
請求項１または請求項２において、
前記第１のトランジスタは、
絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
前記チャネル形成領域と重なる第１のゲート絶縁層と、
前記第１のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けたれた第１のゲート電極と、
前記一対の不純物領域の一方に電気的に接続される第１のソース電極と、前記一対の不純物領域の他方に電気的に接続される第２のドレイン電極と、
を有し、
前記第１のゲート電極は前記第１のゲート端子となり、前記第１のソース電極は前記第１のソース端子となり、前記第１のドレイン電極は前記第１のドレイン端子となる半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第２のトランジスタは、
前記酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、
第２のゲート絶縁層と、
前記第２のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有し、
前記第２のソース電極は前記第２のソース端子となり、
前記第２のドレイン電極は前記第２のドレイン端子となる半導体装置。
【請求項７】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、前記第（ｊ−１）のメモリセルの前記第２のソース電極とは、同一の導電層で形成される半導体装置。
【請求項８】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、第（ｊ−１）のメモリセルの前記第２のソース電極と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方とは、同一の導電層で形成される半導体装置。
【請求項９】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、第（ｊ−１）のメモリセルの前記第２のソース電極と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と、第（ｊ―１）のメモリセルの前記第１のゲート電極とは、同一の導電層で形成される半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有する半導体装置。
【請求項１】
ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、選択線と、前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が前記選択線と電気的に接続された選択トランジスタと、を有し、
前記第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは酸化物半導体層を有し、
前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
前記ソース線は前記選択トランジスタを介して第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
前記ビット線は第１のメモリセルの前記第２のドレイン端子と電気的に接続され、且つ第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、
第（ｋ＋１）のワード線は、第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と電気的に接続され、
第ｍのメモリセルの前記第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの前記容量素子の端子の他方とは電気的に接続され、
第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続される半導体装置。
【請求項２】
ソース線と、ビット線と、（ｍ＋１）（ｍは２以上の自然数）本のワード線と、第１の選択線と、第２の選択線と、前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が前記第１の選択線と電気的に接続された第１の選択トランジスタと、ゲート端子が前記第２の選択線と電気的に接続された第２の選択トランジスタと、を有し、
前記第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子と、を有し、
前記第２のトランジスタは酸化物半導体層を有し、
前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
前記ソース線は、前記第２の選択トランジスタを介して、第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
前記ビット線は第１のメモリセルの前記第２のドレイン端子と電気的に接続され、且つ前記第１の選択トランジスタを介して、第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、第（ｋ＋１）のワード線は、第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と電気的に接続され、
第ｍのメモリセルの前記第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの前記容量素子の端子の他方とは電気的に接続され、
第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続される半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタは、
酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
前記チャネル形成領域上の第１のゲート絶縁層と、
前記チャネル形成領域と重畳して前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記一対の不純物領域の一方に電気的に接続される第１のソース電極と、前記一対の不純物領域の他方に電気的に接続される第２のドレイン電極と、
を有し、
前記第１のゲート電極は前記第１のゲート端子となり、前記第１のソース電極は前記第１のソース端子となり、前記第１のドレイン電極は前記第１のドレイン端子となる半導体装置。
【請求項４】
請求項３において、
前記酸化物半導体以外の半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である半導体装置。
【請求項５】
請求項１または請求項２において、
前記第１のトランジスタは、
絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
前記チャネル形成領域と重なる第１のゲート絶縁層と、
前記第１のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けたれた第１のゲート電極と、
前記一対の不純物領域の一方に電気的に接続される第１のソース電極と、前記一対の不純物領域の他方に電気的に接続される第２のドレイン電極と、
を有し、
前記第１のゲート電極は前記第１のゲート端子となり、前記第１のソース電極は前記第１のソース端子となり、前記第１のドレイン電極は前記第１のドレイン端子となる半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第２のトランジスタは、
前記酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、
第２のゲート絶縁層と、
前記第２のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有し、
前記第２のソース電極は前記第２のソース端子となり、
前記第２のドレイン電極は前記第２のドレイン端子となる半導体装置。
【請求項７】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、前記第（ｊ−１）のメモリセルの前記第２のソース電極とは、同一の導電層で形成される半導体装置。
【請求項８】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、第（ｊ−１）のメモリセルの前記第２のソース電極と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方とは、同一の導電層で形成される半導体装置。
【請求項９】
請求項６において、
第ｊのメモリセルの前記第２のドレイン電極と、第（ｊ−１）のメモリセルの前記第２のソース電極と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と、第（ｊ―１）のメモリセルの前記第１のゲート電極とは、同一の導電層で形成される半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−４８８０６（Ｐ２０１２−４８８０６Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−１５５３９２（Ｐ２０１１−１５５３９２）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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