【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】オフ抵抗が極めて高いトランジスタをスイッチング素子として有するメモリセルを構成するに際し、信頼性を高める検査方法および構成を提供する。
【解決手段】メモリセルのトランジスタのしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位Ｖ_ＧＭに保持し、また、トランジスタのドレインの電位をＶ_ＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖ_ｔｈを含む式、（Ｖ_ＧＭ−Ｖ_ｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定できる。 （もっと読む）

【課題】オフ状態での抵抗が極めて高いトランジスタをスイッチング素子としてメモリセルを構成すれば、例えば、１０年以上もの長期にわたりデータを保持できる。その一方で、例えば、トランジスタの特性等により１年しかデータを保持できないメモリセルも同時に作製される。そのようなメモリセルは早期に不良メモリセルとして排除する手段が必要とされるが、従来の検査では判別する手段がなかった。
【解決手段】メモリセルのトランジスタのゲートの電位を通常の保持に使用する電位ＶＧＬとそのトランジスタのしきい値Ｖｔｈの間の所定の電位ＶＧＭに保持する。この状態で所定の時間保持すれば、電位ＶＧＬで１０年保持したものと同様の状態となるので、この時点でデータの保持が不十分なメモリセルは、通常の使用でもデータを１０年間保持できないと判断できる。 （もっと読む）

【課題】ＤＤＰ構造の半導体モジュールにおいて、上下のメモリのいずれにおいても、基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで等長にすること。
【解決手段】本発明の半導体装置は、×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する信号が入力される入力端子と、偶数番目のＤＱピンまたは奇数番目のＤＱピンを指示する切替信号が入力される入力端子と、ＤＱＳピンからＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、×Ｍ動作時に、偶数番目のＤＱピンが指示された場合、偶数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第１のＤＱＳ制御回路と、×Ｍ動作時に、奇数番目のＤＱピンが指示された場合、奇数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有する。 （もっと読む）

【課題】シングルエンド型の複数のセンスアンプ回路を流れる電流を測定し、そのしきい値電圧のばらつきを容易に判別可能な半導体記憶装置とそのテスト方法を提供する。
【解決手段】本発明の半導体記憶装置は、選択されたメモリセルＭＣから読み出された信号を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換する増幅素子Ｑ１を含むシングルエンド型の第１のセンスアンプ回路２１と、第１のセンスアンプ回路を流れる電流（独立の接地電位ＶＳＳＬを経由する電流）を、他の回路部分を流れる電流とは独立に測定するテスト動作を制御する制御回路とを備えている。 （もっと読む）

【課題】複数のデータ入出力端子の内、一部のデータ入出力端子しかメモリテスタと接続しない場合においても十分なテストができるような半導体記憶装置およびそのテスト方法を提供する。
【解決手段】データ入出力端子（ＤＱ０〜ＤＱ３１）と、メモリセルアレイ１２２と、通常の書き込み動作時にデータ入出力端子から取り込んだデータを一時的にラッチし遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路１１１と、を備え、データラッチ回路が、読み出し動作時にデータ入出力端子へ読み出したデータをラッチし、書き込み動作時にデータ入出力端子のデータを新たにラッチせずにすでにラッチされているデータをメモリセルアレイに書き込むテストモードを備える。 （もっと読む）

【課題】センスアンプ回路のオフ電流により不良を生じさせず、本来検出すべきメモリアレイ内のショート不良を検出することを可能とする。
【解決手段】センスアンプ回路３０−１〜３０−４は、ワード線１３１及びビット線１３２−１〜１３２−８の駆動により選択されるメモリセル１３６−１〜１３６−４の電位に基づいて生じるビット線対間の電位を増幅する。選択トランジスタ１３−１〜１３−８は、ビット線とセンスアンプ回路３０−１〜３０−４との間に設けられる。Ｘタイミング生成回路部に備えられるワード−ＳＥ間隔制御回路は、ワード線の駆動からセンスアンプ回路の活性化までの間を拡大してビット線の不良箇所を検出するテストが行われる際、拡大する時間に応じた間、テスト状態であることを示す信号に基づいて選択トランジスタ１３−１〜１３−８をオフ状態とし、ビット線１３２−１〜１３２−８とセンスアンプ回路３０−１〜３０−４とを切り離す。 （もっと読む）

【課題】パッケージ段階のＢＩテストを実施する前に、ウェハー段階においてメモリーデバイスのワード線不良をテストする方法を提供し、不良ＷＬ修理を可能にする。
【解決手段】メモリーデバイスのワード線不良をテストする方法を提供するものであって、メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が：ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンまたはオフとすること；および前記ワード線ドライバーの駆動能力を低減することを含むものである。 （もっと読む）

【課題】テスト時に観測ピン数を減らすと共に出力データのデータレートを落として出力することが可能な同期型半導体記憶装置を提供する。
【解決手段】入出力回路部に複数のデータ端子に出力されるデータの一致を検出する一致検出回路２５０を設ける。テスト時にはラッチ１４６、１４８に同じ結果が書込まれ、クロック信号に応じて交互に読み出される。したがって、通常時にダブルデータレートでデータを出力する端子からテスト結果をデータレートを落として出力することができる。性能の低いテスタでも観測が可能であり、テストコストが削減できる。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）

【課題】 冗長セルに置換後の期待値比較方式のパラレルテストを可能とする半導体記憶装置の提供。
【解決手段】複数の冗長アドレスに対応して配設される冗長回路（ＢＣＲＥＤ）が、アクセスアドレスが冗長セルに置換されたものであるか判定する判定回路（１０２、１０３、１０５）と、前記領域が冗長セットが使用されていることを示す信号ＣＦＥＮと、該冗長選択信号ＣＴＲＡＴＹがともに活性化されている場合に、活性化した出力信号を出力する回路（１０４）を備え、冗長エリアのテストのときは、論理回路（１１）の出力を、テスト結果のマスク信号として出力し、ノーマルエリアのテストのときは、論理回路（１２）の出力を、テスト結果のマスク信号として出力するセレクタ１４を備え、メモリアレイのテスト時、冗長アドレスにアクセス時にはテスト結果を強制的にパスとする。 （もっと読む）

【課題】ループバックテスト時に、実スピード動作における遅延故障検出のテストを実現するメモリ制御装置の提供。
【解決手段】出力側回路に、ノーマルモード位相シフト量制御回路２３とテストモード位相シフト量制御回路２５と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２７と、可変遅延回路６を備え、入力回路側にノーマルモード位相シフト量制御回路２４とテストモード位相シフト量制御回路２６と、これら２つの位相シフト量制御回路の出力を選択するセレクタ２８と、可変遅延回路１５を備え、ループバックしてリードデータ取り込み回路１９でラッチされたリードデータ２１とライトデータ２０との期待値照合を行う比較回路２２と、入力データのサンプリングタイミングが１エッジ分遅れた場合の期待値照合を行う第２の比較回路１００を備えている。 （もっと読む）

【課題】本発明は、閾値電圧Ｖｔｈのばらつきによる容量特性のばらつきに影響されることなく、所定の周期の発振信号を生成可能なオシレータ回路を提供することを目的とする。
【解決手段】オシレータ回路は、容量と、容量の一端に電気的に結合可能な第１の定電流源と、容量の該一端に電気的に結合可能な第２の定電流源と、容量の該一端と第１及び第２の基準電位とに結合され、容量の該一端の電位と第１及び第２の基準電位との比較結果に応じて、第１の定電流源を容量の該一端に電気的に結合して容量を充電する第１の動作と第２の定電流源を容量の該一端に電気的に結合して容量を放電する第２の動作とを切り換える制御回路と、第１の動作と第２の動作との切り換えタイミングに応じてパルス信号を生成する回路を含む。 （もっと読む）

【課題】絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。
【解決手段】電流経路Ｐ１は、入力端子１４Ａ側から見て、ダイオード１１、及び抵抗１２（抵抗Ｒ１）を直列接続して形成され、第２の電流経路Ｐ２は、入力端子１４Ａ側からダイオード１３、抵抗１４（抵抗Ｒ２）及び抵抗１５（抵抗Ｒ３）を直列接続して形成される。オペアンプ２０の反転入力端子には、ダイオード１１のカソードと抵抗１２との間の接続点の電圧Ｖ１が与えられ、非反転入力端子には、抵抗１４と抵抗１５との接続点の電圧Ｖ２が与えられる。 （もっと読む）

【課題】 半導体記憶装置において、メモリセルのビット線間ショートはその抵抗値が大きいことから検出しにくい、また検出するためのテスト時間が長いという問題がある。
【解決手段】 シェアード型センスアンプを採用した半導体記憶装置において、テストモードにエントリし、シェアード型センスアンプに用いられるトランスファゲート、プリチャージ回路、センスアンプを個別に制御する。注目するビット線をハイインピーダンス状態とする。対向するセンスアンプは活性化のままとすることで隣接するビット線はロウインピーダンスとする。ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。この反転データを読み出すことでビット線間ショートが検出できる。 （もっと読む）

【課題】
ヒューズの切断不良による誤動作を防止するとともに、テストの作業時間を短縮し、チップ面積を削減すること。
【解決手段】
本発明にかかる半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイ３０と、メモリセルアレイ３０に生じた不良メモリセルを救済する冗長メモリセルと、冗長メモリセルに対応して設けられた電気ヒューズ１０ａ，１０ｂと、不良メモリセルを示すデータ信号に応じて電気ヒューズ１０ａ，１０ｂを選択するセレクタ１１と、選択された電気ヒューズ１０ａ，１０ｂに電流を流して切断する切断回路２１と、電気ヒューズ１０ａ，１０ｂの切断状態に基づいて切替信号を生成する切替信号生成回路２２と、切替信号に応じて不良メモリセルを冗長メモリセルに切り替える切替回路２と、を有するものである。 （もっと読む）

【課題】
従来のスキャンパスによるメモリテストでは、書き込み設定から読み出し設定までの時間がＤＲＡＭの記録保持時間を越える場合、正確なテストが行えなかった。
【解決手段】
テスト対象メモリに対し値を設定するスキャンフリップフロップに対し、書き込み値を設定し、その後の一連のシフト動作を介して、読み出し値の設定が完了するまでの間の、スキャンパスのシフト動作中に、テスト対象メモリに対し値を設定するフリップフロップを通過してゆく値に対して、リフレッシュ動作を行わせる値を含ませる。 （もっと読む）

【課題】 ビット線への電圧印加パターンを最適化し、バーンイン試験時間を短縮する。
【解決手段】 ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。全てのビット線間に印加されるストレスの印加時間を全て等しくできるため、ビット線へのストレスの印加時間のばらつきはない。したがって、メモリセルの特性が、バーンイン試験により過度に劣化することを防止できる。また、第１〜第６ステップにおいて、ストレスが印加されないビット線の数を最小限にできる。したがって、ストレスが印加されるビット線の比率を高くでき、バーンイン時間を短縮できる。この結果、試験コストを削減できる。 （もっと読む）

【課題】 ウェハテストにおけるバーンインを含むテストの時間を短縮する。
【解決手段】 ウェハテスト時において、バーンイン実施前に、テスタ用のプロ-バに接触するテスト対象デバイス単位でバーンイン回数を決定するテストを行なう（ステップＳＰ４）。この回数決定テストにおいて決定されたバーンイン回数のバーンインを実施し、その後、テスト対象デバイス単位で機能テストを行なって、バーンイン不良率をモニタする（ステップＳＰ５，ＳＰ６）。 （もっと読む）

【課題】
評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置の提供。
【解決手段】
外部クロック端子１３、１４から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成するＤＬＬ回路１０と、外部端子１５から入力されたクロック信号と、ＤＬＬ回路１０からの出力信号とを入力し、テストモード信号に基づき、テスト時には、外部端子１５から入力されたクロック信号を出力し、通常動作時には、ＤＬＬ回路１０からの出力信号を出力するセレクタ１１を備える。 （もっと読む）