基準電圧発生回路
【課題】絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。
【解決手段】電流経路P1は、入力端子14A側から見て、ダイオード11、及び抵抗12(抵抗R1)を直列接続して形成され、第2の電流経路P2は、入力端子14A側からダイオード13、抵抗14(抵抗R2)及び抵抗15(抵抗R3)を直列接続して形成される。オペアンプ20の反転入力端子には、ダイオード11のカソードと抵抗12との間の接続点の電圧V1が与えられ、非反転入力端子には、抵抗14と抵抗15との接続点の電圧V2が与えられる。
【解決手段】電流経路P1は、入力端子14A側から見て、ダイオード11、及び抵抗12(抵抗R1)を直列接続して形成され、第2の電流経路P2は、入力端子14A側からダイオード13、抵抗14(抵抗R2)及び抵抗15(抵抗R3)を直列接続して形成される。オペアンプ20の反転入力端子には、ダイオード11のカソードと抵抗12との間の接続点の電圧V1が与えられ、非反転入力端子には、抵抗14と抵抗15との接続点の電圧V2が与えられる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体記憶装置等において基準電圧を発生させるために用いられる基準電圧発生回路に関する。
【背景技術】
【0002】
半導体記憶装置においては、例えばワード線やビット線に印加する電圧、又はセンスアンプの参照電位の生成等のため、基準電圧を発生させる基準電圧発生回路が用いられる。基準電圧発生回路は、一般的には温度に拘わらず一定の電圧を発生するように構成される。しかし、例えば強誘電体メモリにおいては、例えば“1”データを記憶したセルの読出し電位分布の最小値と、“0”データを記憶したセルの読出し電位分布の最大値とが温度特性を有するため、これを読むための基準となるセンスアンプの参照電位にも温度特性を持たせることが検討されている。
【0003】
基準電圧発生回路の1つであるバンドギャップリファレンス回路においては、それを構成する抵抗の値を調整することにより、温度によらず常に一定の基準電圧(例えば1.2V一定)を発生させることもできるし、また正又は負の傾きの温度特性を持たせることも可能であることは広く知られている(以下、正の傾きを有する場合を「正の温度特性」、負の傾きを有する場合を「負の温度特性」のように称する)。
【0004】
しかし、従来の基準電圧発生回路では、温度特性(傾き)と発生電圧の絶対値とを独立して制御することができず、例えば、正の温度特性を与えようとすると、発生電圧の絶対値も1.2Vより大きくなってしまい、所望の電圧値と得つつ温度特性も所望の傾きとすることは困難であった。
【0005】
また、例えば正の温度特性となるように基準電圧発生回路を調整した後、分割抵抗により発生電圧の絶対値を下げるようにした基準電圧発生回路も提案されているが(例えば、特許文献1参照)、このような回路の場合、分割抵抗を介することにより、発生した基準電圧の絶対値だけでなく温度特性の傾きも小さくなってしまうという問題がある。このように、その絶対値が小さくても正の大きな温度特性を有する基準電圧の発生は困難であった。
【特許文献1】特開2005−339724号公報(図1、段落0009〜0037他)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様に係る基準電圧発生回路は、第1の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第1のダイオード及び第1の抵抗を直列接続してなる第1の電流経路と、前記入力端子及び前記出力端子の間に形成され前記入力端子側から第2のダイオード、第2の抵抗及び第3の抵抗を直列接続してなる第2の電流経路と、前記第1のダイオードと前記第1の抵抗との接続点の電圧、及び前記第2の抵抗及び前記第3の抵抗の接続点の電圧を入力され比較増幅を行う第1の比較回路と、前記出力端子と第2の基準電位との間に接続され前記第1の比較回路の出力を制御端子に与えられたトランジスタとを備えたことを特徴とする。
【発明の効果】
【0008】
この発明によれば、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供することが可能になる。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照して本発明の実施の形態を詳細に説明する。ここでは、比較のための従来例としての基準電圧発生回路を説明し、続いて本発明における実施形態の基準電圧発生回路を説明する。
【0010】
図8は、比較のための従来例としての基準電圧発生回路1Cの構成を示している。この基準電圧発生回路1Cは、出力端子14Bと接地電位Vssとの間に形成され、出力端子14Bの側からみて、抵抗41(抵抗値R1)及びダイオード42をその順で直列接続してなる第1の電流経路を備えている。また、基準電圧発生回路1Cは、同じく出力端子14Bと接地端子Vssとの間に形成され、出力端子14Bの側からみて、抵抗43(抵抗値R3)、抵抗44(抵抗値R2)及びダイオード45をその順で直列接続してなる第2の電流経路を備えている。ここで、ダイオード45は、ダイオード42と比べてN倍の面積を有するものとする。
【0011】
また基準電圧発生回路1Cは、オペアンプ46と、p型MOSトランジスタ47とを備える。オペアンプ46の非反転入力端子は、抵抗43と44の接続点に接続され、反転入力端子は、抵抗41とダイオード42の接続点に接続される。オペアンプ46は、反転入力端子の入力電圧V1と、非反転入力端子の入力電圧V2とを比較し、両者が等しくなるように出力電圧Vcompを制御する。
【0012】
p型MOSトランジスタ47のゲートは、オペアンプ46の出力端子に接続される。また、p型MOSトランジスタ47のソースは、この基準電圧発生回路1Cの入力端子14Aとされて内部電源電圧VINT(ここでは1.8Vとする)が与えられ、ドレインは出力端子14Bに接続されている。この内部電源電圧VINTは、例えば強誘電体メモリ内に形成された別の電圧発生回路(図示せず)で発生されるものである。
【0013】
図1において、第1の電流経路の電流、第2の電流経路の電流をそれぞれ、I1、I2とすると、I1、I2は
[数1]
I1=Is×exp(q×Vf1/(k・T))
I2=N×Is×exp(q×Vf2/(k・T))
と表せる。ここでIsはダイオード42、45の逆方向飽和電流、Vf1及びVf2はそれぞれダイオード42、45の順方向電圧、kはボルツマン定数、Tは絶対温度、qは電子の電荷量を示している。
【0014】
ただし、VT=k×T/qとして、
[数2]
Vf1=VT×log(I1/Is)
Vf2=VT×log(I2/(N・Is))
=VT×log(I1/(N・Is)×R1/R3)
である。ここで、基準電圧発生回路1Cにおいて、I1×R1=I2×R3が成り立つので、抵抗44(抵抗値R3)の両端子間にかかる電位差dVfは、
[数3]
dVf=Vf1−Vf2=VT×Log(N×R3/R1)
と表せる。抵抗41(抵抗値R1)及び抵抗43(抵抗値R3)の両端子間にかかる電位差はR3/R2×dVfと表せるので、この基準電圧発生回路1Cの出力電圧VBGRは、
[数4]
VBGR=Vf1+R3/R2×dVf
=Vf1+R3/R2×VT×log(N×R3/R1)
と表すことができる。Vf1の温度特性は−2[mV/℃]、VTの温度特性は+0.086[mV/℃]であるので、抵抗値R1、R2、R3の選び方しだいで、出力電圧VBGRの温度特性曲線の傾きを正又は負いずれにも調整可能である。
【0015】
オペアンプ46の構成例を、図9を参照して説明する。このオペアンプ46は、p型MOSトランジスタ51、n型MOSトランジスタ52、p型MOSトランジスタ53、n型MOSトランジスタ54を備えている。また、オペアンプ46に流れる電流を制限するためのn型MOSトランジスタ55が備えられている。
n型MOSトランジスタ55のゲートには、トランジスタが逆反転する程度の電圧CMBIASが図示しない別の回路において生成され、入力される。これによりオペアンプ46に流れる電流が0.1μm以下程度に抑えられ、回路全体として低電流化が達成できる。
p型MOSトランジスタ51とn型MOSトランジスタ52とが、内部電源電圧VINTとn型MOSトランジスタ55との間に直列接続され、また、p型MOSトランジスタ53とn型MOSトランジスタ54とが内部電源電圧VINTとn型MOSトランジスタ55との間に直列接続されている。p型MOSトランジスタ51がダイオード接続され且つp型MOSトランジスタ51とp型MOSトランジスタ53とがゲートを共通接続されることよりカレントミラー回路が構成されている。これにより、n型MOSトランジスタ52、n型MOSトランジスタ54のゲートに入力される電圧V1、V2の差動増幅後の出力Vcompが出力ノードN1(トランジスタ53と54との接続点)より出力される。なお、出力ノードN1には、ディセーブル信号DISABLEの切替によりオペアンプ46からの差動増幅後の出力Vcompの出力を不能にするためのスイッチング用n型MOSトランジスタ56が接続されている。
【0016】
図10は、図8の出力電圧VBGRTEMPを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧VREFAAを供給する基準電圧回路2Cである。図10の基準電圧発生回路2Cは、図8に示される基準電圧発生回路1Cとは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。
【0017】
この回路は、オペアンプ61、p型MOSトランジスタ62、分割抵抗63、オペアンプ64、p型MOSトランジスタ65及び分割抵抗66とを備えている。
【0018】
オペアンプ61は、反転入力端子に図8の回路の出力電圧VBGRTEMPを与えられ、非反転入力端子にp型MOSトランジスタ62のドレインが接続されたノードN1の出力電圧VREFのフィードバックを与えられている。出力電圧VBGRTEMPと出力電圧VREFとの比較出力がp型MOSトランジスタ62のゲートに与えられてp型MOSトランジスタ62の導通制御がなされ、これにより出力電圧VREFが所望の大きさに制御される。分割抵抗63により、この出力電圧VREFが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧VREFAAとして出力される。
【0019】
一方、オペアンプ64、p型MOSトランジスタ65及び分割抵抗66は、外部電源電圧VDDが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧VREFAAをテスト用のバーンイン(Burn-In)電圧として与えるための構成である。オペアンプ64の反転入力端子には外部電源電圧VDDの分割抵抗66による分割電圧VREFBI(外部電源電圧VDDとVREFBIとは、分割比に応じた関係を有する)が与えられ、非反転入力端子にはノードN1の力電圧VREFのフィードバックが与えられている。外部電源電圧VDDが所定値より大きくなった場合、基準電圧VREFAAはバーンイン電圧となって出力される。
【0020】
前述したように、図8の基準電圧発生回路1では、抵抗値R1、R2、R3の選び方しだいで、出力電圧VBGRTEMPの温度特性曲線の傾きを正又は負いずれにも調整可能である(図11参照)。例えば、R1、R3を、温度依存性が無い場合と比べて大きくすると、温度特性曲線の傾きを正にすることができ、逆に、温度依存性が無い場合と比べてR1、R3を小さくすると、温度特性曲線の傾きを負にすることができる。
【0021】
しかし、例えば正の温度特性を得ようとした場合、発生される基準電圧VBGRTEMPの絶対値も、例えば温度依存性無しの場合にA´点(図11)の電圧であったものが、A点まで上昇してしまう。A点における基準電圧VBGRTEMPが動作電圧範囲外の場合、A点での温度依存性を持つ基準電圧は生成することができないことになる。このA点の電圧値の絶対値が、基準電圧の供給先において大き過ぎる値である場合、分割抵抗等により低減させることは可能であるが、せっかく得られた所望の正の温度特性曲線の傾きが、分割抵抗の分割比に比例して小さくなってしまい、所望の傾きとならない場合が生じ得る。
【0022】
[第1の実施の形態] 図1に、本発明の第1の実施の形態に係る基準電圧発生回路1を示す。この基準電圧発生回路1は、入力端子14Aに、内部電源電圧VINT(第1の基準電圧:ここでは1.8Vとする)を与えられている。この入力端子14Aと、出力電圧VBGRTEMPを出力させるための出力端子14Bとの間に、2つの電流経路P1とP2が備えられている。電流経路P1は、入力端子14A側から見て、ダイオード11、及び抵抗12(抵抗R1)をその順序で直列接続することにより形成される。第2の電流経路P2は、入力端子14A側からダイオード13、抵抗14(抵抗R2)及び抵抗15(抵抗R3)を直列接続することにより形成される。なお、ダイオード13は、ダイオード11と同一の面積を有するダイオードをN個並列に接続してなる。また、出力端子14Bと接地電位Vss(第2の基準電位)との間にはn型MOSトランジスタ16が接続されている。
【0023】
また、この基準電圧発生回路1は、比較回路として機能するオペアンプ20を備えている。その反転入力端子には、ダイオード11のカソードと抵抗12との間の接続点の電圧V1が与えられ、非反転入力端子には、抵抗14と抵抗15との接続点の電圧V2が与えられる。また、電圧V1とV2とのオペアンプ20による比較増幅後の出力電圧Vcompは、n型MOSトランジスタ16のゲートに与えられ、これにより電圧V1とV2が等しくなるように、トランジスタ16が導通制御され、出力電圧VBGRTEMPが所望の値に調整される。
【0024】
オペアンプ20の構成例を、図2を参照して説明する。このオペアンプ20は、ゲート電圧CMBPGATEにより電流を制限され内部電源電圧VINTをソースに接続された電源供給用p型MOSトランジスタ21、p型MOSトランジスタ22、及びダイオード接続されたn型MOSトランジスタ23を、内部電源電圧VINTと接地電位Vssとの間に直列接続した形で有している。
【0025】
また、p型MOSトランジスタ21と接地電位Vssとの間には、p型MOSトランジスタ24、及びn型MOSトランジスタ25が直列接続されている。p型MOSトランジスタ22のゲートには電圧V1が、p型MOSトランジスタ24のゲートには電圧V2が与えられ、n型MOSトランジスタ23とn型MOSトランジスタ25とはゲートが共通接続され、カレントミラー回路が形成されている。この構成により、比較増幅後の出力電圧Vcompは、入力電圧V1とV2とを差動増幅した信号として出力される。
【0026】
なお、図2中、出力端子と接地電位Vssとの間には、ディセーブル信号/DISABLEにより出力電圧Vcompの出力を不可能にするため、n型MOSトランジスタ26が形成されている。
【0027】
図3は、図1の出力電圧VBGRTEMPを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧VREFAAを供給する基準電圧発生回路2の構成を示す回路図である。この基準電圧発生回路2は、図1に示される基準電圧発生回路1とは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。この基準電圧発生回路2は、オペアンプ31、p型MOSトランジスタ32、分割抵抗33、オペアンプ34、p型MOSトランジスタ35及び分割抵抗36を備えている。
【0028】
オペアンプ31は、反転入力端子に図1の回路の出力電圧VBGRTEMPを入力され、非反転入力端子にp型MOSトランジスタ32のドレインの出力電圧VREFのフィードバックを入力されている。この出力電圧VBGRTEMPと出力電圧VREFとの比較出力がp型MOSトランジスタ32のゲートに与えられてp型MOSトランジスタ32の導通制御がなされ、これにより出力電圧VREFが所望の大きさに制御される。分割抵抗33により、この出力電圧VREFが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧VREFAAとして出力される。
【0029】
一方、オペアンプ34、p型MOSトランジスタ35及び分割抵抗36は、外部電源電圧VDDが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧VREFAAをテスト用のバーンイン(Burn-In)電圧として与えるための構成である。オペアンプ34の反転入力端子に外部電源電圧VDDの分割抵抗36による分割電圧VREFBI(外部電源電圧VDDとVREFBIとは、分割抵抗36の分割比に応じた関係を有する)を与えられ、非反転入力端子にp型MOSトランジスタ35のドレインの出力電圧VREFのフィードバックを与えられている。外部電源電圧VDDが所定値より大きくなった場合、基準電圧VREFAAはバーンイン電圧となって出力される。
【0030】
この図1の基準電圧発生回路1の出力電圧VBGRTEMPは、絶対温度をT、電子の電荷量をq、kをボルツマン定数として、
[数5]
VBGRTEMP=VINT−{V1+R1/R2×lnN×k/q×T}
と表される。[数5]をVBGRTEMP=A+B×T(T:温度)の形に変形すると、
[数6]
A=VINT−V1(0[K])
B=0.002−R1/R2×lnN×k/q
となる。
【0031】
ここで、R1、R2、R3を適当に選択し、出力電圧VBGRTEMPが温度に依存しないようにした場合、
[数7]
VINT=1.8V
V1+R1/R2×lnN×k/q×T=1.2V
のため、
[数8]
VBGRTEMP=0.6V
となる(図4参照)。
【0032】
この状態からR1とR3を小さくしていくと、出力電圧VBGRTEMPは、正の温度特性を与えられ、また出力電圧の絶対値は増加する(絶対零度(0[K])付近では絶対値の変化は小さいが、常温前後(図4中、例えばT=T1付近)では変化が大きくなる))。逆に、R1とR3を大きくしていくと、出力電圧VBGRTEMPは、負の温度特性を与えられ、出力電圧の絶対値は減少する。
【0033】
正の温度特性を得ようとした場合、発生される電圧VBGRTEMPの絶対値も大きくなることは、比較のための従来例(図11)と同様である。例えば、温度T=T1で温度依存性の無いように抵抗値が設定され図4のB´点の電圧(0.6V)が発生している場合に、R1、R3を小さくしていって正の温度特性を得ると、B点のような絶対値の大きい電圧が発生することとなる。しかし、この基準電圧発生回路1では、温度依存性の無い場合(B´点等)における基準電圧VBGRTEMPが0.6Vと小さいため、B点の電圧も、0.6Vを中心として温度特性及び発生電圧の絶対値が決まる。これに対し、従来例(図8)では、1.2Vを中心として温度特性及び発生電圧の絶対値が決まる。
【0034】
図4のB点の温度特性曲線の傾きと、図11のA点の温度特性曲線の傾きは同じであるが、発生電圧の絶対値はA点のほうが大きい。A点の電圧の絶対値も、分割抵抗を用いて所望の大きさに低下させることは可能であるが、温度特性曲線の傾きも分割比に従って低下してしまう。また、消費電力が大きくなるという問題もある。このように、温度依存性が無い場合の発生電圧が高い従来例のような基準電圧発生回路1C(図8)において正の温度特性を得ても、所望の電圧(絶対値)に調整する段階において、正の温度特性曲線の傾きは所望の値よりも小さくなってしまう。
【0035】
この点、本実施の形態の基準電圧発生回路1によれば、比較のための従来例より小さい0.6Vを中心として温度特性曲線の傾き及び発生電圧の絶対値を調整することができるので、絶対値が低く且つ所望の正の温度特性を有する基準電圧を発生させることが容易になる。
【0036】
[第2の実施の形態] 図5に、本発明の第2の実施の形態に係る基準電圧発生回路1´を示す。この基準電圧発生回路1´は、回路構成それ自体は第1の実施の形態のものと略同様である。
【0037】
本実施の形態が第1の実施の形態と異なっているのは、入力端子14Aに、温度依存性の無い内部電源電圧VINTではなく、正の温度特性を有するアレイ電圧VAA(例えば25℃において1.8V、25度を超えると1.8Vより大きくなり、25度未満では1.8Vより小さい)を供給する点である。アレイ電圧VAAは、例えば強誘電体メモリのメモリセルアレイに供給される電圧である。抵抗R1、R3の大きさを第1の実施の形態と同様に適当に調整することにより、この温度特性曲線の傾きが正であるアレイ電圧VAAを基準として、第1の実施の形態と比べても更に大きな温度特性曲線の正の傾きを有する電圧VBGRTEMP´を出力することが可能になる(図6参照)。この電圧電圧VBGRTEMP´を、図7に示すような図3と同様の基準電圧発生回路2(ただし、トランジスタ32及び35のソースにはアレイ電圧VAAが供給されている)に入力させることにより、分割抵抗33から出力電圧VREFDCを出力することができる。
【0038】
この実施の形態の場合、ある正の温度特性を有するアレイ電圧VAAを基準にして、回路1´、回路2の回路特性により決まる別の正の温度特性を有する出力電圧VREFDCを生成することができる。相関性を有する異なった2種類の温度特性の電圧を発生させる必要がある場合に、この実施の形態は有効である。
【0039】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更が可能である。
【図面の簡単な説明】
【0040】
【図1】本発明の第1の実施の形態に係る基準電圧発生回路1の構成を示す回路図である。
【図2】図1に示すオペアンプ20の構成例を示す回路図である。
【図3】図1の基準電圧発生回路1の出力電圧VBGRTEMPを入力電圧として基準電圧VREFAAを供給する基準電圧回路2の構成を示す回路図である。
【図4】図1の基準電圧発生回路1の出力電圧の温度特性を示している。
【図5】本発明の第2の実施の形態に係る基準電圧発生回路1´の構成を示す回路図である。
【図6】図5の基準電圧発生回路1´の出力電圧の温度特性を示している。
【図7】図5の基準電圧発生回路1の出力電圧VBGRTEMP´を入力電圧として基準電圧VREFDCを供給する基準電圧回路2´の構成を示す回路図である。
【図8】比較のための従来例に係る基準電圧発生回路1Cの構成を示す回路図である。
【図9】図8に示すオペアンプ46の構成例を示す回路図である。
【図10】図8の基準電圧発生回路1Cの出力電圧VBGRTEMPを入力電圧として基準電圧VREFAAを供給する基準電圧回路2のCの構成を示す回路図である。
【図11】比較のための従来例に係る基準電圧発生回路1Cの出力電圧の温度特性を示している。
【符号の説明】
【0041】
11、13、42、45・・・ダイオード、 12、14、15、41、43、44・・・抵抗、 16、23、25、26、52、54・・・n型MOSトランジスタ、 20、31、34、46、61、64・・・オペアンプ、 21、22、24、32、35、47、51、53、56、62、65・・・p型MOSトランジスタ、 33、36、63、66・・・分割抵抗。
【技術分野】
【0001】
この発明は半導体記憶装置等において基準電圧を発生させるために用いられる基準電圧発生回路に関する。
【背景技術】
【0002】
半導体記憶装置においては、例えばワード線やビット線に印加する電圧、又はセンスアンプの参照電位の生成等のため、基準電圧を発生させる基準電圧発生回路が用いられる。基準電圧発生回路は、一般的には温度に拘わらず一定の電圧を発生するように構成される。しかし、例えば強誘電体メモリにおいては、例えば“1”データを記憶したセルの読出し電位分布の最小値と、“0”データを記憶したセルの読出し電位分布の最大値とが温度特性を有するため、これを読むための基準となるセンスアンプの参照電位にも温度特性を持たせることが検討されている。
【0003】
基準電圧発生回路の1つであるバンドギャップリファレンス回路においては、それを構成する抵抗の値を調整することにより、温度によらず常に一定の基準電圧(例えば1.2V一定)を発生させることもできるし、また正又は負の傾きの温度特性を持たせることも可能であることは広く知られている(以下、正の傾きを有する場合を「正の温度特性」、負の傾きを有する場合を「負の温度特性」のように称する)。
【0004】
しかし、従来の基準電圧発生回路では、温度特性(傾き)と発生電圧の絶対値とを独立して制御することができず、例えば、正の温度特性を与えようとすると、発生電圧の絶対値も1.2Vより大きくなってしまい、所望の電圧値と得つつ温度特性も所望の傾きとすることは困難であった。
【0005】
また、例えば正の温度特性となるように基準電圧発生回路を調整した後、分割抵抗により発生電圧の絶対値を下げるようにした基準電圧発生回路も提案されているが(例えば、特許文献1参照)、このような回路の場合、分割抵抗を介することにより、発生した基準電圧の絶対値だけでなく温度特性の傾きも小さくなってしまうという問題がある。このように、その絶対値が小さくても正の大きな温度特性を有する基準電圧の発生は困難であった。
【特許文献1】特開2005−339724号公報(図1、段落0009〜0037他)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様に係る基準電圧発生回路は、第1の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第1のダイオード及び第1の抵抗を直列接続してなる第1の電流経路と、前記入力端子及び前記出力端子の間に形成され前記入力端子側から第2のダイオード、第2の抵抗及び第3の抵抗を直列接続してなる第2の電流経路と、前記第1のダイオードと前記第1の抵抗との接続点の電圧、及び前記第2の抵抗及び前記第3の抵抗の接続点の電圧を入力され比較増幅を行う第1の比較回路と、前記出力端子と第2の基準電位との間に接続され前記第1の比較回路の出力を制御端子に与えられたトランジスタとを備えたことを特徴とする。
【発明の効果】
【0008】
この発明によれば、基準電圧自体の絶対値が小さくても高い温度依存性を有する基準電圧を発生させることができる基準電圧発生回路を提供することが可能になる。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照して本発明の実施の形態を詳細に説明する。ここでは、比較のための従来例としての基準電圧発生回路を説明し、続いて本発明における実施形態の基準電圧発生回路を説明する。
【0010】
図8は、比較のための従来例としての基準電圧発生回路1Cの構成を示している。この基準電圧発生回路1Cは、出力端子14Bと接地電位Vssとの間に形成され、出力端子14Bの側からみて、抵抗41(抵抗値R1)及びダイオード42をその順で直列接続してなる第1の電流経路を備えている。また、基準電圧発生回路1Cは、同じく出力端子14Bと接地端子Vssとの間に形成され、出力端子14Bの側からみて、抵抗43(抵抗値R3)、抵抗44(抵抗値R2)及びダイオード45をその順で直列接続してなる第2の電流経路を備えている。ここで、ダイオード45は、ダイオード42と比べてN倍の面積を有するものとする。
【0011】
また基準電圧発生回路1Cは、オペアンプ46と、p型MOSトランジスタ47とを備える。オペアンプ46の非反転入力端子は、抵抗43と44の接続点に接続され、反転入力端子は、抵抗41とダイオード42の接続点に接続される。オペアンプ46は、反転入力端子の入力電圧V1と、非反転入力端子の入力電圧V2とを比較し、両者が等しくなるように出力電圧Vcompを制御する。
【0012】
p型MOSトランジスタ47のゲートは、オペアンプ46の出力端子に接続される。また、p型MOSトランジスタ47のソースは、この基準電圧発生回路1Cの入力端子14Aとされて内部電源電圧VINT(ここでは1.8Vとする)が与えられ、ドレインは出力端子14Bに接続されている。この内部電源電圧VINTは、例えば強誘電体メモリ内に形成された別の電圧発生回路(図示せず)で発生されるものである。
【0013】
図1において、第1の電流経路の電流、第2の電流経路の電流をそれぞれ、I1、I2とすると、I1、I2は
[数1]
I1=Is×exp(q×Vf1/(k・T))
I2=N×Is×exp(q×Vf2/(k・T))
と表せる。ここでIsはダイオード42、45の逆方向飽和電流、Vf1及びVf2はそれぞれダイオード42、45の順方向電圧、kはボルツマン定数、Tは絶対温度、qは電子の電荷量を示している。
【0014】
ただし、VT=k×T/qとして、
[数2]
Vf1=VT×log(I1/Is)
Vf2=VT×log(I2/(N・Is))
=VT×log(I1/(N・Is)×R1/R3)
である。ここで、基準電圧発生回路1Cにおいて、I1×R1=I2×R3が成り立つので、抵抗44(抵抗値R3)の両端子間にかかる電位差dVfは、
[数3]
dVf=Vf1−Vf2=VT×Log(N×R3/R1)
と表せる。抵抗41(抵抗値R1)及び抵抗43(抵抗値R3)の両端子間にかかる電位差はR3/R2×dVfと表せるので、この基準電圧発生回路1Cの出力電圧VBGRは、
[数4]
VBGR=Vf1+R3/R2×dVf
=Vf1+R3/R2×VT×log(N×R3/R1)
と表すことができる。Vf1の温度特性は−2[mV/℃]、VTの温度特性は+0.086[mV/℃]であるので、抵抗値R1、R2、R3の選び方しだいで、出力電圧VBGRの温度特性曲線の傾きを正又は負いずれにも調整可能である。
【0015】
オペアンプ46の構成例を、図9を参照して説明する。このオペアンプ46は、p型MOSトランジスタ51、n型MOSトランジスタ52、p型MOSトランジスタ53、n型MOSトランジスタ54を備えている。また、オペアンプ46に流れる電流を制限するためのn型MOSトランジスタ55が備えられている。
n型MOSトランジスタ55のゲートには、トランジスタが逆反転する程度の電圧CMBIASが図示しない別の回路において生成され、入力される。これによりオペアンプ46に流れる電流が0.1μm以下程度に抑えられ、回路全体として低電流化が達成できる。
p型MOSトランジスタ51とn型MOSトランジスタ52とが、内部電源電圧VINTとn型MOSトランジスタ55との間に直列接続され、また、p型MOSトランジスタ53とn型MOSトランジスタ54とが内部電源電圧VINTとn型MOSトランジスタ55との間に直列接続されている。p型MOSトランジスタ51がダイオード接続され且つp型MOSトランジスタ51とp型MOSトランジスタ53とがゲートを共通接続されることよりカレントミラー回路が構成されている。これにより、n型MOSトランジスタ52、n型MOSトランジスタ54のゲートに入力される電圧V1、V2の差動増幅後の出力Vcompが出力ノードN1(トランジスタ53と54との接続点)より出力される。なお、出力ノードN1には、ディセーブル信号DISABLEの切替によりオペアンプ46からの差動増幅後の出力Vcompの出力を不能にするためのスイッチング用n型MOSトランジスタ56が接続されている。
【0016】
図10は、図8の出力電圧VBGRTEMPを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧VREFAAを供給する基準電圧回路2Cである。図10の基準電圧発生回路2Cは、図8に示される基準電圧発生回路1Cとは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。
【0017】
この回路は、オペアンプ61、p型MOSトランジスタ62、分割抵抗63、オペアンプ64、p型MOSトランジスタ65及び分割抵抗66とを備えている。
【0018】
オペアンプ61は、反転入力端子に図8の回路の出力電圧VBGRTEMPを与えられ、非反転入力端子にp型MOSトランジスタ62のドレインが接続されたノードN1の出力電圧VREFのフィードバックを与えられている。出力電圧VBGRTEMPと出力電圧VREFとの比較出力がp型MOSトランジスタ62のゲートに与えられてp型MOSトランジスタ62の導通制御がなされ、これにより出力電圧VREFが所望の大きさに制御される。分割抵抗63により、この出力電圧VREFが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧VREFAAとして出力される。
【0019】
一方、オペアンプ64、p型MOSトランジスタ65及び分割抵抗66は、外部電源電圧VDDが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧VREFAAをテスト用のバーンイン(Burn-In)電圧として与えるための構成である。オペアンプ64の反転入力端子には外部電源電圧VDDの分割抵抗66による分割電圧VREFBI(外部電源電圧VDDとVREFBIとは、分割比に応じた関係を有する)が与えられ、非反転入力端子にはノードN1の力電圧VREFのフィードバックが与えられている。外部電源電圧VDDが所定値より大きくなった場合、基準電圧VREFAAはバーンイン電圧となって出力される。
【0020】
前述したように、図8の基準電圧発生回路1では、抵抗値R1、R2、R3の選び方しだいで、出力電圧VBGRTEMPの温度特性曲線の傾きを正又は負いずれにも調整可能である(図11参照)。例えば、R1、R3を、温度依存性が無い場合と比べて大きくすると、温度特性曲線の傾きを正にすることができ、逆に、温度依存性が無い場合と比べてR1、R3を小さくすると、温度特性曲線の傾きを負にすることができる。
【0021】
しかし、例えば正の温度特性を得ようとした場合、発生される基準電圧VBGRTEMPの絶対値も、例えば温度依存性無しの場合にA´点(図11)の電圧であったものが、A点まで上昇してしまう。A点における基準電圧VBGRTEMPが動作電圧範囲外の場合、A点での温度依存性を持つ基準電圧は生成することができないことになる。このA点の電圧値の絶対値が、基準電圧の供給先において大き過ぎる値である場合、分割抵抗等により低減させることは可能であるが、せっかく得られた所望の正の温度特性曲線の傾きが、分割抵抗の分割比に比例して小さくなってしまい、所望の傾きとならない場合が生じ得る。
【0022】
[第1の実施の形態] 図1に、本発明の第1の実施の形態に係る基準電圧発生回路1を示す。この基準電圧発生回路1は、入力端子14Aに、内部電源電圧VINT(第1の基準電圧:ここでは1.8Vとする)を与えられている。この入力端子14Aと、出力電圧VBGRTEMPを出力させるための出力端子14Bとの間に、2つの電流経路P1とP2が備えられている。電流経路P1は、入力端子14A側から見て、ダイオード11、及び抵抗12(抵抗R1)をその順序で直列接続することにより形成される。第2の電流経路P2は、入力端子14A側からダイオード13、抵抗14(抵抗R2)及び抵抗15(抵抗R3)を直列接続することにより形成される。なお、ダイオード13は、ダイオード11と同一の面積を有するダイオードをN個並列に接続してなる。また、出力端子14Bと接地電位Vss(第2の基準電位)との間にはn型MOSトランジスタ16が接続されている。
【0023】
また、この基準電圧発生回路1は、比較回路として機能するオペアンプ20を備えている。その反転入力端子には、ダイオード11のカソードと抵抗12との間の接続点の電圧V1が与えられ、非反転入力端子には、抵抗14と抵抗15との接続点の電圧V2が与えられる。また、電圧V1とV2とのオペアンプ20による比較増幅後の出力電圧Vcompは、n型MOSトランジスタ16のゲートに与えられ、これにより電圧V1とV2が等しくなるように、トランジスタ16が導通制御され、出力電圧VBGRTEMPが所望の値に調整される。
【0024】
オペアンプ20の構成例を、図2を参照して説明する。このオペアンプ20は、ゲート電圧CMBPGATEにより電流を制限され内部電源電圧VINTをソースに接続された電源供給用p型MOSトランジスタ21、p型MOSトランジスタ22、及びダイオード接続されたn型MOSトランジスタ23を、内部電源電圧VINTと接地電位Vssとの間に直列接続した形で有している。
【0025】
また、p型MOSトランジスタ21と接地電位Vssとの間には、p型MOSトランジスタ24、及びn型MOSトランジスタ25が直列接続されている。p型MOSトランジスタ22のゲートには電圧V1が、p型MOSトランジスタ24のゲートには電圧V2が与えられ、n型MOSトランジスタ23とn型MOSトランジスタ25とはゲートが共通接続され、カレントミラー回路が形成されている。この構成により、比較増幅後の出力電圧Vcompは、入力電圧V1とV2とを差動増幅した信号として出力される。
【0026】
なお、図2中、出力端子と接地電位Vssとの間には、ディセーブル信号/DISABLEにより出力電圧Vcompの出力を不可能にするため、n型MOSトランジスタ26が形成されている。
【0027】
図3は、図1の出力電圧VBGRTEMPを入力電圧として、強誘電体メモリセルアレイに供給するための基準電圧VREFAAを供給する基準電圧発生回路2の構成を示す回路図である。この基準電圧発生回路2は、図1に示される基準電圧発生回路1とは独立に例えば別のチップ上に形成されてもよいし、或いは一体として同一チップ上に形成されてもよい。この基準電圧発生回路2は、オペアンプ31、p型MOSトランジスタ32、分割抵抗33、オペアンプ34、p型MOSトランジスタ35及び分割抵抗36を備えている。
【0028】
オペアンプ31は、反転入力端子に図1の回路の出力電圧VBGRTEMPを入力され、非反転入力端子にp型MOSトランジスタ32のドレインの出力電圧VREFのフィードバックを入力されている。この出力電圧VBGRTEMPと出力電圧VREFとの比較出力がp型MOSトランジスタ32のゲートに与えられてp型MOSトランジスタ32の導通制御がなされ、これにより出力電圧VREFが所望の大きさに制御される。分割抵抗33により、この出力電圧VREFが所定の分割比により分割され、例えば強誘電体メモリのメモリセルアレイで用いられる基準電圧VREFAAとして出力される。
【0029】
一方、オペアンプ34、p型MOSトランジスタ35及び分割抵抗36は、外部電源電圧VDDが所定値以上となった場合に、強誘電体メモリセルアレイに出力する基準電圧VREFAAをテスト用のバーンイン(Burn-In)電圧として与えるための構成である。オペアンプ34の反転入力端子に外部電源電圧VDDの分割抵抗36による分割電圧VREFBI(外部電源電圧VDDとVREFBIとは、分割抵抗36の分割比に応じた関係を有する)を与えられ、非反転入力端子にp型MOSトランジスタ35のドレインの出力電圧VREFのフィードバックを与えられている。外部電源電圧VDDが所定値より大きくなった場合、基準電圧VREFAAはバーンイン電圧となって出力される。
【0030】
この図1の基準電圧発生回路1の出力電圧VBGRTEMPは、絶対温度をT、電子の電荷量をq、kをボルツマン定数として、
[数5]
VBGRTEMP=VINT−{V1+R1/R2×lnN×k/q×T}
と表される。[数5]をVBGRTEMP=A+B×T(T:温度)の形に変形すると、
[数6]
A=VINT−V1(0[K])
B=0.002−R1/R2×lnN×k/q
となる。
【0031】
ここで、R1、R2、R3を適当に選択し、出力電圧VBGRTEMPが温度に依存しないようにした場合、
[数7]
VINT=1.8V
V1+R1/R2×lnN×k/q×T=1.2V
のため、
[数8]
VBGRTEMP=0.6V
となる(図4参照)。
【0032】
この状態からR1とR3を小さくしていくと、出力電圧VBGRTEMPは、正の温度特性を与えられ、また出力電圧の絶対値は増加する(絶対零度(0[K])付近では絶対値の変化は小さいが、常温前後(図4中、例えばT=T1付近)では変化が大きくなる))。逆に、R1とR3を大きくしていくと、出力電圧VBGRTEMPは、負の温度特性を与えられ、出力電圧の絶対値は減少する。
【0033】
正の温度特性を得ようとした場合、発生される電圧VBGRTEMPの絶対値も大きくなることは、比較のための従来例(図11)と同様である。例えば、温度T=T1で温度依存性の無いように抵抗値が設定され図4のB´点の電圧(0.6V)が発生している場合に、R1、R3を小さくしていって正の温度特性を得ると、B点のような絶対値の大きい電圧が発生することとなる。しかし、この基準電圧発生回路1では、温度依存性の無い場合(B´点等)における基準電圧VBGRTEMPが0.6Vと小さいため、B点の電圧も、0.6Vを中心として温度特性及び発生電圧の絶対値が決まる。これに対し、従来例(図8)では、1.2Vを中心として温度特性及び発生電圧の絶対値が決まる。
【0034】
図4のB点の温度特性曲線の傾きと、図11のA点の温度特性曲線の傾きは同じであるが、発生電圧の絶対値はA点のほうが大きい。A点の電圧の絶対値も、分割抵抗を用いて所望の大きさに低下させることは可能であるが、温度特性曲線の傾きも分割比に従って低下してしまう。また、消費電力が大きくなるという問題もある。このように、温度依存性が無い場合の発生電圧が高い従来例のような基準電圧発生回路1C(図8)において正の温度特性を得ても、所望の電圧(絶対値)に調整する段階において、正の温度特性曲線の傾きは所望の値よりも小さくなってしまう。
【0035】
この点、本実施の形態の基準電圧発生回路1によれば、比較のための従来例より小さい0.6Vを中心として温度特性曲線の傾き及び発生電圧の絶対値を調整することができるので、絶対値が低く且つ所望の正の温度特性を有する基準電圧を発生させることが容易になる。
【0036】
[第2の実施の形態] 図5に、本発明の第2の実施の形態に係る基準電圧発生回路1´を示す。この基準電圧発生回路1´は、回路構成それ自体は第1の実施の形態のものと略同様である。
【0037】
本実施の形態が第1の実施の形態と異なっているのは、入力端子14Aに、温度依存性の無い内部電源電圧VINTではなく、正の温度特性を有するアレイ電圧VAA(例えば25℃において1.8V、25度を超えると1.8Vより大きくなり、25度未満では1.8Vより小さい)を供給する点である。アレイ電圧VAAは、例えば強誘電体メモリのメモリセルアレイに供給される電圧である。抵抗R1、R3の大きさを第1の実施の形態と同様に適当に調整することにより、この温度特性曲線の傾きが正であるアレイ電圧VAAを基準として、第1の実施の形態と比べても更に大きな温度特性曲線の正の傾きを有する電圧VBGRTEMP´を出力することが可能になる(図6参照)。この電圧電圧VBGRTEMP´を、図7に示すような図3と同様の基準電圧発生回路2(ただし、トランジスタ32及び35のソースにはアレイ電圧VAAが供給されている)に入力させることにより、分割抵抗33から出力電圧VREFDCを出力することができる。
【0038】
この実施の形態の場合、ある正の温度特性を有するアレイ電圧VAAを基準にして、回路1´、回路2の回路特性により決まる別の正の温度特性を有する出力電圧VREFDCを生成することができる。相関性を有する異なった2種類の温度特性の電圧を発生させる必要がある場合に、この実施の形態は有効である。
【0039】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更が可能である。
【図面の簡単な説明】
【0040】
【図1】本発明の第1の実施の形態に係る基準電圧発生回路1の構成を示す回路図である。
【図2】図1に示すオペアンプ20の構成例を示す回路図である。
【図3】図1の基準電圧発生回路1の出力電圧VBGRTEMPを入力電圧として基準電圧VREFAAを供給する基準電圧回路2の構成を示す回路図である。
【図4】図1の基準電圧発生回路1の出力電圧の温度特性を示している。
【図5】本発明の第2の実施の形態に係る基準電圧発生回路1´の構成を示す回路図である。
【図6】図5の基準電圧発生回路1´の出力電圧の温度特性を示している。
【図7】図5の基準電圧発生回路1の出力電圧VBGRTEMP´を入力電圧として基準電圧VREFDCを供給する基準電圧回路2´の構成を示す回路図である。
【図8】比較のための従来例に係る基準電圧発生回路1Cの構成を示す回路図である。
【図9】図8に示すオペアンプ46の構成例を示す回路図である。
【図10】図8の基準電圧発生回路1Cの出力電圧VBGRTEMPを入力電圧として基準電圧VREFAAを供給する基準電圧回路2のCの構成を示す回路図である。
【図11】比較のための従来例に係る基準電圧発生回路1Cの出力電圧の温度特性を示している。
【符号の説明】
【0041】
11、13、42、45・・・ダイオード、 12、14、15、41、43、44・・・抵抗、 16、23、25、26、52、54・・・n型MOSトランジスタ、 20、31、34、46、61、64・・・オペアンプ、 21、22、24、32、35、47、51、53、56、62、65・・・p型MOSトランジスタ、 33、36、63、66・・・分割抵抗。
【特許請求の範囲】
【請求項1】
第1の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第1のダイオード及び第1の抵抗を直列接続してなる第1の電流経路と、
前記入力端子及び前記出力端子の間に形成され前記入力端子側から第2のダイオード、第2の抵抗及び第3の抵抗を直列接続してなる第2の電流経路と、
前記第1のダイオードと前記第1の抵抗との接続点の電圧、及び前記第2の抵抗及び前記第3の抵抗の接続点の電圧を入力され比較増幅を行う第1の比較回路と、
前記出力端子と第2の基準電位との間に接続され前記第1の比較回路の出力を制御端子に与えられたトランジスタと
を備えたことを特徴とする基準電圧発生回路。
【請求項2】
前記第1の基準電圧は、温度に拘らず一定の電圧である請求項1記載の基準電圧発生回路。
【請求項3】
前記第1の基準電圧は、温度の上昇に伴って大きくなる特性を有する請求項1記載の基準電圧発生回路。
【請求項4】
前記出力端子から出力される出力電圧と第1電圧とを比較して第2比較信号を出力する第2の比較回路と、
前記第2比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第1電圧を制御する第1制御トランジスタと、
外部電源電圧と所定の関係を有する電圧と前記第1電圧とを比較して第3比較信号を出力する第3の比較回路と、
前記第3比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第1電圧を制御する第2制御トランジスタと
前記第1電圧に対応する第2電圧を出力する出力回路と
を備えたことを特徴とする請求項1記載の基準電圧発生回路。
【請求項5】
前記第2制御トランジスタは、前記外部電源電圧が所定値以上となった場合において、メモリセルアレイをテストするためのバーンイン電圧が前記出力回路から出力されるよう前記第1電圧を制御するものである請求項4記載の基準電圧発生回路。
【請求項1】
第1の基準電圧が与えられる入力端子及び出力端子の間に形成され前記入力端子側から第1のダイオード及び第1の抵抗を直列接続してなる第1の電流経路と、
前記入力端子及び前記出力端子の間に形成され前記入力端子側から第2のダイオード、第2の抵抗及び第3の抵抗を直列接続してなる第2の電流経路と、
前記第1のダイオードと前記第1の抵抗との接続点の電圧、及び前記第2の抵抗及び前記第3の抵抗の接続点の電圧を入力され比較増幅を行う第1の比較回路と、
前記出力端子と第2の基準電位との間に接続され前記第1の比較回路の出力を制御端子に与えられたトランジスタと
を備えたことを特徴とする基準電圧発生回路。
【請求項2】
前記第1の基準電圧は、温度に拘らず一定の電圧である請求項1記載の基準電圧発生回路。
【請求項3】
前記第1の基準電圧は、温度の上昇に伴って大きくなる特性を有する請求項1記載の基準電圧発生回路。
【請求項4】
前記出力端子から出力される出力電圧と第1電圧とを比較して第2比較信号を出力する第2の比較回路と、
前記第2比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第1電圧を制御する第1制御トランジスタと、
外部電源電圧と所定の関係を有する電圧と前記第1電圧とを比較して第3比較信号を出力する第3の比較回路と、
前記第3比較信号をゲートに与えられ前記比較信号に応じた大きさに前記第1電圧を制御する第2制御トランジスタと
前記第1電圧に対応する第2電圧を出力する出力回路と
を備えたことを特徴とする請求項1記載の基準電圧発生回路。
【請求項5】
前記第2制御トランジスタは、前記外部電源電圧が所定値以上となった場合において、メモリセルアレイをテストするためのバーンイン電圧が前記出力回路から出力されるよう前記第1電圧を制御するものである請求項4記載の基準電圧発生回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−279949(P2007−279949A)
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願番号】特願2006−104077(P2006−104077)
【出願日】平成18年4月5日(2006.4.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願日】平成18年4月5日(2006.4.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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