【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】 電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減する。
【解決手段】 第１電圧生成部は、メモリセルに接続される第１信号線を選択する第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、メモリセルに接続される第２信号線を選択するために、第１選択部が動作を開始した後に動作する第２選択部に供給する第２電源電圧を起動信号の活性化中に生成する。スイッチは、短絡信号の活性化中に、第１電源線と第２電源線とを短絡する。第１制御部は、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。 （もっと読む）

【課題】オーバドライブ時間を変更せずに、センスアンプ列の過昇圧の発生を回避する。
【解決手段】半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線２３−１と、オーバドライブ配線に一端が接続される第１の容量素子６１−１と、オーバドライブ配線に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチ２７−１と、複数のセンスアンプ列の活性化を制御するとともに、第１のスイッチ及び第２のスイッチを制御する制御部とを備える。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】ピーク電流を抑制することができる、半導体集積回路装置及び半導体集積回路装置の動作方法を提供すること。
【解決手段】リフレッシュ動作を行うことを示すリフレッシュコマンドの発行を検出し、リフレッシュ検出信号を生成する、リフレッシュコマンド検出回路と、前記リフレッシュ検出信号に基づいて、リフレッシュ動作時に駆動される複数の昇圧回路の動作を制御するための制御信号群を生成する、台数決定回路とを具備する。前記台数決定回路は、前記リフレッシュ検出信号の生成間隔に基づいて、リフレッシュ動作時に駆動される前記昇圧回路の台数を決定し、決定した台数の前記昇圧回路を駆動させる信号群を、前記制御信号群として生成する。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させる。
【解決手段】負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、入力電圧および出力電圧の電圧値を検出する検出部と、検出された電圧値に応じて電圧発生部の駆動を制御する駆動部とを有する電源回路において、負荷の動作状態に応じて駆動部を制御することにより、一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する。 （もっと読む）

【課題】低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号／プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号／プルダウン駆動信号に応答して前記出力端をプルアップ駆動／プルダウン駆動するプルアップＰＭＯＳトランジスタ／プルダウンＮＭＯＳトランジスタと、第１多重化手段と、第２多重化手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。 （もっと読む）