電源回路
【課題】電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させる。
【解決手段】負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、入力電圧および出力電圧の電圧値を検出する検出部と、検出された電圧値に応じて電圧発生部の駆動を制御する駆動部とを有する電源回路において、負荷の動作状態に応じて駆動部を制御することにより、一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する。
【解決手段】負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、入力電圧および出力電圧の電圧値を検出する検出部と、検出された電圧値に応じて電圧発生部の駆動を制御する駆動部とを有する電源回路において、負荷の動作状態に応じて駆動部を制御することにより、一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を発生させて出力する電源回路に関する。
【背景技術】
【０００２】
動作モードとスタンバイモードとを有する半導体装置、例えばＤＲＡＭ等において、スタンバイモードでは、読み出しや書き込み、リフレッシュ等が行われないため、低消費電力化を実現することができる。
【０００３】
しかし、スタンバイモードにおいても、ＤＲＡＭ等の内部に備えられ、電圧を発生させる電源回路において貫通電流が流れることがある。貫通電流が流れることにより、スタンバイモード時の消費電力が増大してしまう。貫通電流とは、電源回路において電圧を発生させるＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタが同時にオンの状態になることによって発生する電流のことである。
【０００４】
なお、以降、Ｐチャネル型ＭＯＳトランジスタのことをＰＭＯＳトランジスタといい、Ｎチャネル型ＭＯＳトランジスタのことをＮＭＯＳトランジスタという。
【０００５】
図４は、ＤＲＡＭ等の内部に備えられた電源回路の構成の一例を示す図である。
【０００６】
図４に示す電源回路１００は、電圧発生部１１を備えている。電圧発生部１１は、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１との直列回路によって構成されている。ここでは、電圧発生部１１が、ＤＲＡＭのアレイに供給するためのＨＶARYを発生させて出力電圧として出力する場合を示している。なお、ＨＶARYの電圧値は、アレイ電圧の半分の電圧値である。
【０００７】
ここで、貫通電流は、図４に示した電圧発生部１１の不感帯の幅をより広く設定することによって回避することができる。
【０００８】
図５は、図４に示した電源回路における貫通電流と不感帯の幅との関係を説明するための図であり、（ａ）は貫通電流が流れる場合の一例を示す図、（ｂ）は貫通電流が流れない場合の一例を示す図である。
【０００９】
図５（ａ）に示すような幅を不感帯として設定した場合、ＰＭＯＳトランジスタＰ１に流れる電流であるＰ１電流と、ＮＭＯＳトランジスタＮ１に流れる電流であるＮ１電流とが同時に流れる可能性が高くなる。図５（ａ）においてＰ１電流とＮ１電流との交点１０１が貫通電流となる。
【００１０】
一方、図５（ｂ）に示すように、図５（ａ）に示す場合よりも不感帯の幅を広く設定した場合、Ｐ１電流とＰ２電流とが同時に流れないようにすることができる。この場合、Ｐ１電流とＮ１電流との交点がなく、貫通電流は流れない。
【００１１】
なお、スタンバイモード（パワーダウンモード）における消費電流の上昇を防止するための技術が例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２２９６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、不感帯の幅をより広く設定することにより、貫通電流が流れるのを回避することができる。
【００１４】
しかしながら、不感帯の幅をより広く設定すると、電圧発生部１１にて発生される出力電圧が不安定になってしまう。
【００１５】
図４に示したような電源回路においては、マスク対象部分１０２で示した部分をマスクすることにより、つまり回路を修正することにより、不感帯の幅を変更することができるが、この場合、不感帯の幅は予め決めておかなければならない。
【００１６】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることは困難であるといえる。
【課題を解決するための手段】
【００１７】
本発明の電源回路は、負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、前記入力電圧および前記出力電圧の電圧値を検出する検出部と、前記検出された電圧値に応じて前記電圧発生部の駆動を制御する駆動部とを有する電源回路において、
前記負荷の動作状態に応じて前記駆動部を制御することにより、前記一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する。
【発明の効果】
【００１８】
本発明は以上説明したように構成されているので、負荷がスタンバイモードの場合、その負荷が動作モードの場合よりも、不感帯の幅を広く設定することができる。
【００１９】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の電源回路の実施の一形態の構成を示す図である。
【図２】図１に示した制御部にて受け付けられたスタンバイ信号がＬレベルを示している場合の駆動部の状態を説明するための図である。
【図３】図１に示した制御部にて受け付けられたスタンバイ信号がＨレベルを示している場合の駆動部の状態を説明するための図である。
【図４】ＤＲＡＭ等の内部に備えられた電源回路の構成の一例を示す図である。
【図５】図４に示した電源回路における貫通電流と不感帯の幅との関係を説明するための図であり、（ａ）は貫通電流が流れる場合の一例を示す図、（ｂ）は貫通電流が流れない場合の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明の電源回路の実施の一形態の構成を示す図である。
【００２３】
本実施形態の電源回路１０は図１に示すように、電圧発生部１１と、検出部１２と、駆動部１３と、制御部１４とを備えている。
【００２４】
図１に示す電源回路１０は、例えば負荷であるＤＲＡＭ（不図示）内部に備えられている。電源回路１０は、入力電圧を受け付け、受け付けた入力電圧に基づき、負荷に供給するための出力電圧を発生させる。なお、ここでは、出力電圧としてＨＶARYを発生させる場合を一例として説明する。
【００２５】
電圧発生部１１は、一対のＭＯＳトランジスタで構成されている。具体的には、電圧発生部１１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との直列回路によって構成されている。ＰＭＯＳトランジスタＰ１は、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５と接続されている。ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２と接続されている。電圧発生部１１は、後述する駆動部１３によって駆動され、入力電圧に基づいてＨＶARYを発生させる。なお、ＨＶARYは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続点から取り出される。
【００２６】
検出部１２は、ＰＭＯＳトランジスタＰ７〜Ｐ９と、ＮＭＯＳトランジスタＮ６，Ｎ７とから構成されている。検出部１２は、電圧発生部１１が発生させたＨＶARYをＰＭＯＳトランジスタＰ８にて受け付け、入力電圧をＰＭＯＳトランジスタＰ９にて受け付ける。これにより、検出部１２は、ＨＶARYおよび入力電圧の電圧値を検出する。なお、後述する駆動部１３は、検出部１２にて検出された電圧値に応じて電圧発生部１１の駆動を制御する。
【００２７】
駆動部１３は、ＰＭＯＳトランジスタＰ２，Ｐ５と、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ５とから構成され、電圧発生部１１の駆動を制御する。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２と接続されている。ＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ５と接続されている。また、ＰＭＯＳトランジスタＰ２，Ｐ５は、後述する制御部１４の動作に応じてＮＭＯＳトランジスタＮ３と接続される。なお、ここでは、ＰＭＯＳトランジスタＰ２，Ｐ５のそれぞれのサイズであるゲート幅を２.４μｍ、９.０μｍとし、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ５のそれぞれのサイズであるゲート幅を３.０μｍ、０.９μｍ、３.６μｍとする。
【００２８】
制御部１４は、ＰＭＯＳトランジスタＰ１１と、ＮＭＯＳトランジスタＮ１０とを備えている。制御部１４は、電源回路１０の外部から出力されたスタンバイ信号を受け付ける。なお、電源回路１０の外部とは例えば、電源回路１０を備えるＤＲＡＭの動作状態を制御する回路である。また、スタンバイ信号とは、そのＤＲＡＭが動作中のとき、例えばそのＤＲＡＭのアレイの全てのバンクがアクティブな状態のときにＬ（Ｌｏｗ）レベルを示し、そのＤＲＡＭがスタンバイ中のとき、例えばそのＤＲＡＭのアレイの全てのバンクがアクティブ以外の状態のときにＨ（Ｈｉｇｈ）レベルを示す信号である。
【００２９】
以下に、上記のように構成された電源回路において制御部１４にてスタンバイ信号が受け付けられたときの動作について詳細に説明する。
【００３０】
制御部１４にてスタンバイ信号が受け付けられると、受け付けられたスタンバイ信号が示すレベルに応じてＰＭＯＳトランジスタＰ１１またはＮＭＯＳトランジスタＮ１０がオンの状態になる。
【００３１】
具体的には、受け付けられたスタンバイ信号がＬレベルを示している場合、ＰＭＯＳトランジスタＰ１１がオンの状態になり、ＮＭＯＳトランジスタＮ１０がオフの状態になる。一方、受け付けられたスタンバイ信号がＨレベルを示している場合、ＰＭＯＳトランジスタＰ１１がオフの状態になり、ＮＭＯＳトランジスタＮ１０がオンの状態になる。
【００３２】
図２は、図１に示した制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合の駆動部１３の状態を説明するための図である。
【００３３】
制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合、上述したように、ＰＭＯＳトランジスタＰ１１がオンの状態になる。この場合、図２において太線で示したパス５１が選択され、ＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ５およびＮＭＯＳトランジスタＮ３と接続されることになる。
【００３４】
ここで、上述したように、ＰＭＯＳトランジスタＰ５のゲート幅が９.０μｍであり、ＮＭＯＳトランジスタＮ５のゲート幅が３.６μｍであり、ＮＭＯＳトランジスタＮ３のゲート幅が０.９μｍである。従って、パス５１が選択された場合、つまり、制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合、ＰＮレシオは、（９μｍ／（３.６μｍ＋０.９μｍ）から「２」となる。なお、ＰＮレシオとは、ＰＭＯＳトランジスタのゲート幅とＮＭＯＳトランジスタのゲート幅との比率である。駆動部１３におけるＰＮレシオがより高いほど、電圧発生部１１の不感帯の幅がより狭くなる。
【００３５】
図３は、図１に示した制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合の駆動部１３の状態を説明するための図である。
【００３６】
制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合、上述したように、ＮＭＯＳトランジスタＮ１０がオンの状態になる。この場合、図３において太線で示したパス５２が選択され、ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３と接続されることになる。
【００３７】
ここで、上述したように、ＰＭＯＳトランジスタＰ２のゲート幅が２.４μｍであり、ＮＭＯＳトランジスタＮ２のゲート幅が３.０μｍであり、ＮＭＯＳトランジスタＮ３のゲート幅が０.９μｍである。従って、パス５２が選択された場合、つまり、制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合、ＰＮレシオは、（２.４μｍ／（３.０μｍ＋０.９μｍ））から「約０.６」となる。
【００３８】
このように、制御部１４は、受け付けられたスタンバイ信号が示すレベルに応じて駆動部１３を制御することにより、駆動部１３のＰＮレシオを変化させる。これにより、電圧発生部１１の不感帯の幅を変化させることが可能となる。
【００３９】
ＰＮレシオがより高いほど、ＰＭＯＳトランジスタＰ１のゲート電位がより引かれ、ＰＭＯＳトランジスタＰ１には電流がより多く流れることになる。このとき、ＮＭＯＳトランジスタＮ１のゲート電位はあまり引かれないので、ＮＭＯＳトランジスタＮ１にもより多くの電流が流れることになる。
【００４０】
従って、図２に示した状態の場合、図３に示した場合と比べて電圧発生部１１の性能が向上し、また、不感帯の幅がより狭くなることから、電圧発生部１１は、安定してＨＶARYを発生させる。つまり、図２に示した状態は、ＤＲＡＭが動作モードのときに適した状態であるといえる。
【００４１】
逆に、図３に示した状態の場合、図２に示した場合と比べてＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１に流れる電流が少なくなり、また、不感帯の幅がより広くなることから、電圧発生部１１を構成するＰＭＯＳトランジスタＰ１からＮＭＯＳトランジスタＮ１へ貫通電流が流れるのを回避することができる。そのため、消費電力を抑制することができる。つまり、図３に示した状態は、ＤＲＡＭがスタンバイモードのときに適した状態であるといえる。
【００４２】
このように本実施形態においては、負荷の動作状態に応じて駆動部１３を制御することにより、一対のＭＯＳトランジスタで構成された電圧発生部１１の不感帯の幅を変化させる。
【００４３】
これにより、負荷がスタンバイモードの場合、その負荷が動作モードの場合よりも、不感帯の幅を広く設定することができる。
【００４４】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることが可能となる。
【００４５】
また、出力電圧の安定化により、歩留まり率の向上も実現できる。
【００４６】
なお、スタンバイモードのないサーバー向けのＤＲＡＭ等に供給する電圧を発生させる電源回路の場合には、テストモードにおいて、上述したスタンバイ信号に相当する信号をＬレベルを示すようにしてテストモード回路から出力すればよい。これにより、不感帯の幅がより狭くなるパスが選択され、出力電圧の安定化が実現できる。ここで、テストモードとは、ＤＲＡＭの内部タイミングや内部電源を調整するためのモードである。
【符号の説明】
【００４７】
１０ 電源回路
１１ 電圧発生部
１２ 検出部
１３ 駆動部
１４ 制御部
５１，５２ パス
Ｐ１〜Ｐ１１ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１０ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、電圧を発生させて出力する電源回路に関する。
【背景技術】
【０００２】
動作モードとスタンバイモードとを有する半導体装置、例えばＤＲＡＭ等において、スタンバイモードでは、読み出しや書き込み、リフレッシュ等が行われないため、低消費電力化を実現することができる。
【０００３】
しかし、スタンバイモードにおいても、ＤＲＡＭ等の内部に備えられ、電圧を発生させる電源回路において貫通電流が流れることがある。貫通電流が流れることにより、スタンバイモード時の消費電力が増大してしまう。貫通電流とは、電源回路において電圧を発生させるＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタが同時にオンの状態になることによって発生する電流のことである。
【０００４】
なお、以降、Ｐチャネル型ＭＯＳトランジスタのことをＰＭＯＳトランジスタといい、Ｎチャネル型ＭＯＳトランジスタのことをＮＭＯＳトランジスタという。
【０００５】
図４は、ＤＲＡＭ等の内部に備えられた電源回路の構成の一例を示す図である。
【０００６】
図４に示す電源回路１００は、電圧発生部１１を備えている。電圧発生部１１は、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１との直列回路によって構成されている。ここでは、電圧発生部１１が、ＤＲＡＭのアレイに供給するためのＨＶARYを発生させて出力電圧として出力する場合を示している。なお、ＨＶARYの電圧値は、アレイ電圧の半分の電圧値である。
【０００７】
ここで、貫通電流は、図４に示した電圧発生部１１の不感帯の幅をより広く設定することによって回避することができる。
【０００８】
図５は、図４に示した電源回路における貫通電流と不感帯の幅との関係を説明するための図であり、（ａ）は貫通電流が流れる場合の一例を示す図、（ｂ）は貫通電流が流れない場合の一例を示す図である。
【０００９】
図５（ａ）に示すような幅を不感帯として設定した場合、ＰＭＯＳトランジスタＰ１に流れる電流であるＰ１電流と、ＮＭＯＳトランジスタＮ１に流れる電流であるＮ１電流とが同時に流れる可能性が高くなる。図５（ａ）においてＰ１電流とＮ１電流との交点１０１が貫通電流となる。
【００１０】
一方、図５（ｂ）に示すように、図５（ａ）に示す場合よりも不感帯の幅を広く設定した場合、Ｐ１電流とＰ２電流とが同時に流れないようにすることができる。この場合、Ｐ１電流とＮ１電流との交点がなく、貫通電流は流れない。
【００１１】
なお、スタンバイモード（パワーダウンモード）における消費電流の上昇を防止するための技術が例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２２９６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、不感帯の幅をより広く設定することにより、貫通電流が流れるのを回避することができる。
【００１４】
しかしながら、不感帯の幅をより広く設定すると、電圧発生部１１にて発生される出力電圧が不安定になってしまう。
【００１５】
図４に示したような電源回路においては、マスク対象部分１０２で示した部分をマスクすることにより、つまり回路を修正することにより、不感帯の幅を変更することができるが、この場合、不感帯の幅は予め決めておかなければならない。
【００１６】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることは困難であるといえる。
【課題を解決するための手段】
【００１７】
本発明の電源回路は、負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、前記入力電圧および前記出力電圧の電圧値を検出する検出部と、前記検出された電圧値に応じて前記電圧発生部の駆動を制御する駆動部とを有する電源回路において、
前記負荷の動作状態に応じて前記駆動部を制御することにより、前記一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する。
【発明の効果】
【００１８】
本発明は以上説明したように構成されているので、負荷がスタンバイモードの場合、その負荷が動作モードの場合よりも、不感帯の幅を広く設定することができる。
【００１９】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の電源回路の実施の一形態の構成を示す図である。
【図２】図１に示した制御部にて受け付けられたスタンバイ信号がＬレベルを示している場合の駆動部の状態を説明するための図である。
【図３】図１に示した制御部にて受け付けられたスタンバイ信号がＨレベルを示している場合の駆動部の状態を説明するための図である。
【図４】ＤＲＡＭ等の内部に備えられた電源回路の構成の一例を示す図である。
【図５】図４に示した電源回路における貫通電流と不感帯の幅との関係を説明するための図であり、（ａ）は貫通電流が流れる場合の一例を示す図、（ｂ）は貫通電流が流れない場合の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明の電源回路の実施の一形態の構成を示す図である。
【００２３】
本実施形態の電源回路１０は図１に示すように、電圧発生部１１と、検出部１２と、駆動部１３と、制御部１４とを備えている。
【００２４】
図１に示す電源回路１０は、例えば負荷であるＤＲＡＭ（不図示）内部に備えられている。電源回路１０は、入力電圧を受け付け、受け付けた入力電圧に基づき、負荷に供給するための出力電圧を発生させる。なお、ここでは、出力電圧としてＨＶARYを発生させる場合を一例として説明する。
【００２５】
電圧発生部１１は、一対のＭＯＳトランジスタで構成されている。具体的には、電圧発生部１１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との直列回路によって構成されている。ＰＭＯＳトランジスタＰ１は、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５と接続されている。ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２と接続されている。電圧発生部１１は、後述する駆動部１３によって駆動され、入力電圧に基づいてＨＶARYを発生させる。なお、ＨＶARYは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続点から取り出される。
【００２６】
検出部１２は、ＰＭＯＳトランジスタＰ７〜Ｐ９と、ＮＭＯＳトランジスタＮ６，Ｎ７とから構成されている。検出部１２は、電圧発生部１１が発生させたＨＶARYをＰＭＯＳトランジスタＰ８にて受け付け、入力電圧をＰＭＯＳトランジスタＰ９にて受け付ける。これにより、検出部１２は、ＨＶARYおよび入力電圧の電圧値を検出する。なお、後述する駆動部１３は、検出部１２にて検出された電圧値に応じて電圧発生部１１の駆動を制御する。
【００２７】
駆動部１３は、ＰＭＯＳトランジスタＰ２，Ｐ５と、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ５とから構成され、電圧発生部１１の駆動を制御する。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２と接続されている。ＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ５と接続されている。また、ＰＭＯＳトランジスタＰ２，Ｐ５は、後述する制御部１４の動作に応じてＮＭＯＳトランジスタＮ３と接続される。なお、ここでは、ＰＭＯＳトランジスタＰ２，Ｐ５のそれぞれのサイズであるゲート幅を２.４μｍ、９.０μｍとし、ＮＭＯＳトランジスタＮ２，Ｎ３，Ｎ５のそれぞれのサイズであるゲート幅を３.０μｍ、０.９μｍ、３.６μｍとする。
【００２８】
制御部１４は、ＰＭＯＳトランジスタＰ１１と、ＮＭＯＳトランジスタＮ１０とを備えている。制御部１４は、電源回路１０の外部から出力されたスタンバイ信号を受け付ける。なお、電源回路１０の外部とは例えば、電源回路１０を備えるＤＲＡＭの動作状態を制御する回路である。また、スタンバイ信号とは、そのＤＲＡＭが動作中のとき、例えばそのＤＲＡＭのアレイの全てのバンクがアクティブな状態のときにＬ（Ｌｏｗ）レベルを示し、そのＤＲＡＭがスタンバイ中のとき、例えばそのＤＲＡＭのアレイの全てのバンクがアクティブ以外の状態のときにＨ（Ｈｉｇｈ）レベルを示す信号である。
【００２９】
以下に、上記のように構成された電源回路において制御部１４にてスタンバイ信号が受け付けられたときの動作について詳細に説明する。
【００３０】
制御部１４にてスタンバイ信号が受け付けられると、受け付けられたスタンバイ信号が示すレベルに応じてＰＭＯＳトランジスタＰ１１またはＮＭＯＳトランジスタＮ１０がオンの状態になる。
【００３１】
具体的には、受け付けられたスタンバイ信号がＬレベルを示している場合、ＰＭＯＳトランジスタＰ１１がオンの状態になり、ＮＭＯＳトランジスタＮ１０がオフの状態になる。一方、受け付けられたスタンバイ信号がＨレベルを示している場合、ＰＭＯＳトランジスタＰ１１がオフの状態になり、ＮＭＯＳトランジスタＮ１０がオンの状態になる。
【００３２】
図２は、図１に示した制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合の駆動部１３の状態を説明するための図である。
【００３３】
制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合、上述したように、ＰＭＯＳトランジスタＰ１１がオンの状態になる。この場合、図２において太線で示したパス５１が選択され、ＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ５およびＮＭＯＳトランジスタＮ３と接続されることになる。
【００３４】
ここで、上述したように、ＰＭＯＳトランジスタＰ５のゲート幅が９.０μｍであり、ＮＭＯＳトランジスタＮ５のゲート幅が３.６μｍであり、ＮＭＯＳトランジスタＮ３のゲート幅が０.９μｍである。従って、パス５１が選択された場合、つまり、制御部１４にて受け付けられたスタンバイ信号がＬレベルを示している場合、ＰＮレシオは、（９μｍ／（３.６μｍ＋０.９μｍ）から「２」となる。なお、ＰＮレシオとは、ＰＭＯＳトランジスタのゲート幅とＮＭＯＳトランジスタのゲート幅との比率である。駆動部１３におけるＰＮレシオがより高いほど、電圧発生部１１の不感帯の幅がより狭くなる。
【００３５】
図３は、図１に示した制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合の駆動部１３の状態を説明するための図である。
【００３６】
制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合、上述したように、ＮＭＯＳトランジスタＮ１０がオンの状態になる。この場合、図３において太線で示したパス５２が選択され、ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３と接続されることになる。
【００３７】
ここで、上述したように、ＰＭＯＳトランジスタＰ２のゲート幅が２.４μｍであり、ＮＭＯＳトランジスタＮ２のゲート幅が３.０μｍであり、ＮＭＯＳトランジスタＮ３のゲート幅が０.９μｍである。従って、パス５２が選択された場合、つまり、制御部１４にて受け付けられたスタンバイ信号がＨレベルを示している場合、ＰＮレシオは、（２.４μｍ／（３.０μｍ＋０.９μｍ））から「約０.６」となる。
【００３８】
このように、制御部１４は、受け付けられたスタンバイ信号が示すレベルに応じて駆動部１３を制御することにより、駆動部１３のＰＮレシオを変化させる。これにより、電圧発生部１１の不感帯の幅を変化させることが可能となる。
【００３９】
ＰＮレシオがより高いほど、ＰＭＯＳトランジスタＰ１のゲート電位がより引かれ、ＰＭＯＳトランジスタＰ１には電流がより多く流れることになる。このとき、ＮＭＯＳトランジスタＮ１のゲート電位はあまり引かれないので、ＮＭＯＳトランジスタＮ１にもより多くの電流が流れることになる。
【００４０】
従って、図２に示した状態の場合、図３に示した場合と比べて電圧発生部１１の性能が向上し、また、不感帯の幅がより狭くなることから、電圧発生部１１は、安定してＨＶARYを発生させる。つまり、図２に示した状態は、ＤＲＡＭが動作モードのときに適した状態であるといえる。
【００４１】
逆に、図３に示した状態の場合、図２に示した場合と比べてＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１に流れる電流が少なくなり、また、不感帯の幅がより広くなることから、電圧発生部１１を構成するＰＭＯＳトランジスタＰ１からＮＭＯＳトランジスタＮ１へ貫通電流が流れるのを回避することができる。そのため、消費電力を抑制することができる。つまり、図３に示した状態は、ＤＲＡＭがスタンバイモードのときに適した状態であるといえる。
【００４２】
このように本実施形態においては、負荷の動作状態に応じて駆動部１３を制御することにより、一対のＭＯＳトランジスタで構成された電圧発生部１１の不感帯の幅を変化させる。
【００４３】
これにより、負荷がスタンバイモードの場合、その負荷が動作モードの場合よりも、不感帯の幅を広く設定することができる。
【００４４】
従って、電源回路を備える装置の低消費電力化と、電源回路が発生させる出力電圧の安定化とを両立させることが可能となる。
【００４５】
また、出力電圧の安定化により、歩留まり率の向上も実現できる。
【００４６】
なお、スタンバイモードのないサーバー向けのＤＲＡＭ等に供給する電圧を発生させる電源回路の場合には、テストモードにおいて、上述したスタンバイ信号に相当する信号をＬレベルを示すようにしてテストモード回路から出力すればよい。これにより、不感帯の幅がより狭くなるパスが選択され、出力電圧の安定化が実現できる。ここで、テストモードとは、ＤＲＡＭの内部タイミングや内部電源を調整するためのモードである。
【符号の説明】
【００４７】
１０ 電源回路
１１ 電圧発生部
１２ 検出部
１３ 駆動部
１４ 制御部
５１，５２ パス
Ｐ１〜Ｐ１１ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１０ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、前記入力電圧および前記出力電圧の電圧値を検出する検出部と、前記検出された電圧値に応じて前記電圧発生部の駆動を制御する駆動部とを有する電源回路において、
前記負荷の動作状態に応じて前記駆動部を制御することにより、前記一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記一対のＭＯＳトランジスタは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタとであり、
前記駆動部は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタから構成され、
前記制御部は、前記負荷の動作状態を示す信号を外部から受け付け、前記複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタの中から、前記駆動部として動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを、前記受け付けた信号が示す動作状態に応じて選択する電源回路。
【請求項３】
請求項２に記載の電源回路において、
前記信号は、前記負荷が動作中であるかスタンバイ中であるかを示し、
前記制御部は、前記受け付けた信号が動作中を示す場合、前記受け付けた信号がスタンバイ中を示す場合よりも、前記駆動部として動作するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのサイズの比であるＰＮレシオが高くなるように、前記駆動部として動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを選択する電源回路。
【請求項１】
負荷へ供給するための出力電圧を入力電圧に基づいて発生させる一対のＭＯＳトランジスタで構成された電圧発生部と、前記入力電圧および前記出力電圧の電圧値を検出する検出部と、前記検出された電圧値に応じて前記電圧発生部の駆動を制御する駆動部とを有する電源回路において、
前記負荷の動作状態に応じて前記駆動部を制御することにより、前記一対のＭＯＳトランジスタの不感帯の幅を変化させる制御部を有する電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記一対のＭＯＳトランジスタは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタとであり、
前記駆動部は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタから構成され、
前記制御部は、前記負荷の動作状態を示す信号を外部から受け付け、前記複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタの中から、前記駆動部として動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを、前記受け付けた信号が示す動作状態に応じて選択する電源回路。
【請求項３】
請求項２に記載の電源回路において、
前記信号は、前記負荷が動作中であるかスタンバイ中であるかを示し、
前記制御部は、前記受け付けた信号が動作中を示す場合、前記受け付けた信号がスタンバイ中を示す場合よりも、前記駆動部として動作するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのサイズの比であるＰＮレシオが高くなるように、前記駆動部として動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを選択する電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１０８７１６（Ｐ２０１２−１０８７１６Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５６８６１（Ｐ２０１０−２５６８６１）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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