【課題】ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小する。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。 （もっと読む）

【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。 （もっと読む）

【課題】 フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータの出力を開始するまでの遅延時間の短縮化が図られたメモリ制御回路、および回路規模の削減化が図られた画像処理装置を提供する。
【解決手段】 垂直同期信号ＶＳＹＮＣの立ち下がりエッジをＳＤＲＡＭコントローラ２２で検知して、初期アドレスにクリアされたアドレス信号Ａ，読み出しを指示するコマンドＣを生成してＳＤＲＡＭ１０に供給し、ＳＤＲＡＭ１０から所定の範囲の過去データを先読みして読み出し用ＦＩＦＯ２３に格納しておき、現在データの入力が開始された後に読み出し用ＦＩＦＯ２３から読み出して出力する。 （もっと読む）

【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】メモリの書き込み動作の実行に必要な信号のタイミングを較正する手法を提供する。
【解決手段】メモリ制御装置が、書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する（３０８）ように構成されており、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含み、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返される。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてメモリセルアレイ１１を活性化させるアクティブ制御回路２３０と、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証することによりパリティエラー信号ＰＥＲＲを生成する検証回路９０と、パリティエラー信号ＰＥＲＲがフェイルを示した場合、活性化されているメモリセルアレイ１１を所定時間経過後に非活性化させるエラー処理回路１２０を備える。これにより、パリティエラーが発生した場合であっても、既に発行されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。 （もっと読む）

【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。 （もっと読む）