【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】スタンバイ状態時における第１導電型のトランジスタでの劣化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、第１導電型のトランジスタを含み縦列接続された複数の回路と、複数の回路の其々の入力端子のうち他の回路と接続された接続入力端子と接続し接続入力端子の電圧を制御するための制御信号の活性化に応じて、接続入力端子に、該接続入力端子から電圧を受け付ける回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、を備える。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。 （もっと読む）

【課題】レシーバの活性化及び非活性化に伴う充放電電流を低減する。
【解決手段】例えば、イネーブル信号ＲＥＮによって活性及び非活性が制御されるコマンドレシーバ９０ｂと、内部チップ選択信号ＩＣＳ１が最後に活性化してから内部クロック信号ＩＣＬＫに同期した第２のレイテンシが経過した後にリセット信号ＲＳＴを活性化させるレイテンシ制御回路１００と、内部チップ選択信号ＩＣＳ１に応答してイネーブル信号ＲＥＮを活性化させ、リセット信号ＲＳＴに応答してイネーブル信号ＲＥＮを非活性化させるレシーバコントロール回路２００とを備える。本発明によれば、チップ選択信号ＣＳが短期間で何度も変化する場合であっても、コマンドレシーバ９０ｂの活性状態が維持される。これにより、コマンドレシーバ９０ｂの活性化と非活性化を頻繁に繰り返すことによる充放電電流が削減される。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置１０は、外部電圧ＶＤＤで動作する第１の回路と、外部電圧ＶＤＤよりも低い内部電圧ＶＰＥＲＩで動作する第２の回路とを有するデータ入出力回路７８と、外部クロック信号ＣＫ，／ＣＫに基づき、データ入出力回路７８の動作タイミングを制御する内部クロック信号ＬＣＬＫＯＥＴを生成するＤＬＬ回路２３とを備え、ＤＬＬ回路２３は、内部電圧ＶＰＥＲＩで動作する回路を含む一方、外部電圧ＶＤＤで動作する回路を含まないことを特徴とする。 （もっと読む）