【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１を介して設定可能な第１及び第２のモード情報を記憶するモード情報記憶部１０８−１と、クロック信号ＣＫ１が供給され第１のモード情報に基づいて動作するメモリコア１０６−１と、クロック信号ＣＫ２が供給されるメモリコア１０６−２と、メモリコア１０６−１をバスインターフェイス回路１０５−１に結合させ、メモリコア１０６−２を所定の切替情報に基づいてバスインターフェイス回路１０５−１，１０５−２のいずれかに選択的に結合させる選択回路１０７−１と、を備える。そして、メモリコア１０６−２は、バスインターフェイス回路１０５−２に結合された場合に第２のモード情報に基づいて動作する。 （もっと読む）

【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減すること。
【解決手段】半導体装置は、複数のデータ入出力ピンと、それぞれ複数の記憶情報を記憶する複数のバンクと、セレクタと、制御回路と、を備え、制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、セレクタは、第１のアクセスモードとして、複数のデータ入出力ピンと複数のバンクとを所定の関係で対応付ける。 （もっと読む）

【課題】リード動作が終了する度に初期化されることによって、パイプラッチにラッチされるデータの入出力順序が常にマッチングされるようにしたパイプラッチ回路及びこれを用いた半導体メモリ装置を提供する。
【解決手段】リード・ライトフラグ信号及びリード区間信号を受信してリセット信号を生成するもので、前記リセット信号は、リード動作時に全てのデータが外部に出力された後に又はライト動作への進入時にイネーブルされるリセット信号生成部と、リードストローブ信号及びクロック信号に応答して、多数の入力制御信号及び出力制御信号を生成し、前記リセット信号に応答して初期化される入出力制御信号生成部と、前記入力制御信号に応答して、入力されるデータをラッチし、該ラッチされたデータを前記出力制御信号に応答して出力するパイプラッチ部と、を含む。 （もっと読む）

【課題】ライトレベリングモードにエントリした後、速やかにスキューの測定を可能とする。
【解決手段】ライトレベリングモード時に活性化されるスキュー検出回路１１０と、ＯＤＴ信号を用いてデータストローブ端子１５ａに接続された終端抵抗回路を活性化させるＯＤＴ制御回路２００とを備える。ＯＤＴ制御回路２００は、ＯＤＴ信号を遅延させるカウンタ２２０，２３０を含み、通常動作モード時においてはカウンタを通過したＯＤＴ信号を用いて終端抵抗回路を活性化させ、ライトレベリングモード時においてはカウンタをバイパスしたＯＤＴ信号を用いて終端抵抗回路を活性化させる。これにより、ライトレベリングモード時においては、ＯＤＴ信号のレイテンシを待つことなく、速やかにライトレベリング動作を行うことが可能となる。 （もっと読む）

【課題】ダイナミックＯＤＴ機能を有する半導体記憶装置において正確なライトレベリング動作を行う。
【解決手段】ライトレベリングモード時に活性化されるスキュー検出回路１１０と、ＯＤＴ信号を用いてデータストローブ端子１５ａに接続された終端抵抗回路を活性化させるＯＤＴ制御回路２００とを備える。ＯＤＴ制御回路２００は、ライトレベリングモード時においてダイナミックＯＤＴが不使用状態である場合には第１の抵抗モードを選択し、ライトレベリングモード時においてダイナミックＯＤＴが使用状態である場合には第２の抵抗モードを選択する。これにより、実際のライト動作時においてダイナミックＯＤＴが使用状態である場合の抵抗値と、ダイナミックＯＤＴが不使用状態である場合の抵抗値を再現することができるため、より正確なライトレベリング動作を行うことが可能となる。 （もっと読む）

【課題】インバージョン機能の具現に必要なラインの個数を減らし、半導体メモリ装置における全体の面積を減少する。
【解決手段】本発明に係る半導体メモリ装置は、読み出しインバージョン情報及び書き込みインバージョン情報を選択的にインバージョンバスに載せるための選択部と、該選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、該インバージョンバスから伝達された前記読み出しインバージョン情報を出力データに反映する複数の読み出しインバージョン部と、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映する複数の書き込みインバージョン部とを備える。 （もっと読む）

【課題】 アドレスが異なる複数のメモリ領域から任意のデータを読み出すことで、データ転送レートを向上する。
【解決手段】 半導体メモリは、第１アドレスに対してＮ個（Ｎは２以上の整数）のデータを構成単位とするデータ群をＭ個（Ｍは２以上の整数）割りつける。半導体メモリは、データ群の位置を示す第２アドレスで指定されるＮ個のデータ中のＬ（Ｌ＜Ｎ）個のデータ位置を任意に指定し、指定されたデータ位置からデータを読み出す。これにより、不要なデータを読み出すことなく、必要なデータのみを選択的に読み出すことができる。この結果、データの転送レートを向上でき、半導体メモリが搭載されるシステムの性能を向上できる。 （もっと読む）

【課題】データ転送時の電流消費を低減するとともに、フラグデータと本データとの同期を容易にする。
【解決手段】半導体記憶装置は、Ｎビットのｍ番目の第１のデータとＮビットの（ｍ＋１）番目の第２のデータとを比較する第１の排他的論理和回路と、この第１の排他的論理和回路の比較結果により、第１及び第２のデータの不一致がＮ／２以上である場合に第２のデータを反転するフラグデータを発生させ、第１及び第２のデータの不一致がＮ／２より少ない場合に第２のデータを非反転するフラグデータを発生させる多数決回路と、フラグデータに基づいて第２のデータを反転又は非反転する第２の排他的論理和回路と、多数決回路で発生したフラグデータを格納するシフトレジスタと、反転又は非反転した第２のデータとフラグデータとをまとめてシリアルに出力するためのパッドとを具備する。 （もっと読む）

【課題】半導体記憶装置のデータ伝送時におけるデータバスのトグル動作よる消費電力を低減する。
【解決手段】ＤＲＦバス、ＤＲ１１Ｆバス、ＧＤＲＦバス、及びＧＤＲ１１Ｆバスを含み、ＤＲＦバス及びＤＲ１１Ｆバス、並びにＧＤＲＦバス及びＧＤＲ１１Ｆバスは、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で、並行して配置される。ＤＲ１１Ｆバスは、データ伝送が従来システムで実施された場合に両側のＤＲＦバスがトグル動作を実施させられる場合にのみ、ＤＲ１１Ｆバスにトグル動作を実施させるように追加される。 （もっと読む）