【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】低電圧駆動時における動作完了直後のビット線のプリチャージ電圧復帰するまでの時間を高速化し、読み取りエラーを防止する。
【解決手段】メモリセルＢＬＣＥＬＬ＜０＞、ＢＬＣＥＬＬ＜１＞と、メモリセルのビット線対ｂｌ／ｂｌｂと、ビット線対の電位差を増幅するセンスアンプ回路ＢＬＳＡと、センスアンプ回路ＢＬＳＡのグローバルビット線対ｇｂｌ／ｇｂｌｂと、を有する半導体記憶装置である。センスアンプ回路ＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含むＳＲＡＭ型であり、該ＳＲＡＭの接続ノードａ及び接続ノードｂに専用のイコライズ線ｅｑｃを設けることによって、各駆動信号線に分布する寄生容量を分散させる。 （もっと読む）

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。 （もっと読む）

【課題】オーバドライブ時間を変更せずに、センスアンプ列の過昇圧の発生を回避する。
【解決手段】半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線２３−１と、オーバドライブ配線に一端が接続される第１の容量素子６１−１と、オーバドライブ配線に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチ２７−１と、複数のセンスアンプ列の活性化を制御するとともに、第１のスイッチ及び第２のスイッチを制御する制御部とを備える。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】ブリード電流の発生を防止し、プリチャージ動作の電力消費を節減する。
【解決手段】オープンビットライン構造を有する半導体メモリ装置の駆動方法において、第１セルアレイ３００ａに設置されている第１ビットラインにデータ信号を出力するデータ伝送ステップと、第２セルアレイ３００ｂに設置されている第２ビットラインに基準信号を出力する基準信号伝送ステップと、第１ビットライン及び第２ビットラインのうち、電圧の低い方のビットラインの電圧を接地電圧に増幅して維持する補助センシングステップと、第１センスアンプノード及び第２センスアンプノードの電圧を等価化し、フローティングさせるプリチャージステップとを含み、センシングステップ動作を、接地電圧より低いレベルの低電圧、及び電源電圧よりも高いレベルの高電圧を用いて実行し、低電圧が第１ビットライン及び前記第２ビットラインに伝送されないようにクランピングする。 （もっと読む）

【課題】リフレッシュ動作時に消費電流量を低減する半導体装置を提供する。
【解決手段】ビット線（ＢＬ、／ＢＬ）と、電源線（ＳＡ電源線）を有し、電源線に供給される電圧を用いてビット線の電位を増幅させるセンスアンプ（ＳＡ）と、アクティブコマンドが入力されたことに応じて活性化した時には、アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして電源線に第１の電圧（第１電源線ＬＶＯＤ＿ｋの電圧）を供給して、所定期間後に第１の電圧よりも低い第２の電圧（第２電源線ＬＶＡＲＹ＿ｋの電圧）を供給し、一方、リフレッシュコマンドが入力されたことに応じて活性化した時には、オーバードライブをすることなくリフレッシュコマンドに対応する電圧供給期間の最初から電源線に第２の電圧を供給する電源電圧発生回路と、を備える。 （もっと読む）

【課題】本発明は、少ししか列アドレスバスを必要としない半導体メモリを提供する。
【解決手段】本発明は、半導体メモリであって、ビット線と、メモリセルアレイと、少なくとも１組のセンスアンプバンクであって、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することを備え、各センスアンプバンクは、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、前記ローカル列デコーダは、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリに関するものである。 （もっと読む）

【課題】リフレッシュ動作時の消費電流を減少させること。
【解決手段】タイミングチャート１００では、ＷＬ０のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０２のＳＡ１０をオーバードライブさせ、メモリバンク１０３のＳＡ２０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ１のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０３のＳＡ２０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ２のリフレッシュ動作時にメモリバンク１０１のＳＡ００とメモリバンク１０４のＳＡ３０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０３のＳＡ２０をオーバードライブさせない。 （もっと読む）