スイッチトランジスタを有しない差動センス増幅器
【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体メモリに関するものであり、より具体的には、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するためのセンス増幅器に関するものである。
【背景技術】
【０００２】
半導体メモリは、コンピュータ、サーバー、携帯電話などのハンドヘルドデバイス、プリンタ、ならびに多くのさらなる電子デバイスおよびアプリケーションにおいて利用されている。半導体メモリは、複数のメモリセルをメモリアレイに構成したものであり、それぞれのメモリセルに少なくとも１ビットの情報が格納される。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、そのような半導体メモリの一例である。本発明は、好ましくはＤＲＡＭにより具現化される。結果として、以下の説明は、ＤＲＡＭを非限定的な例として参照してなされる。
【０００３】
センス増幅器は、ライン、いわゆるビットラインを介して複数のメモリセルをアドレッシングするために使用される。従来のセンス増幅器は、より具体的には、ビットラインと基準ラインとして使用される相補ビットラインとを使って動作する差動増幅器であり、ビットラインの対に現れる電圧の差を検出し、増幅する。
【０００４】
図１に例示されているように、従来のセンス増幅器回路は、バルクシリコンＣＭＯＳ技術で加工された１１個のトランジスタＴ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ１０、Ｔ４０、Ｔ５０、Ｔ６１、Ｔ６２、Ｔ７２、Ｔ７１を備える。
【０００５】
センス増幅器は、メモリセル内に格納されているデータを感知し、書き戻すだけでなく、データを読み出し、新規データをセル内に書き込むためにも使用される。メモリセルＣは、セルアクセストランジスタＭｃのゲートを制御するワードラインＷＬによってアドレッシングされ、前記セルアクセストランジスタＭｃはセルＣをビットラインＢＬに接続する。簡単にするため、センス増幅器の左側のセルアレイからの１つのワードラインＷＬと１つのメモリセルＣのみが図示されている。
【０００６】
従来のセンス増幅器は、一般に、
− ビットラインＢＬに接続された出力および相補ビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 相補ビットライン／ＢＬに接続された出力およびビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＴ２１、Ｔ２２と、
− ドレインおよびソースを有するプルダウントランジスタＴ３１、Ｔ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＴ２１、Ｔ２２およびプルダウントランジスタＴ３１、Ｔ３２は共通ドレインを有する。
【０００７】
プルダウントランジスタＴ３１、Ｔ３２のソースは、フットスイッチトランジスタ（ｆｏｏｔ ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）Ｔ４０に接続され、このフットスイッチトランジスタは、通常はグランドＧＮＤと称されるＬＯＷ電圧レベルＶBLLでＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源にそれ自体接続され、フットスイッチ制御信号φNSWによって制御される。ＬＯＷ供給電圧ＶLsupplyのグランドレベルをセンス増幅器における他の電圧レベルに対する基準として使用する。図１に例示されている回路では、フットスイッチトランジスタＴ４０は、Ｎ−ＭＯＳトランジスタである。フットスイッチ制御信号φNSWがＨＩＧＨである場合、フットスイッチトランジスタＴ４０は導通しており、グランド電圧がプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがＬＯＷである場合、フットスイッチトランジスタＴ４０は阻止され、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウンされない。
【０００８】
プルアップトランジスタＴ２１、Ｔ２２のソースは、ヘッドスイッチトランジスタＴ１０に接続され、このヘッドスイッチトランジスタは、通常はＶＤＤなどのＨＩＧＨ電圧レベルＶBLHでＨＩＧＨ供給電圧ＶHsupplyを供給するプルアップ電圧源にそれ自体接続され、ヘッドスイッチ制御信号φPSWによって制御される。図１に例示されている回路では、ヘッドスイッチトランジスタＴ１０は、Ｐ−ＭＯＳトランジスタである。ヘッドスイッチ制御信号φPSWがＬＯＷである場合、ヘッドスイッチトランジスタＴ１０は導通しており、ＨＩＧＨ供給電圧ＶHsupplyがプルアップトランジスタＴ２１、Ｔ２２のソースに伝達される。制御信号φPSWがＨＩＧＨである場合、ヘッドスイッチトランジスタＴ１０は阻止され、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードの電圧はフローティング状態である。
【０００９】
ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがＨＩＧＨで、フットスイッチ制御信号φNSWがＬＯＷの場合に、センス増幅器のすべてのノードはフローティング状態である。
【００１０】
センス増幅器は、ビットラインＢＬと相補ビットライン／ＢＬにそれぞれ結合され、ビットラインＢＬ、／ＢＬを、通常はＨＩＧＨ供給電圧ＶHsupplyとＬＯＷ供給電圧ＶLsupplyとの間の平均値となるプリチャージ電圧ＶPCHにプリチャージするように配列された一対の専用プリチャージトランジスタＴ６１、Ｔ６２をさらに備える。この平均値は、通常、ＨＩＧＨ供給電圧ＶHsupplyのＨＩＧＨ値の半分、つまり、ＶBLH／２であるが、それは、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＧＮＤが他の電圧の基準として使用され、ＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyは通常それぞれそのＨＩＧＨ電圧レベルおよびＬＯＷ電圧レベルにあるからである。プリチャージ制御信号φPCHが、前記プリチャージトランジスタＴ６１、Ｔ６２のゲートに印加される。
【００１１】
センス増幅器は、それぞれビットラインＢＬ、／ＢＬのうちの一方に結合されるソース／ドレイン端子と、等化制御信号φEQLによって制御されるゲートとを有する等化トランジスタＴ５０をさらに備える。図１に例示されている回路の等化トランジスタＴ５０は、Ｎ−ＭＯＳ型トランジスタである。
【００１２】
センス増幅器は、２つの専用パスゲートトランジスタＴ７１、Ｔ７２をさらに備え、それらのゲートは、デコード制御信号ＹDECによって制御される。パスゲートトランジスタＴ７１、Ｔ７２のそれぞれは、ビットラインＢＬ、／ＢＬの一方を、入出力ラインとも称されるグローバルビットラインＩＯ、／ＩＯに接続する。パスゲートトランジスタＴ７１、Ｔ７２は、ビットラインＢＬ、／ＢＬとグローバルビットラインＩＯ、／ＩＯとの間でデータを転送するために使用される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
センス増幅器は技術的には必要であるが、経済的な観点からは、センス増幅器を、メモリアレイのサービス回路としてみなすことができ、したがって、回路全体の面積を増やし、それゆえ製造コストを押し上げることにもなるオーバーヘッドとしてみなされうる。
【００１４】
したがって、そのようなセンス増幅器に使用される面積を最小限に抑える継続的な努力がなされる。
【課題を解決するための手段】
【００１５】
本発明の目的は、簡素化された、ロバスト性を有するメモリセンス増幅器を提案することである。この目的に関して、本発明は、第１の態様により、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センス増幅器を提案し、これは、
− 第１のビットラインに接続された出力および第１のビットラインに対して相補的な第２のビットラインに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットラインに接続された出力および第１のビットラインに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
前記センス増幅器は、それぞれ前記第１および第２のビットライン及び前記第１及び第２のグローバルビットラインとの間でデータを転送するために、前記第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成される。
【００１６】
このセンス増幅器の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【００１７】
− プルアップトランジスタ（Ｍ３１）およびプルダウントランジスタ（Ｍ３２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
○ プルアップトランジスタの第２の制御ゲートは、プルアップ第２制御信号によって駆動され、
○ プルダウントランジスタの第２の制御ゲートは、プルダウン第２制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート（ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅｓ）であるか、または
− トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであり、
− センス増幅器は、第１のビットラインおよび第２のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているＰ−ＭＯＳ型トランジスタであり、
− パスゲートトランジスタは、プルアップトランジスタによって構成され、プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続され、または、
− パスゲートトランジスタは、プルダウントランジスタによって構成され、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
【００１８】
第２の態様によれば、本発明は、ビットラインをプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、本発明の第１の態様による差動センス増幅器を制御するための方法に関するものであり、前記センス増幅器は、ビットラインをプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するよう制御され、差動センス増幅器によって実行されるオペレーションを修正するために、プルアップ第２制御信号および／またはプルダウン第２制御電圧を修正する。
【００１９】
本発明の方法の態様の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【００２０】
− プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、
− 書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、ＨＩＧＨプルダウン第２制御信号をプルダウントランジスタの第２の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、ＬＯＷプルアップ第２制御信号をプルアップトランジスタの第２の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
【００２１】
第３の態様によれば、本発明は、本発明の第１の態様による少なくとも１つの差動センス増幅器を備えるメモリセルアレイを組み込んだ半導体メモリに関するものである。
【図面の簡単な説明】
【００２２】
本発明の他の態様、目的、および利点は、非制限的な例として与えられ、添付図面を参照しつつなされている、本発明の好ましい実施形態の以下の詳細な説明を読むとより明らかになるであろう。
【００２３】
【図１】従来技術のセンス増幅器の回路図である。
【図２ａ】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図２ｂ】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図３】本発明の第１の態様の第１の実施形態によるセンス増幅器の回路図である。
【図４ａ】第１の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図４ｂ】第１の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図５】本発明の第１の態様の第２の実施形態によるセンス増幅器の回路図である。
【図６ａ】第２の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図６ｂ】第２の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図７】第２の実施形態によるセンス増幅器の可能なトポロジを示す図である。
【図８】グローバルビットラインの間に配列された等価トランジスタを備える第２の実施形態によるセンス増幅器の回路図である。
【図９】本発明の第３の態様による半導体メモリを示す図である。
【発明を実施するための形態】
【００２４】
次に、図１に例示されているような従来技術のセンス増幅器の動作プロセスについて説明する。従来技術のセンス増幅器を動作させたときに回路に印加されるか、または回路内に生成される一部の信号を図２ａおよび２ｂに示す。示されているタイミングは、純粋に例示することを目的としたものである。
【００２５】
メモリセルから読み出す前の第１のオペレーションは、等化とプリチャージである。最初に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに設定し、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定することによってセンス増幅器をオフにする。センス増幅器のすべての内部ノードは、フローティング状態になる。このオペレーションの前に、つまり時刻ｔ0において、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じてビットラインＢＬと相補ビットライン／ＢＬに相補的なＨＩＧＨおよびＬＯＷの供給電圧をかける。
【００２６】
ＨＩＧＨ電圧レベルを等化制御信号φEQLに印加して等化トランジスタＴ５０をオンにし、それにより、ビットラインＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。この例では、プリチャージトランジスタＴ６１、Ｔ６２はＮ−ＭＯＳ型トランジスタであり、そこで、ＨＩＧＨ電圧レベルをプリチャージ制御信号φPCHに印加することによって通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。ここで、プリチャージ電圧ＶPCHはＶBLH／２である。
【００２７】
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図２ａおよび２ｂでのｔ0＜ｔ＜ｔ1で与えられる。
【００２８】
プリチャージオペレーションは、等化を通じてプリチャージ電圧ＶBLH／２とビットラインＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【００２９】
等化およびプリチャージが完了した後、プリチャージトランジスタＴ６１、Ｔ６２および等化トランジスタＴ５０は、図２ａおよび２ｂにおける時刻ｔ1に対応して、オフにされる。
【００３０】
ワードラインＷＬの電圧をＨＩＧＨレベルＶWLHに切り換えて、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよびビットラインＢＬは、それらの電荷を共有する。電圧の変動は、セルキャパシタとビットラインＢＬの両方に現れ、その結果、ビットラインＢＬ、／ＢＬの電圧の間に電圧差が生じる。相補ビットライン／ＢＬ上の基準電圧と比較したこの変動の値は式
ΔＶ＝ＶBL−Ｖ/BL＝（ＣCELL／ΣＣ）＊（ＶCELL−ＶBLH／２）
で与えられる。
この式において、ＶCELLは、メモリキャパシタに蓄積された電圧であり、ΣＣ＝ＣCELL＋ＣBL＋Ｃin,SAは、セルＣのキャパシタンスとビットラインＢＬのキャパシタンスとセンス増幅器の入力キャパシタンスＣin,SAの総和に対応する。この電圧変動は、ビットラインＢＬ、／ＢＬの間の電圧差でもある。
【００３１】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図２ａおよび２ｂにおけるｔ2＜ｔ＜ｔ3に対応する。
【００３２】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、ビットラインＢＬの電圧は少し高くなり、電圧変動ΔＶは正になる。この状況は、図２ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＶBLLまたはＧＮＤである場合、ビットラインＢＬの電圧は少し低くなり、電圧変動ΔＶは負になる。この状況は、図２ｂに例示されている。
【００３３】
時刻ｔ3において、感知オペレーションを、フットスイッチ制御信号φNSWをＨＩＧＨ電圧レベルに上げて、フットスイッチトランジスタＴ４０をオンにすることによって開始する。これにより、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウン電圧源のＬＯＷ供給電圧ＶLsupplyにプルダウンされる。ビットラインＢＬ、／ＢＬ上の電圧はＶBLH／２＋ΔＶおよびＶBLH／２にそれぞれ設定され、これらの電圧がプルダウントランジスタＴ３１、Ｔ３２ゲートに印加されると、プルダウントランジスタＴ３１、Ｔ３２がこれによりオンになる。
【００３４】
２つのプルダウントランジスタＴ３１、Ｔ３２のクロスカップリング接続は、トランジスタへのゲート電圧を上げてドレイン電圧を下げ、またその逆も行う。ゲート電圧が高いほど、関係するトランジスタに流れ込むシンク電流は多くなり、他方に比べてすでに低くなっていた対応するドレイン電圧が速くプルダウンされる。こうして２つのビットラインＢＬ、／ＢＬの間の電圧差が増幅される。関係する時間間隔は、図２ａおよび２ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【００３５】
時刻ｔ4において、完全なＨＩＧＨ供給電圧ＶHsupplyへのすでに増幅されている差信号を飽和させるために、ヘッドスイッチトランジスタＴ１０がヘッドスイッチ制御信号φPSWを通じてオンにされ、これにより、プルアップトランジスタＴ２１、Ｔ２２の共通ソースがプルアップ電圧源のＨＩＧＨ供給電圧ＶHsupplyへプルアップされる。プルダウントランジスタＴ３１、Ｔ３２と同様にして、プルアップトランジスタＴ２１、Ｔ２２のクロスカップリング接続は、トランジスタへのゲートオーバードライブ電圧（絶対値）を上げて絶対ドレイン／ソース間電圧を下げ、またその逆も行う。このプロセスは、プルダウントランジスタＴ３１、Ｔ３２について説明しているものに相当しているが、ここでは、プルアッププロセスが得られ、その結果、２つのビットラインＢＬ、／ＢＬ間の電圧差が大きくなる。
【００３６】
プルダウンプロセスに関係するＮチャネルトランジスタとプルアッププロセスに関係するＰチャネルトランジスタの両方の組み合わせにより、完全なＣＭＯＳ電圧レベルに達するまでビットラインＢＬ、／ＢＬの間の電圧差が増幅される。
【００３７】
論理「１」がセルＣ内に格納される図２ａに示されている場合において、電圧差ΔＶが最初に正である結果生じるビットラインＢＬ、／ＢＬの間の電圧差は、飽和に達するまでに増幅され、そこで、ＢＬの電圧はＨＩＧＨ供給電圧ＶHsupplyに等しくなり、相補ビットライン／ＢＬの電圧はＬＯＷ供給電圧ＶLsupplyにプルダウンされる。論理「０」がセルＣ内に格納される図２ｂに示されている場合において、電圧差ΔＶが最初に負である結果生じるビットラインＢＬ、／ＢＬの間の電圧差は、前記ビットラインＢＬ、／ＢＬの電圧がビットラインＢＬの電圧がＬＯＷ供給電圧ＶLsupplyのレベルになり相補ビットライン／ＢＬの電圧がＨＩＧＨ供給電圧ＶHsupplyのレベルになることで最終的に安定化するように増幅される。
【００３８】
次いで、ワードラインＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのＣＭＯＳレベルは、パスゲートトランジスタＴ７１、Ｔ７２を通じて、デコード信号ＹDECを使って導通するパスゲートトランジスタＴ７１、Ｔ７２を与えることによって、グローバルビットラインＩＯ、／ＩＯに容易に遅延転送できる。図２ａおよび２ｂからわかるように、関係する時間間隔は、ｔ4＜ｔ＜ｔ5に対応する。
【００３９】
時刻ｔ5において、セルＣ内のデータを保持するために、ワードラインＷＬをデアクティベートすることによって、つまり、ＬＯＷ電圧レベルを選択信号φWLに印加することによって、セルアクセストランジスタＭｃをオフにする。
【００４０】
時刻ｔ6において、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定し、それによりプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードをプルダウン電圧源から絶縁することによってフットスイッチトランジスタＴ４０をオフにする。
【００４１】
それと同時に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに設定し、それによりプルアップトランジスタＴ２１、Ｔ２２の共通ソースノードをプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタＴ１０もオフにする。プルアップトランジスタＴ３１、Ｔ３２およびプルダウントランジスタＴ２１、Ｔ２２はこうしてデアクティベートされる。
【００４２】
時刻ｔ0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
【００４３】
セルＣにデータを書き込むために、またはセルＣに格納されているデータを読み出すために、ＨＩＧＨ電圧レベルのデコード制御信号ＹDECをパスゲートトランジスタＴ７１、Ｔ７２のゲートに印加し、それらをオンにする。
【００４４】
以下では、本発明の第１の態様によるセンス増幅器の２つの実施形態および本発明の第２の態様による方法によって制御されるときのそれらに関連する動作プロセスについて説明する。
【００４５】
［第１の実施形態］
図３に例示されているように、本発明の第１の実施形態によるセンス増幅器は、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２を備え、さらに、２つの追加のプリチャージトランジスタＭ６１、Ｍ６２、および１つの追加の等化トランジスタＭ５０を備える。
【００４６】
従来技術のセンス増幅器を例示している図１に関して、また簡単にするために、センス増幅器の左側に、１つのワードラインＷＬと１つのメモリセルＣのみが図示されている。セルＣは、セルアクセストランジスタＭｃのゲートを制御するワードラインＷＬによってアドレッシングされ、セルアクセストランジスタＭｃはメモリセルＣをビットラインに接続する。
【００４７】
第１の実施形態による１つのメモリセルアレイのうちの複数のメモリセルＣ内に格納されているデータを感知するための差動センス増幅器は、
− 第１のビットラインＢＬに接続された出力および第１のビットラインＢＬに対して相補的な第２のビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットライン／ＢＬに接続された出力および第１のビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
【００４８】
図３の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
【００４９】
上で説明されている従来技術のセンス増幅器とは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
【００５０】
従来技術のセンス増幅器のトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
【００５１】
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【００５２】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
【００５３】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【００５４】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートでありそれぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
【００５５】
再び図３を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【００５６】
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHよりも高い電圧までの範囲を含む範囲内の電圧値をとりうる。
【００５７】
センス増幅器は、第１のビットラインＢＬと第２のビットライン／ＢＬにそれぞれ結合され、第１のビットラインＢＬおよび第２のビットライン／ＢＬを、通常はＨＩＧＨ供給電圧ＶHsupplyとＬＯＷ供給電圧ＶLsupplyとの間の平均値となるプリチャージ電圧ＶPCHにプリチャージするように配列された一対のプリチャージトランジスタＭ６１、Ｍ６２をさらに備える。この平均値は、通常、ＨＩＧＨ供給電圧ＶHsupplyのＨＩＧＨ値の半分、つまり、ＶBLH／２であるが、それは、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLが他の電圧の基準、つまりＶBLL＝０、として使用され、ＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyは通常それぞれそのＨＩＧＨ電圧レベルおよびＬＯＷ電圧レベルにあるからである。プリチャージ制御信号φPCHが、プリチャージトランジスタＭ６１、Ｍ６２のゲートに印加される。
【００５８】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のいかなるコンフリクトも回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０をオフにすることによって最新技術のセンス増幅器内において実行される。
【００５９】
本発明によれば、図１のスイッチトランジスタＴ１０、Ｔ４０は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧（Ｐチャネルについては絶対値）を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインＢＬおよび／ＢＬ上の電圧の可能なすべての組み合わせに対して、４つすべてのトランジスタをオフにする、すなわち阻止する。
【００６０】
スイッチトランジスタＴ１０、Ｔ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【００６１】
プルアップトランジスタＭ２１、Ｍ２２のソースは、プルアップトランジスタＭ２１、Ｍ２２のソースとグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯとの間に中間トランジスタを置くことなく、プルアップ電圧源として動作する第一のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯにそれぞれ直接接続される。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【００６２】
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【００６３】
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、電圧の関係に関する制約条件を緩和する。
【００６４】
等化は、最新技術の回路に表されているように等化トランジスタＭ５０を通じて行うことができる。等化を通じてプリチャージ電圧とビットラインＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションも、前の方で説明した最新技術の回路と同様にプリチャージトランジスタＭ６１、Ｍ６２を通じて実行する。
【００６５】
従来技術のセンス増幅器と比較すると、読み込みオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。そこで、この第２の実施形態では、図１に示されているような専用パスゲートトランジスタＴ７１、Ｔ７２を省き、したがって、対応するデコード制御信号ＹDECも省く。プルアップトランジスタＭ３１、Ｍ３２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成されるパスゲートトランジスタは、第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）を第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯに接続し、第１のビットラインおよび第２のビットラインＢＬ、／ＢＬと第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯとの間のデータ転送をそれぞれ行なうように配列される。
【００６６】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタＭ２１、Ｍ２２であるため、第２の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインＩＯ、／ＩＯに接続される、プルアップトランジスタＭ２１、Ｍ２２とともに説明される。
【００６７】
パスゲートトランジスタがプルダウントランジスタＭ３１、Ｍ３２によって構成される場合、プルダウントランジスタＭ３１、Ｍ３２は代わりにグローバルビットラインＩＯ、／ＩＯに接続されることに留意されたい。
【００６８】
グローバルビットラインＩＯ、／ＩＯは、データを処理するため、通常は二次センス増幅器（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。２次センス増幅器は、読み出しオペレーションの際にグローバルビットラインＩＯ、／ＩＯ上に発生する差動信号を検出し、利用するために特に使用される。
【００６９】
図３の等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、これらは、好ましくは、ＳＯＩトランジスタとしても実現される。これらは、少なくとも第１の制御ゲートとその第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有するマルチゲートトランジスタとすることができる。
【００７０】
等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成することができ、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。
【００７１】
次いで、それらのオペレーションを実行することを可能にする値でそれらの各バックコントロール電圧を選択する。適宜、それらの各バックコントロールゲートおよびそれらの各フロントコントロールゲートも、一緒に接続されると、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化、プリチャージ、デコードが高速化される。
【００７２】
［スイッチトランジスタを備えない、また専用パスゲートも備えないセンス増幅器の動作プロセス］
次に、図３に例示されているようなセンス増幅器の動作プロセスについて説明する。図４ａおよび４ｂには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【００７３】
機能は相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタで構成されるので、センス増幅器のすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するＬＯＷプルダウン電圧源に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行うことができる。
【００７４】
時刻ｔ0の前に、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じて第１のビットラインＢＬおよび第２のビットライン／ＢＬに相補的なＨＩＧＨおよびＬＯＷの供給電圧をかける。
【００７５】
時刻ｔ0において、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに上げて、プルアップトランジスタＭ２１、Ｍ２２をオフにする。それと同時に、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、プルダウントランジスタＭ３１、Ｍ３２をオフにする。
【００７６】
時刻ｔ1において、ＨＩＧＨ電圧レベルを等化制御信号φEQLに印加して等化トランジスタＭ５０をオンにし、それにより、ビットラインＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。
【００７７】
それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタＭ６１、Ｍ６２をオンにする。ビットラインＢＬ、／ＢＬは、これにより、ＶBLH／２に設定されたプリチャージ電圧ＶPCHに接続される。関係する時間間隔は、図４ａおよび４ｂにおけるｔ1＜ｔ＜ｔ2に対応する。プリチャージオペレーションは、等化を通じて所望のプリチャージ電圧ＶBLH／２とビットラインＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【００７８】
時刻ｔ2において、等化およびプリチャージが完了した後、等化制御信号φEQLおよびプリチャージ制御信号φPCHをそれぞれ使って、等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２をオフにする。
【００７９】
時刻ｔ3において、ワードラインＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビットラインＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビットラインＢＬ上に現れ、その結果、第１のビットラインＢＬと第２のビットライン／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
【００８０】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図４ａおよび４ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【００８１】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、第１のビットラインＢＬの電圧は少し高くなる。この状況は、図４ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＬＯＷ供給電圧ＶLsupplyである場合、第１のビットラインＢＬの電圧は少し低くなる。この状況は、図４ｂに例示されている。
【００８２】
時刻ｔ4において、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに上げて、プルダウントランジスタＭ３１、Ｍ３２をオンにする。次いで、バルクＣＭＯＳ技術を使用する従来技術のセンス増幅器の場合と似た方法で２つのプルダウントランジスタＭ３１、Ｍ３２によって電圧差を増幅する。関係する時間間隔は、図４ａおよび４ｂにおけるｔ4＜ｔ＜ｔ5に対応する。
【００８３】
時刻ｔ5において、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyの完全なＨＩＧＨ電圧レベルＶBLHにすでに増幅されている差信号を飽和させるために、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに下げてプルアップトランジスタＭ２１、Ｍ２２をオンにする。
【００８４】
プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔＶ（正または負）の初期値に応じてビットラインＢＬ、／ＢＬをプルアップ電圧源およびプルダウン電圧源の各電圧に設定する。
【００８５】
論理「１」がセルＣ内に格納される図４ａに示されている場合において、第１のビットラインＢＬ上の正の初期電圧変動ΔＶは、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyにおける飽和まで増幅され、その一方で、第２のビットライン／ＢＬはプルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされる。
【００８６】
論理「０」がセルＣ内に格納される図４ｂに示されている場合において、第１のビットラインＢＬ上の負の初期電圧変動ΔＶは、プルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされ、その一方で、第２のビットライン／ＢＬはプルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyまで飽和される。
【００８７】
次いで、ワードラインＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。したがって、データがメモリセルＣ内に書き戻される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。図４ａおよび４ｂからわかるように、関係する時間間隔は、ｔ5＜ｔ＜ｔ6に対応する。
【００８８】
時刻ｔ6において、メモリセルＣ内のデータを保持するために、ワードラインＷＬをデアクティベートすることによって、つまり、選択信号φWLをＬＯＷ電圧レベルＶWLLに設定することによって、セルアクセストランジスタＭｃをオフにする。したがって、セルの内容は保護される。
【００８９】
また、時刻ｔ6において、２つのグローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベルに、典型的にはＶBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器（図示せず）を使って、前のインピーダンスより高いインピーダンスに変える。
【００９０】
センス増幅器によって実行される２つの読み出しオペレーションが、図４ａおよび４ｂに示されている。第１の読み出しオペレーションはｔAからｔBまでの間に行われ、第２の読み出しオペレーションはｔA'からｔB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【００９１】
時刻ｔ6の後の時刻ｔAにおいて、プルダウンバックゲート制御信号φNBGを前のＨＩＧＨ電圧レベルＶNBGHより高い電圧レベルに設定する。このより高い電圧レベルにより、両方のプルダウントランジスタＭ３１、Ｍ３２を空乏モードに切り換えることができる。
【００９２】
ビットラインＢＬ、／ＢＬのうちの一方は、グローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHであるが、他方のビットラインＢＬ、／ＢＬはＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧ＶBLLであるので、プルアップトランジスタＭ２１、Ｍ２２のうちの一方は、それのフロントゲートに印加されるＬＯＷ電圧レベルを有するが、他方はそれのフロントゲートに印加されるＨＩＧＨ電圧レベルを有する。
【００９３】
プルアップトランジスタＭ２１、Ｍ２２は、エンハンスメントモードに入っているので、フロントゲート上でＬＯＷ電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【００９４】
第１のビットラインＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにあり、第２のビットライン／ＢＬの電圧がＬＯＷ電圧レベルＶBLLにある場合、つまり、アクセスされたセルが論理「１」を格納している場合、フロントゲートが第２のビットライン／ＢＬに接続されているプルアップトランジスタＭ２１は導通状態になり、他方のプルアップトランジスタＭ２２はオフになる。
【００９５】
第１のビットラインＢＬの電圧がＬＯＷ電圧レベルＶBLLにあり、第２のビットライン／ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにある場合、つまり、アクセスされたセルが論理「０」を格納している場合、フロントゲートが第１のビットラインＢＬに接続されているプルアップトランジスタＭ２２は導通状態になり、他方のプルアップトランジスタＭ２１はオフになる。
【００９６】
両方のプルダウントランジスタＭ３１、Ｍ３２が空乏モードにあり、プルアップトランジスタＭ２１、Ｍ２２のうちの一方がオン状態にある場合、電流は、プルアップトランジスタＭ２１、Ｍ２２のどれが導通しているかに応じて、第１のグローバルビットラインＩＯまたは第２のビットライン／ＩＯ内を流れる。
【００９７】
図４ａおよび４ｂに例示されているように、ｔAからｔBまで、およびｔA'からｔB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器（図示せず）によって検出され、メモリセルＣに格納されているデータを示す。論理「１」がセルＣ内に格納されている場合、電圧降下は、第１のグローバルビットラインＩＯに関連付けられる。論理「０」がセルＣ内に格納されている場合、電圧降下は、第２のグローバルビットライン／ＩＯに関連付けられる。
【００９８】
差動信号が電流に基づく代替的解決手段は、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【００９９】
ｔ0'の後、時刻ｔ1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインＩＯ、／ＩＯを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【０１００】
セルＣにデータを書き込むステップは、プルアップトランジスタＭ２１、Ｍ２２が導通しているとき、例えば、ｔ5からｔ6までの間に、グローバルビットラインＩＯ、／ＩＯに所望の信号を印加することによって実行される。これは、専用のサイクルにおいて、または前述のサイクル内で行うことができる。
【０１０１】
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１０２】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。読み出しオペレーション時に、つまり、ｔAからｔBまで、またはｔA'からｔB'までの間に、プルアップバックゲート制御信号φPBGを前のＬＯＷ電圧レベルＶNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタＭ２１、Ｍ２２を空乏モードに切り換えることができる。
【０１０３】
プルダウントランジスタＭ３１、Ｍ３２のソースは、グローバルビットラインＩＯ、／ＩＯに接続されているので、グローバルビットラインは、通常、ＬＯＷ供給電圧として働くＬＯＷ電圧レベルＶBLLにあり、グローバルビットラインのうちの１つに関連付けられた差動信号は以前説明した第２のセンス増幅器により検出され有効にされる。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１０４】
［第２の実施形態：スイッチトランジスタなし、専用プリチャージトランジスタなし、および専用パスゲートトランジスタなし］
図５に例示されているように、本発明の第４の実施形態によるセンス増幅器は、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２と、１つの追加の等化トランジスタＭ５０とを備える。
【０１０５】
図９のセンス増幅器は、
− 第１のビットラインＢＬに接続された出力および第１のビットラインＢＬに対して相補的な第２のビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットライン／ＢＬに接続された出力および第１のビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
【０１０６】
図５の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
【０１０７】
図１のセンス増幅器とは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
【０１０８】
従来技術のセンス増幅器のトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
【０１０９】
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【０１１０】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
【０１１１】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【０１１２】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートであり、それぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
【０１１３】
再び図５を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【０１１４】
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHより高い電圧レベルまでの範囲を含む範囲内の電圧値をとりうる。
【０１１５】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のコンフリクトを回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０をオフにすることによって最新技術のセンス増幅器内において実行される。
【０１１６】
本発明によれば、図１のスイッチトランジスタＴ１０、Ｔ４０は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタＭ２１、Ｍ２２およびプルダウンＭ３１、Ｍ３２の閾値電圧（Ｐチャネルについては絶対値）を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインＢＬおよび／ＢＬ上の電圧の可能なすべての組み合わせに対して、４つすべてのトランジスタをオフにする、すなわち阻止する。
【０１１７】
スイッチトランジスタＴ１０、Ｔ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【０１１８】
プルアップトランジスタＭ２１、Ｍ２２のソースは、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯに、中間トランジスタを置くことなく、直接的に接続される。グローバルビットラインＩＯ、／ＩＯは、プルアップトランジスタに対するプルアップ電圧源として働く。結果として、グローバルビットラインＩＯ、／ＩＯの電圧は、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧として働く。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【０１１９】
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【０１２０】
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、トランジスタ間の電圧の関係に関する制約条件を緩和する。
【０１２１】
等化は、最新技術の回路の場合のように等化トランジスタＭ５０を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によっても実行される。
【０１２２】
したがって、プリチャージトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。こうして図１に示されているような専用プリチャージトランジスタＴ６１、Ｔ６２および対応するプリチャージ制御信号φPCHは省かれる。
【０１２３】
従来技術のセンス増幅器と比較すると、読み出しオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。そこで、この第２の実施形態では、図１に示されているような専用パスゲートトランジスタＴ７１、Ｔ７２を省き、したがって、対応するデコード制御信号ＹDECも省く。プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成されるパスゲートトランジスタは、第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）を第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯに接続し、第１のビットラインおよび第２のビットラインＢＬ、／ＢＬと第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯとの間のデータ転送をそれぞれ行うように配列される。
【０１２４】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタＭ２１、Ｍ２２であるため、第２の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインＩＯ、／ＩＯに接続される、プルアップトランジスタＭ２１、Ｍ２２とともに説明される。
【０１２５】
パスゲートトランジスタがプルダウントランジスタＭ３１、Ｍ３２によって構成される場合、プルダウントランジスタＭ３１、Ｍ３２は代わりにグローバルビットラインＩＯ、／ＩＯに接続されることに留意されたい。
【０１２６】
グローバルビットラインＩＯ、／ＩＯは、データを処理するため、通常は二次センス増幅器（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。二次センス増幅器は、読み出しオペレーションの際にグローバルビットラインＩＯ、／ＩＯ上に発生する差動信号を検出し、利用するために特に使用される。
【０１２７】
図５の等化トランジスタＭ５０は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、等化トランジスタＭ５０は、ＳＯＩトランジスタであることも好ましい。
【０１２８】
等化システムＭ５０は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートであるものとしてよい。次いで、そのオペレーションを実行することを可能にする値でそのバックコントロール電圧を選択する。適宜、そのバックコントロールゲートおよびそのフロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化が高速化される。
【０１２９】
［スイッチトランジスタを備えない、専用プリチャージトランジスタも備えない、専用パスゲートトランジスタも備えないセンス増幅器の動作プロセス］
次に、図５に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図６ａおよび６ｂに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【０１３０】
センス増幅器の好ましい動作プロセスは、図６ａおよび６ｂに示されている。相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタによって機能が構成されるので、センス増幅器のすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。この例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行われる。
【０１３１】
時刻ｔ1において、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、プルダウントランジスタＭ３１、Ｍ３２をオフにし、プルアップバッグゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２を空乏モードにする。したがって、プルアップトランジスタＭ２１、Ｍ２２はオンになる。
【０１３２】
適宜、等化およびプリチャージオペレーションが開始する前に必ずオフになるように、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を、ｔ1より前に、例えばｔ0において、オフにすることができる。
【０１３３】
また、すでに説明されているように、等化を初期化するために、時刻ｔ1において等化制御信号φEQLをＨＩＧＨレベルに上げて、等化トランジスタＭ５０をオンにする。
【０１３４】
それと同時に、グローバルビットライン信号φIO、φ/IOを所望のプリチャージ電圧、典型的にはＶBLH／２に設定する。ビットラインＢＬ、／ＢＬは、これにより、プリチャージ電圧、ここではＶBLH／２に設定される。関係する時間間隔は、図６ａおよび６ｂにおけるｔ1＜ｔ＜ｔ2に対応する。
【０１３５】
時刻ｔ2において、等化およびプリチャージオペレーションが完了した後、等化制御信号φEQLをＬＯＷレベルに設定することによって等化トランジスタＭ５０をオフにし、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定することによってプルアップトランジスタＭ２１、Ｍ２２をオフにする。
【０１３６】
グローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベル、典型的にはＶBLHに戻す。
【０１３７】
時刻ｔ3において、ワードラインＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビットラインＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビットラインＢＬ上に現れ、その結果、第１のビットラインＢＬと第２のビットライン／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
【０１３８】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図６ａおよび６ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【０１３９】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がグローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源の電圧のＨＩＧＨ電圧レベルＶBLHである場合、第１のビットラインＢＬの電圧は少し高くなる。この状況は、図６ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がプルダウン電圧源によって供給される供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLにある場合、第１のビットラインＢＬの電圧は少し低くなる。この状況は、図６ｂに例示されている。
【０１４０】
時刻ｔ4において、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに上げて、プルダウントランジスタＭ３１、Ｍ３２をオンにする。次いで、最新技術の場合と似た方法でこれら２つのプルダウントランジスタＭ３１、Ｍ３２によってビットラインＢＬ、／ＢＬ間の電圧差を増幅する。
【０１４１】
時刻ｔ5において、プルアップバックゲート制御信号φPBGをプルアップトランジスタＭ２１、Ｍ２２をオンにする中間電圧レベルＶPBGIに下げるが、エンハンスメントモードに保つ。プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔＶ（正または負）の初期値に応じて、ビットラインＢＬ、／ＢＬの各電圧をプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHおよびプルダウン電圧源のＬＯＷ電圧レベルＶBLLに設定する。このオペレーションは、従来技術の場合に類似している。
【０１４２】
論理「１」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＨＩＧＨ電圧レベルＶBLHにある場合、第１のビットラインＢＬの電圧は、グローバルビットラインＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされ、第２のビットライン／ＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLに下げられる。この状況は、図６ａに例示されている。
【０１４３】
論理「０」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＬＯＷ供給電圧ＶLsupplyに対応する場合、第１のビットラインＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyにプルダウンされ、第２のビットライン／ＢＬの電圧は、グローバルビットラインＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされる。この状況は、図６ｂに例示されている。
【０１４４】
図６ａおよび６ｂにおける対応する時間間隔は、ｔ5＜ｔ＜ｔ6である。
【０１４５】
次いで、ワードラインＷＬがまだアクティベートされており、したがって、セルアクセストランジスタＭｃがまだ導通しているので、セルＣの内容はその初期値に復元され、これにより、メモリセルＣは第１のビットラインＢＬを通じてセンス増幅器に接続される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。したがって、データがメモリセルＣ内に書き戻される。
【０１４６】
時刻ｔ6において、ワードラインＷＬをデアクティベートする、つまり、選択信号φWLをＬＯＷレベルＶWLLに設定し、それによりセルアクセストランジスタＭｃをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【０１４７】
読み出しオペレーションは、グローバルビットラインＩＯ、／ＩＯ上に差動信号を発生させることによって実行され、差動信号は、データを読み出すために二次センス増幅器の特性に応じて二次センス増幅器によって利用される。例えば、二次センス増幅器がグローバルビットラインＩＯ、／ＩＯを比較的高いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの１つに関連する電圧降下である。これは、以下で説明する、また図６ａおよび６ｂに示されている例である。
【０１４８】
あるいは、二次センス増幅器がグローバルビットラインＩＯ、／ＩＯを低いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの１つの中を流れる電流である。
【０１４９】
したがって、示されている例では、時刻ｔ6において、２つのグローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベルに、典型的にはＶBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器（図示せず）を使って、前のインピーダンスより高いインピーダンスに変える。
【０１５０】
センス増幅器によって実行される２つの読み出しオペレーションが、図６ａおよび６ｂに示されている。第１の読み出しオペレーションは、ｔAからｔBまでの間に行われ、第２の読み出しオペレーションは、ｔA'からｔB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【０１５１】
時刻ｔ6の後の時刻ｔAにおいて、プルダウンバックゲート制御信号φNBGを前のＨＩＧＨ電圧レベルＶBLHより高い値に設定する。このより高い電圧レベルにより、両方のプルダウントランジスタＭ３１、Ｍ３２を空乏モードに切り換えることができる。
【０１５２】
ビットラインＢＬ、／ＢＬのうちの一方は、グローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHであるが、他方のビットラインＢＬ、／ＢＬはＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧ＶBLLであるので、プルアップトランジスタＭ２１、Ｍ２２のうちの一方は、それのフロントゲートに印加されるＬＯＷ電圧レベルを有するが、他方はそれのフロントゲートに印加されるＨＩＧＨ電圧レベルを有する。
【０１５３】
プルアップトランジスタＭ２１、Ｍ２２は、エンハンスメントモードに入っているので、フロントゲート上でＬＯＷ電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【０１５４】
第１のビットラインＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにあり、第２のビットライン／ＢＬの電圧がＬＯＷ電圧レベルＶBLLにある場合、つまり、アクセスされたセルが論理「１」を格納している場合、フロントゲートが第２のビットライン／ＢＬに接続されているプルアップトランジスタＭ２１は導通状態になり、他方のプルアップトランジスタＭ２２はオフになる。
【０１５５】
第１のビットラインＢＬの電圧がＬＯＷ電圧レベルＶBLLにあり、第２のビットライン／ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにある場合、つまり、アクセスされたセルが論理「０」を格納している場合、フロントゲートが第１のビットラインＢＬに接続されているプルアップトランジスタＭ２２は導通状態になり、他方のプルアップトランジスタＭ２１はオフになる。
【０１５６】
両方のプルダウントランジスタＭ３１、Ｍ３２が空乏モードにあり、プルアップトランジスタＭ２１、Ｍ２２のうちの一方がオン状態にある場合、電流は、プルアップトランジスタＭ２１、Ｍ２２のどちらが導通しているかに応じて、第１のグローバルビットラインＩＯまたは第２のビットライン／ＩＯ内を流れる。
【０１５７】
図６ａおよび６ｂに例示されているように、ｔAからｔBまで、およびｔA'からｔB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器（図示せず）によって検出され、メモリセルＣに格納されているデータを示す。論理「１」がセルＣ内に格納されている場合、電圧降下は、第１のグローバルビットラインＩＯに関連付けられる。論理「０」がセルＣ内に格納されている場合、電圧降下は、第２のグローバルビットライン／ＩＯに関連付けられる。
【０１５８】
差動信号が電流に基づく代替的解決手段は、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【０１５９】
ｔ0'の後、時刻ｔ1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインＩＯ、／ＩＯを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【０１６０】
セルＣにデータを書き込むステップは、プルアップトランジスタＭ２１、Ｍ２２が導通しているとき、例えば、ｔ5からｔ6までの間に、グローバルビットラインＩＯ、／ＩＯに所望の信号を印加することによって実行される。これは、専用のサイクルの間に、または前述のサイクル内で行うことができる。
【０１６１】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。プリチャージオペレーションの実行中、つまり、ｔ1からｔ2までの間に、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに設定して、プルダウントランジスタＭ３１、Ｍ３２をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定して、プルアップトランジスタＭ２１、Ｍ２２をオフにする。
【０１６２】
ビットラインＢＬ、／ＢＬをプリチャージレベル、典型的にはＶBLH／２にプリチャージするために、望ましいプリチャージ電圧をプルダウントランジスタＭ３１、Ｍ３２のソースに印加しなければならない。プルダウントランジスタＭ３１、Ｍ３２のソースノードの接続先であるプルダウン電圧源の電圧は、ｔ1からｔ2、までの間にプリチャージレベル、例えばＶBLH／２に設定され、さもなければ、ＬＯＷ電圧レベルＶBLLに保持される。
【０１６３】
他のオペレーションも、すでに説明されている制御信号を使って実行される。
【０１６４】
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号を使って実行される。
【０１６５】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。読み出しオペレーション時に、つまり、ｔAからｔBまで、またはｔA'からｔB'までの間に、プルアップバックゲート制御信号φPBGを前のＬＯＷ電圧レベルＶNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタＭ２１、Ｍ２２を空乏モードに切り換えることができる。
【０１６６】
プルダウントランジスタＭ３１、Ｍ３２のソースは、グローバルビットラインＩＯ、／ＩＯに接続されているので、グローバルビットラインは、通常、ＬＯＷ供給電圧として働くＬＯＷ電圧レベルＶBLLにあり、グローバルビットラインのうちの１つに関連付けられている差動信号は、すでに説明されているように二次センス増幅器によって検出され、利用される。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１６７】
［プルアップトランジスタ間に物理的に配列されている等化トランジスタ］
本発明の２つのすでに説明されている実施形態において、等化トランジスタＭ５０は、Ｎ−ＭＯＳ型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
【０１６８】
すでに述べたように、機能は、相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタを使って構成される。したがって、センス増幅器のすべての部分機能は、反対の型のトランジスタにスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスまたはＮチャネルデバイスと平衡化することが可能である。
【０１６９】
好ましい一実施形態では、等化トランジスタＭ５０は、Ｐ−ＭＯＳトランジスタである。次いで、図７に例示されているように、Ｐ−ＭＯＳ等化トランジスタＭ５０は、２つのＰ−ＭＯＳ型プルアップトランジスタＭ２１、Ｍ２２の間に物理的に配列することができる。言い換えると、等化トランジスタＭ５０のチャネルは、２つのプルアップトランジスタＭ２１、Ｍ２２のドレイン間に配列されるということである。
【０１７０】
したがって、等化トランジスタＭ５０を、センス増幅器の２つのＣＭＯＳインバータによって占有される面積に関して追加の面積を必要とすることなく提供することができる。
【０１７１】
さらに、等化トランジスタＭ５０は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタとすることができ、相互コンダクタンスを増やし、等化オペレーションの高速化を果たすことができる。
【０１７２】
［グローバルビットラインＩＯ、／ＩＯ間に配列された等化トランジスタ］
等化トランジスタを第１のビットラインＢＬと第２のビットライン／ＢＬとの間に配列する代わりにグローバルビットラインＩＯと／ＩＯとの間に配列することが可能である。これは、第２の実施形態の場合の図８に例示されている。したがって、等化トランジスタＭ５０は、ビットラインＢＬ、／ＢＬ上で等化を実行する代わりにグローバルビットラインＩＯ、／ＩＯ上で等化を実行する。
【０１７３】
したがって、同じ等化トランジスタＭ５０が、同じグローバルビットラインＩＯ、／ＩＯを共有するすべてのセンス増幅器について等化を実行することができる。さらに、等化トランジスタＭ５０は、特定のセンス増幅器とはもはや関係せず、グローバルビットラインＩＯ、／ＩＯを駆動する上位階層の回路の一部とすることができる。その結果、設計に都合のよいように、好ましくは反復するセンス増幅器バンクから外部に配置することができる。等化トランジスタＭ５０は、センス増幅器回路内にもはや配列されないので、等化トランジスタＭ５０に対してＰ−ＭＯＳデバイスまたはＮ−ＭＯＳデバイスのいずれかを選択することが可能である。さらに、センス増幅器は、小型化することが可能である。
【０１７４】
したがって、ビットラインＢＬ、／ＢＬは、いかなる等化トランジスタによっても直接短絡されない。等化は、グローバルビットラインＩＯ、／ＩＯの間で行われ、パスゲートトランジスタを通じてビットラインＢＬ、／ＢＬに伝搬される。等化およびプリチャージオペレーションの間に、グローバルビットラインＩＯ、／ＩＯは、所望のプリチャージ電圧に設定される。
【０１７５】
第１および第２の実施形態において、選択信号ＹDECを使って専用パスゲートトランジスタＭ７１、Ｍ７２を導通させる。等化およびプリチャージが完了した後、パスゲートトランジスタＭ７１、Ｍ７２はオフにされる。
【０１７６】
パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。バックコントロールゲートの各電圧を用いて、パスゲートトランジスタを空乏モードに変える。等化およびプリチャージが完了した後、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成されたパスゲートトランジスタは、バックコントロールゲートを使ってエンハンスメントモードに戻される。これらは、実際には、それらのゲートとそれらのソースとの間に信号がないときにオフにされる。さらなるオペレーションは、以前に説明されているオペレーションと同じである。
【０１７７】
［複数のメモリセルを備える半導体メモリ］
本発明の第３の態様によれば、本発明の第１の態様によるメモリセルアレイ１２２および少なくとも１つのセンス増幅器を組み込んだ半導体メモリ１２０が図９に例示されている。
【０１７８】
メモリセルアレイ１２２は、対向する側の２つについて本発明の第１の態様によるセンス増幅器のバンク１２４を備えるものとして例示されている。メモリセルアレイ１２２の第３の側は、行デコーダ１２６を備える。
【０１７９】
好ましくは、この半導体メモリ１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、メモリに好適な種類のものであれば、どのようなものでもよく、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）であってもよい。
【符号の説明】
【０１８０】
Ｍｃ セルアクセストランジスタ
Ｔ２１、Ｔ２２ プルアップトランジスタ
Ｔ３１、Ｔ３２ プルダウントランジスタ
Ｔ１０ ヘッドスイッチトランジスタ
Ｔ４０ フットスイッチトランジスタ
Ｔ５０ 等化トランジスタ
Ｔ６１、Ｔ６２ プリチャージトランジスタ
Ｔ７２、Ｔ７１ パスゲートトランジスタ
ＢＬ 第１のビットライン
／ＢＬ 第２のビットライン
ＩＯ 第１のグローバルビットライン
／ＩＯ 第２のグローバルビットライン
ＷＬ ワードライン
Ｃ メモリセル
ＹDEC デコード制御信号
φWL ＬＯＷ電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
ＶPBGH プリチャージ電圧
ＶHsupply ＨＩＧＨ供給電圧
ＶLsupply ＬＯＷ供給電圧
ＶBLH、ＶPBGH、ＶNBGH、ＶWLH ＨＩＧＨ電圧レベル
ＶBLL、ＶPBGL、ＶNBGL、ＶWLL ＬＯＷ電圧レベル
１２０ 半導体メモリ
１２２ メモリセルアレイ
１２４ センス増幅器のバンク
１２６ 行デコーダ
【技術分野】
【０００１】
本発明は、一般に、半導体メモリに関するものであり、より具体的には、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するためのセンス増幅器に関するものである。
【背景技術】
【０００２】
半導体メモリは、コンピュータ、サーバー、携帯電話などのハンドヘルドデバイス、プリンタ、ならびに多くのさらなる電子デバイスおよびアプリケーションにおいて利用されている。半導体メモリは、複数のメモリセルをメモリアレイに構成したものであり、それぞれのメモリセルに少なくとも１ビットの情報が格納される。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、そのような半導体メモリの一例である。本発明は、好ましくはＤＲＡＭにより具現化される。結果として、以下の説明は、ＤＲＡＭを非限定的な例として参照してなされる。
【０００３】
センス増幅器は、ライン、いわゆるビットラインを介して複数のメモリセルをアドレッシングするために使用される。従来のセンス増幅器は、より具体的には、ビットラインと基準ラインとして使用される相補ビットラインとを使って動作する差動増幅器であり、ビットラインの対に現れる電圧の差を検出し、増幅する。
【０００４】
図１に例示されているように、従来のセンス増幅器回路は、バルクシリコンＣＭＯＳ技術で加工された１１個のトランジスタＴ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ１０、Ｔ４０、Ｔ５０、Ｔ６１、Ｔ６２、Ｔ７２、Ｔ７１を備える。
【０００５】
センス増幅器は、メモリセル内に格納されているデータを感知し、書き戻すだけでなく、データを読み出し、新規データをセル内に書き込むためにも使用される。メモリセルＣは、セルアクセストランジスタＭｃのゲートを制御するワードラインＷＬによってアドレッシングされ、前記セルアクセストランジスタＭｃはセルＣをビットラインＢＬに接続する。簡単にするため、センス増幅器の左側のセルアレイからの１つのワードラインＷＬと１つのメモリセルＣのみが図示されている。
【０００６】
従来のセンス増幅器は、一般に、
− ビットラインＢＬに接続された出力および相補ビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 相補ビットライン／ＢＬに接続された出力およびビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＴ２１、Ｔ２２と、
− ドレインおよびソースを有するプルダウントランジスタＴ３１、Ｔ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＴ２１、Ｔ２２およびプルダウントランジスタＴ３１、Ｔ３２は共通ドレインを有する。
【０００７】
プルダウントランジスタＴ３１、Ｔ３２のソースは、フットスイッチトランジスタ（ｆｏｏｔ ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）Ｔ４０に接続され、このフットスイッチトランジスタは、通常はグランドＧＮＤと称されるＬＯＷ電圧レベルＶBLLでＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源にそれ自体接続され、フットスイッチ制御信号φNSWによって制御される。ＬＯＷ供給電圧ＶLsupplyのグランドレベルをセンス増幅器における他の電圧レベルに対する基準として使用する。図１に例示されている回路では、フットスイッチトランジスタＴ４０は、Ｎ−ＭＯＳトランジスタである。フットスイッチ制御信号φNSWがＨＩＧＨである場合、フットスイッチトランジスタＴ４０は導通しており、グランド電圧がプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがＬＯＷである場合、フットスイッチトランジスタＴ４０は阻止され、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウンされない。
【０００８】
プルアップトランジスタＴ２１、Ｔ２２のソースは、ヘッドスイッチトランジスタＴ１０に接続され、このヘッドスイッチトランジスタは、通常はＶＤＤなどのＨＩＧＨ電圧レベルＶBLHでＨＩＧＨ供給電圧ＶHsupplyを供給するプルアップ電圧源にそれ自体接続され、ヘッドスイッチ制御信号φPSWによって制御される。図１に例示されている回路では、ヘッドスイッチトランジスタＴ１０は、Ｐ−ＭＯＳトランジスタである。ヘッドスイッチ制御信号φPSWがＬＯＷである場合、ヘッドスイッチトランジスタＴ１０は導通しており、ＨＩＧＨ供給電圧ＶHsupplyがプルアップトランジスタＴ２１、Ｔ２２のソースに伝達される。制御信号φPSWがＨＩＧＨである場合、ヘッドスイッチトランジスタＴ１０は阻止され、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタＴ２１、Ｔ２２の共通ソースノードの電圧はフローティング状態である。
【０００９】
ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがＨＩＧＨで、フットスイッチ制御信号φNSWがＬＯＷの場合に、センス増幅器のすべてのノードはフローティング状態である。
【００１０】
センス増幅器は、ビットラインＢＬと相補ビットライン／ＢＬにそれぞれ結合され、ビットラインＢＬ、／ＢＬを、通常はＨＩＧＨ供給電圧ＶHsupplyとＬＯＷ供給電圧ＶLsupplyとの間の平均値となるプリチャージ電圧ＶPCHにプリチャージするように配列された一対の専用プリチャージトランジスタＴ６１、Ｔ６２をさらに備える。この平均値は、通常、ＨＩＧＨ供給電圧ＶHsupplyのＨＩＧＨ値の半分、つまり、ＶBLH／２であるが、それは、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＧＮＤが他の電圧の基準として使用され、ＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyは通常それぞれそのＨＩＧＨ電圧レベルおよびＬＯＷ電圧レベルにあるからである。プリチャージ制御信号φPCHが、前記プリチャージトランジスタＴ６１、Ｔ６２のゲートに印加される。
【００１１】
センス増幅器は、それぞれビットラインＢＬ、／ＢＬのうちの一方に結合されるソース／ドレイン端子と、等化制御信号φEQLによって制御されるゲートとを有する等化トランジスタＴ５０をさらに備える。図１に例示されている回路の等化トランジスタＴ５０は、Ｎ−ＭＯＳ型トランジスタである。
【００１２】
センス増幅器は、２つの専用パスゲートトランジスタＴ７１、Ｔ７２をさらに備え、それらのゲートは、デコード制御信号ＹDECによって制御される。パスゲートトランジスタＴ７１、Ｔ７２のそれぞれは、ビットラインＢＬ、／ＢＬの一方を、入出力ラインとも称されるグローバルビットラインＩＯ、／ＩＯに接続する。パスゲートトランジスタＴ７１、Ｔ７２は、ビットラインＢＬ、／ＢＬとグローバルビットラインＩＯ、／ＩＯとの間でデータを転送するために使用される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
センス増幅器は技術的には必要であるが、経済的な観点からは、センス増幅器を、メモリアレイのサービス回路としてみなすことができ、したがって、回路全体の面積を増やし、それゆえ製造コストを押し上げることにもなるオーバーヘッドとしてみなされうる。
【００１４】
したがって、そのようなセンス増幅器に使用される面積を最小限に抑える継続的な努力がなされる。
【課題を解決するための手段】
【００１５】
本発明の目的は、簡素化された、ロバスト性を有するメモリセンス増幅器を提案することである。この目的に関して、本発明は、第１の態様により、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センス増幅器を提案し、これは、
− 第１のビットラインに接続された出力および第１のビットラインに対して相補的な第２のビットラインに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットラインに接続された出力および第１のビットラインに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
前記センス増幅器は、それぞれ前記第１および第２のビットライン及び前記第１及び第２のグローバルビットラインとの間でデータを転送するために、前記第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成される。
【００１６】
このセンス増幅器の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【００１７】
− プルアップトランジスタ（Ｍ３１）およびプルダウントランジスタ（Ｍ３２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
○ プルアップトランジスタの第２の制御ゲートは、プルアップ第２制御信号によって駆動され、
○ プルダウントランジスタの第２の制御ゲートは、プルダウン第２制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート（ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅｓ）であるか、または
− トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであり、
− センス増幅器は、第１のビットラインおよび第２のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているＰ−ＭＯＳ型トランジスタであり、
− パスゲートトランジスタは、プルアップトランジスタによって構成され、プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続され、または、
− パスゲートトランジスタは、プルダウントランジスタによって構成され、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
【００１８】
第２の態様によれば、本発明は、ビットラインをプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、本発明の第１の態様による差動センス増幅器を制御するための方法に関するものであり、前記センス増幅器は、ビットラインをプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するよう制御され、差動センス増幅器によって実行されるオペレーションを修正するために、プルアップ第２制御信号および／またはプルダウン第２制御電圧を修正する。
【００１９】
本発明の方法の態様の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【００２０】
− プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第２の制御ゲートに印加されるか、または
− 感知オペレーション中に、ＬＯＷプルダウン第２制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、
− 書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第２の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、ＨＩＧＨプルダウン第２制御信号をプルダウントランジスタの第２の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、ＬＯＷプルアップ第２制御信号をプルアップトランジスタの第２の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
【００２１】
第３の態様によれば、本発明は、本発明の第１の態様による少なくとも１つの差動センス増幅器を備えるメモリセルアレイを組み込んだ半導体メモリに関するものである。
【図面の簡単な説明】
【００２２】
本発明の他の態様、目的、および利点は、非制限的な例として与えられ、添付図面を参照しつつなされている、本発明の好ましい実施形態の以下の詳細な説明を読むとより明らかになるであろう。
【００２３】
【図１】従来技術のセンス増幅器の回路図である。
【図２ａ】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図２ｂ】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図３】本発明の第１の態様の第１の実施形態によるセンス増幅器の回路図である。
【図４ａ】第１の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図４ｂ】第１の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図５】本発明の第１の態様の第２の実施形態によるセンス増幅器の回路図である。
【図６ａ】第２の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図６ｂ】第２の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図７】第２の実施形態によるセンス増幅器の可能なトポロジを示す図である。
【図８】グローバルビットラインの間に配列された等価トランジスタを備える第２の実施形態によるセンス増幅器の回路図である。
【図９】本発明の第３の態様による半導体メモリを示す図である。
【発明を実施するための形態】
【００２４】
次に、図１に例示されているような従来技術のセンス増幅器の動作プロセスについて説明する。従来技術のセンス増幅器を動作させたときに回路に印加されるか、または回路内に生成される一部の信号を図２ａおよび２ｂに示す。示されているタイミングは、純粋に例示することを目的としたものである。
【００２５】
メモリセルから読み出す前の第１のオペレーションは、等化とプリチャージである。最初に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに設定し、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定することによってセンス増幅器をオフにする。センス増幅器のすべての内部ノードは、フローティング状態になる。このオペレーションの前に、つまり時刻ｔ0において、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じてビットラインＢＬと相補ビットライン／ＢＬに相補的なＨＩＧＨおよびＬＯＷの供給電圧をかける。
【００２６】
ＨＩＧＨ電圧レベルを等化制御信号φEQLに印加して等化トランジスタＴ５０をオンにし、それにより、ビットラインＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。この例では、プリチャージトランジスタＴ６１、Ｔ６２はＮ−ＭＯＳ型トランジスタであり、そこで、ＨＩＧＨ電圧レベルをプリチャージ制御信号φPCHに印加することによって通じてプリチャージトランジスタＴ６１、Ｔ６２をオンにする。ここで、プリチャージ電圧ＶPCHはＶBLH／２である。
【００２７】
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図２ａおよび２ｂでのｔ0＜ｔ＜ｔ1で与えられる。
【００２８】
プリチャージオペレーションは、等化を通じてプリチャージ電圧ＶBLH／２とビットラインＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【００２９】
等化およびプリチャージが完了した後、プリチャージトランジスタＴ６１、Ｔ６２および等化トランジスタＴ５０は、図２ａおよび２ｂにおける時刻ｔ1に対応して、オフにされる。
【００３０】
ワードラインＷＬの電圧をＨＩＧＨレベルＶWLHに切り換えて、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよびビットラインＢＬは、それらの電荷を共有する。電圧の変動は、セルキャパシタとビットラインＢＬの両方に現れ、その結果、ビットラインＢＬ、／ＢＬの電圧の間に電圧差が生じる。相補ビットライン／ＢＬ上の基準電圧と比較したこの変動の値は式
ΔＶ＝ＶBL−Ｖ/BL＝（ＣCELL／ΣＣ）＊（ＶCELL−ＶBLH／２）
で与えられる。
この式において、ＶCELLは、メモリキャパシタに蓄積された電圧であり、ΣＣ＝ＣCELL＋ＣBL＋Ｃin,SAは、セルＣのキャパシタンスとビットラインＢＬのキャパシタンスとセンス増幅器の入力キャパシタンスＣin,SAの総和に対応する。この電圧変動は、ビットラインＢＬ、／ＢＬの間の電圧差でもある。
【００３１】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図２ａおよび２ｂにおけるｔ2＜ｔ＜ｔ3に対応する。
【００３２】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、ビットラインＢＬの電圧は少し高くなり、電圧変動ΔＶは正になる。この状況は、図２ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＶBLLまたはＧＮＤである場合、ビットラインＢＬの電圧は少し低くなり、電圧変動ΔＶは負になる。この状況は、図２ｂに例示されている。
【００３３】
時刻ｔ3において、感知オペレーションを、フットスイッチ制御信号φNSWをＨＩＧＨ電圧レベルに上げて、フットスイッチトランジスタＴ４０をオンにすることによって開始する。これにより、プルダウントランジスタＴ３１、Ｔ３２の共通ソースノードは、プルダウン電圧源のＬＯＷ供給電圧ＶLsupplyにプルダウンされる。ビットラインＢＬ、／ＢＬ上の電圧はＶBLH／２＋ΔＶおよびＶBLH／２にそれぞれ設定され、これらの電圧がプルダウントランジスタＴ３１、Ｔ３２ゲートに印加されると、プルダウントランジスタＴ３１、Ｔ３２がこれによりオンになる。
【００３４】
２つのプルダウントランジスタＴ３１、Ｔ３２のクロスカップリング接続は、トランジスタへのゲート電圧を上げてドレイン電圧を下げ、またその逆も行う。ゲート電圧が高いほど、関係するトランジスタに流れ込むシンク電流は多くなり、他方に比べてすでに低くなっていた対応するドレイン電圧が速くプルダウンされる。こうして２つのビットラインＢＬ、／ＢＬの間の電圧差が増幅される。関係する時間間隔は、図２ａおよび２ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【００３５】
時刻ｔ4において、完全なＨＩＧＨ供給電圧ＶHsupplyへのすでに増幅されている差信号を飽和させるために、ヘッドスイッチトランジスタＴ１０がヘッドスイッチ制御信号φPSWを通じてオンにされ、これにより、プルアップトランジスタＴ２１、Ｔ２２の共通ソースがプルアップ電圧源のＨＩＧＨ供給電圧ＶHsupplyへプルアップされる。プルダウントランジスタＴ３１、Ｔ３２と同様にして、プルアップトランジスタＴ２１、Ｔ２２のクロスカップリング接続は、トランジスタへのゲートオーバードライブ電圧（絶対値）を上げて絶対ドレイン／ソース間電圧を下げ、またその逆も行う。このプロセスは、プルダウントランジスタＴ３１、Ｔ３２について説明しているものに相当しているが、ここでは、プルアッププロセスが得られ、その結果、２つのビットラインＢＬ、／ＢＬ間の電圧差が大きくなる。
【００３６】
プルダウンプロセスに関係するＮチャネルトランジスタとプルアッププロセスに関係するＰチャネルトランジスタの両方の組み合わせにより、完全なＣＭＯＳ電圧レベルに達するまでビットラインＢＬ、／ＢＬの間の電圧差が増幅される。
【００３７】
論理「１」がセルＣ内に格納される図２ａに示されている場合において、電圧差ΔＶが最初に正である結果生じるビットラインＢＬ、／ＢＬの間の電圧差は、飽和に達するまでに増幅され、そこで、ＢＬの電圧はＨＩＧＨ供給電圧ＶHsupplyに等しくなり、相補ビットライン／ＢＬの電圧はＬＯＷ供給電圧ＶLsupplyにプルダウンされる。論理「０」がセルＣ内に格納される図２ｂに示されている場合において、電圧差ΔＶが最初に負である結果生じるビットラインＢＬ、／ＢＬの間の電圧差は、前記ビットラインＢＬ、／ＢＬの電圧がビットラインＢＬの電圧がＬＯＷ供給電圧ＶLsupplyのレベルになり相補ビットライン／ＢＬの電圧がＨＩＧＨ供給電圧ＶHsupplyのレベルになることで最終的に安定化するように増幅される。
【００３８】
次いで、ワードラインＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのＣＭＯＳレベルは、パスゲートトランジスタＴ７１、Ｔ７２を通じて、デコード信号ＹDECを使って導通するパスゲートトランジスタＴ７１、Ｔ７２を与えることによって、グローバルビットラインＩＯ、／ＩＯに容易に遅延転送できる。図２ａおよび２ｂからわかるように、関係する時間間隔は、ｔ4＜ｔ＜ｔ5に対応する。
【００３９】
時刻ｔ5において、セルＣ内のデータを保持するために、ワードラインＷＬをデアクティベートすることによって、つまり、ＬＯＷ電圧レベルを選択信号φWLに印加することによって、セルアクセストランジスタＭｃをオフにする。
【００４０】
時刻ｔ6において、フットスイッチ制御信号φNSWをＬＯＷ電圧レベルに設定し、それによりプルダウントランジスタＴ３１、Ｔ３２の共通ソースノードをプルダウン電圧源から絶縁することによってフットスイッチトランジスタＴ４０をオフにする。
【００４１】
それと同時に、ヘッドスイッチ制御信号φPSWをＨＩＧＨ電圧レベルに設定し、それによりプルアップトランジスタＴ２１、Ｔ２２の共通ソースノードをプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタＴ１０もオフにする。プルアップトランジスタＴ３１、Ｔ３２およびプルダウントランジスタＴ２１、Ｔ２２はこうしてデアクティベートされる。
【００４２】
時刻ｔ0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
【００４３】
セルＣにデータを書き込むために、またはセルＣに格納されているデータを読み出すために、ＨＩＧＨ電圧レベルのデコード制御信号ＹDECをパスゲートトランジスタＴ７１、Ｔ７２のゲートに印加し、それらをオンにする。
【００４４】
以下では、本発明の第１の態様によるセンス増幅器の２つの実施形態および本発明の第２の態様による方法によって制御されるときのそれらに関連する動作プロセスについて説明する。
【００４５】
［第１の実施形態］
図３に例示されているように、本発明の第１の実施形態によるセンス増幅器は、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２を備え、さらに、２つの追加のプリチャージトランジスタＭ６１、Ｍ６２、および１つの追加の等化トランジスタＭ５０を備える。
【００４６】
従来技術のセンス増幅器を例示している図１に関して、また簡単にするために、センス増幅器の左側に、１つのワードラインＷＬと１つのメモリセルＣのみが図示されている。セルＣは、セルアクセストランジスタＭｃのゲートを制御するワードラインＷＬによってアドレッシングされ、セルアクセストランジスタＭｃはメモリセルＣをビットラインに接続する。
【００４７】
第１の実施形態による１つのメモリセルアレイのうちの複数のメモリセルＣ内に格納されているデータを感知するための差動センス増幅器は、
− 第１のビットラインＢＬに接続された出力および第１のビットラインＢＬに対して相補的な第２のビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットライン／ＢＬに接続された出力および第１のビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
【００４８】
図３の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
【００４９】
上で説明されている従来技術のセンス増幅器とは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
【００５０】
従来技術のセンス増幅器のトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
【００５１】
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【００５２】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
【００５３】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【００５４】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートでありそれぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
【００５５】
再び図３を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【００５６】
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHよりも高い電圧までの範囲を含む範囲内の電圧値をとりうる。
【００５７】
センス増幅器は、第１のビットラインＢＬと第２のビットライン／ＢＬにそれぞれ結合され、第１のビットラインＢＬおよび第２のビットライン／ＢＬを、通常はＨＩＧＨ供給電圧ＶHsupplyとＬＯＷ供給電圧ＶLsupplyとの間の平均値となるプリチャージ電圧ＶPCHにプリチャージするように配列された一対のプリチャージトランジスタＭ６１、Ｍ６２をさらに備える。この平均値は、通常、ＨＩＧＨ供給電圧ＶHsupplyのＨＩＧＨ値の半分、つまり、ＶBLH／２であるが、それは、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLが他の電圧の基準、つまりＶBLL＝０、として使用され、ＨＩＧＨ供給電圧ＶHsupplyおよびＬＯＷ供給電圧ＶLsupplyは通常それぞれそのＨＩＧＨ電圧レベルおよびＬＯＷ電圧レベルにあるからである。プリチャージ制御信号φPCHが、プリチャージトランジスタＭ６１、Ｍ６２のゲートに印加される。
【００５８】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のいかなるコンフリクトも回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０をオフにすることによって最新技術のセンス増幅器内において実行される。
【００５９】
本発明によれば、図１のスイッチトランジスタＴ１０、Ｔ４０は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧（Ｐチャネルについては絶対値）を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインＢＬおよび／ＢＬ上の電圧の可能なすべての組み合わせに対して、４つすべてのトランジスタをオフにする、すなわち阻止する。
【００６０】
スイッチトランジスタＴ１０、Ｔ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【００６１】
プルアップトランジスタＭ２１、Ｍ２２のソースは、プルアップトランジスタＭ２１、Ｍ２２のソースとグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯとの間に中間トランジスタを置くことなく、プルアップ電圧源として動作する第一のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯにそれぞれ直接接続される。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【００６２】
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【００６３】
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、電圧の関係に関する制約条件を緩和する。
【００６４】
等化は、最新技術の回路に表されているように等化トランジスタＭ５０を通じて行うことができる。等化を通じてプリチャージ電圧とビットラインＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションも、前の方で説明した最新技術の回路と同様にプリチャージトランジスタＭ６１、Ｍ６２を通じて実行する。
【００６５】
従来技術のセンス増幅器と比較すると、読み込みオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。そこで、この第２の実施形態では、図１に示されているような専用パスゲートトランジスタＴ７１、Ｔ７２を省き、したがって、対応するデコード制御信号ＹDECも省く。プルアップトランジスタＭ３１、Ｍ３２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成されるパスゲートトランジスタは、第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）を第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯに接続し、第１のビットラインおよび第２のビットラインＢＬ、／ＢＬと第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯとの間のデータ転送をそれぞれ行なうように配列される。
【００６６】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタＭ２１、Ｍ２２であるため、第２の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインＩＯ、／ＩＯに接続される、プルアップトランジスタＭ２１、Ｍ２２とともに説明される。
【００６７】
パスゲートトランジスタがプルダウントランジスタＭ３１、Ｍ３２によって構成される場合、プルダウントランジスタＭ３１、Ｍ３２は代わりにグローバルビットラインＩＯ、／ＩＯに接続されることに留意されたい。
【００６８】
グローバルビットラインＩＯ、／ＩＯは、データを処理するため、通常は二次センス増幅器（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。２次センス増幅器は、読み出しオペレーションの際にグローバルビットラインＩＯ、／ＩＯ上に発生する差動信号を検出し、利用するために特に使用される。
【００６９】
図３の等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、これらは、好ましくは、ＳＯＩトランジスタとしても実現される。これらは、少なくとも第１の制御ゲートとその第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有するマルチゲートトランジスタとすることができる。
【００７０】
等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成することができ、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。
【００７１】
次いで、それらのオペレーションを実行することを可能にする値でそれらの各バックコントロール電圧を選択する。適宜、それらの各バックコントロールゲートおよびそれらの各フロントコントロールゲートも、一緒に接続されると、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化、プリチャージ、デコードが高速化される。
【００７２】
［スイッチトランジスタを備えない、また専用パスゲートも備えないセンス増幅器の動作プロセス］
次に、図３に例示されているようなセンス増幅器の動作プロセスについて説明する。図４ａおよび４ｂには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【００７３】
機能は相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタで構成されるので、センス増幅器のすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するＬＯＷプルダウン電圧源に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行うことができる。
【００７４】
時刻ｔ0の前に、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じて第１のビットラインＢＬおよび第２のビットライン／ＢＬに相補的なＨＩＧＨおよびＬＯＷの供給電圧をかける。
【００７５】
時刻ｔ0において、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに上げて、プルアップトランジスタＭ２１、Ｍ２２をオフにする。それと同時に、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、プルダウントランジスタＭ３１、Ｍ３２をオフにする。
【００７６】
時刻ｔ1において、ＨＩＧＨ電圧レベルを等化制御信号φEQLに印加して等化トランジスタＭ５０をオンにし、それにより、ビットラインＢＬ、／ＢＬを短絡させ、それらの電圧レベルを平均値ＶBLH／２に設定することによって等化を実行する。
【００７７】
それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタＭ６１、Ｍ６２をオンにする。ビットラインＢＬ、／ＢＬは、これにより、ＶBLH／２に設定されたプリチャージ電圧ＶPCHに接続される。関係する時間間隔は、図４ａおよび４ｂにおけるｔ1＜ｔ＜ｔ2に対応する。プリチャージオペレーションは、等化を通じて所望のプリチャージ電圧ＶBLH／２とビットラインＢＬ、／ＢＬで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【００７８】
時刻ｔ2において、等化およびプリチャージが完了した後、等化制御信号φEQLおよびプリチャージ制御信号φPCHをそれぞれ使って、等化トランジスタＭ５０およびプリチャージトランジスタＭ６１、Ｍ６２をオフにする。
【００７９】
時刻ｔ3において、ワードラインＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビットラインＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビットラインＢＬ上に現れ、その結果、第１のビットラインＢＬと第２のビットライン／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
【００８０】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図４ａおよび４ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【００８１】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＨＩＧＨ供給電圧ＶHsupplyである場合、第１のビットラインＢＬの電圧は少し高くなる。この状況は、図４ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がＬＯＷ供給電圧ＶLsupplyである場合、第１のビットラインＢＬの電圧は少し低くなる。この状況は、図４ｂに例示されている。
【００８２】
時刻ｔ4において、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに上げて、プルダウントランジスタＭ３１、Ｍ３２をオンにする。次いで、バルクＣＭＯＳ技術を使用する従来技術のセンス増幅器の場合と似た方法で２つのプルダウントランジスタＭ３１、Ｍ３２によって電圧差を増幅する。関係する時間間隔は、図４ａおよび４ｂにおけるｔ4＜ｔ＜ｔ5に対応する。
【００８３】
時刻ｔ5において、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyの完全なＨＩＧＨ電圧レベルＶBLHにすでに増幅されている差信号を飽和させるために、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに下げてプルアップトランジスタＭ２１、Ｍ２２をオンにする。
【００８４】
プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔＶ（正または負）の初期値に応じてビットラインＢＬ、／ＢＬをプルアップ電圧源およびプルダウン電圧源の各電圧に設定する。
【００８５】
論理「１」がセルＣ内に格納される図４ａに示されている場合において、第１のビットラインＢＬ上の正の初期電圧変動ΔＶは、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyにおける飽和まで増幅され、その一方で、第２のビットライン／ＢＬはプルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされる。
【００８６】
論理「０」がセルＣ内に格納される図４ｂに示されている場合において、第１のビットラインＢＬ上の負の初期電圧変動ΔＶは、プルダウン電圧源によって供給されるＬＯＷ供給電圧ＶLsupplyにプルダウンされ、その一方で、第２のビットライン／ＢＬはプルアップ電圧源によって供給されるＨＩＧＨ供給電圧ＶHsupplyまで飽和される。
【００８７】
次いで、ワードラインＷＬがまだアクティベートされているのでセルＣの内容はその初期値に復元される。したがって、データがメモリセルＣ内に書き戻される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。図４ａおよび４ｂからわかるように、関係する時間間隔は、ｔ5＜ｔ＜ｔ6に対応する。
【００８８】
時刻ｔ6において、メモリセルＣ内のデータを保持するために、ワードラインＷＬをデアクティベートすることによって、つまり、選択信号φWLをＬＯＷ電圧レベルＶWLLに設定することによって、セルアクセストランジスタＭｃをオフにする。したがって、セルの内容は保護される。
【００８９】
また、時刻ｔ6において、２つのグローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベルに、典型的にはＶBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器（図示せず）を使って、前のインピーダンスより高いインピーダンスに変える。
【００９０】
センス増幅器によって実行される２つの読み出しオペレーションが、図４ａおよび４ｂに示されている。第１の読み出しオペレーションはｔAからｔBまでの間に行われ、第２の読み出しオペレーションはｔA'からｔB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【００９１】
時刻ｔ6の後の時刻ｔAにおいて、プルダウンバックゲート制御信号φNBGを前のＨＩＧＨ電圧レベルＶNBGHより高い電圧レベルに設定する。このより高い電圧レベルにより、両方のプルダウントランジスタＭ３１、Ｍ３２を空乏モードに切り換えることができる。
【００９２】
ビットラインＢＬ、／ＢＬのうちの一方は、グローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHであるが、他方のビットラインＢＬ、／ＢＬはＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧ＶBLLであるので、プルアップトランジスタＭ２１、Ｍ２２のうちの一方は、それのフロントゲートに印加されるＬＯＷ電圧レベルを有するが、他方はそれのフロントゲートに印加されるＨＩＧＨ電圧レベルを有する。
【００９３】
プルアップトランジスタＭ２１、Ｍ２２は、エンハンスメントモードに入っているので、フロントゲート上でＬＯＷ電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【００９４】
第１のビットラインＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにあり、第２のビットライン／ＢＬの電圧がＬＯＷ電圧レベルＶBLLにある場合、つまり、アクセスされたセルが論理「１」を格納している場合、フロントゲートが第２のビットライン／ＢＬに接続されているプルアップトランジスタＭ２１は導通状態になり、他方のプルアップトランジスタＭ２２はオフになる。
【００９５】
第１のビットラインＢＬの電圧がＬＯＷ電圧レベルＶBLLにあり、第２のビットライン／ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにある場合、つまり、アクセスされたセルが論理「０」を格納している場合、フロントゲートが第１のビットラインＢＬに接続されているプルアップトランジスタＭ２２は導通状態になり、他方のプルアップトランジスタＭ２１はオフになる。
【００９６】
両方のプルダウントランジスタＭ３１、Ｍ３２が空乏モードにあり、プルアップトランジスタＭ２１、Ｍ２２のうちの一方がオン状態にある場合、電流は、プルアップトランジスタＭ２１、Ｍ２２のどれが導通しているかに応じて、第１のグローバルビットラインＩＯまたは第２のビットライン／ＩＯ内を流れる。
【００９７】
図４ａおよび４ｂに例示されているように、ｔAからｔBまで、およびｔA'からｔB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器（図示せず）によって検出され、メモリセルＣに格納されているデータを示す。論理「１」がセルＣ内に格納されている場合、電圧降下は、第１のグローバルビットラインＩＯに関連付けられる。論理「０」がセルＣ内に格納されている場合、電圧降下は、第２のグローバルビットライン／ＩＯに関連付けられる。
【００９８】
差動信号が電流に基づく代替的解決手段は、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【００９９】
ｔ0'の後、時刻ｔ1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインＩＯ、／ＩＯを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【０１００】
セルＣにデータを書き込むステップは、プルアップトランジスタＭ２１、Ｍ２２が導通しているとき、例えば、ｔ5からｔ6までの間に、グローバルビットラインＩＯ、／ＩＯに所望の信号を印加することによって実行される。これは、専用のサイクルにおいて、または前述のサイクル内で行うことができる。
【０１０１】
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１０２】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。読み出しオペレーション時に、つまり、ｔAからｔBまで、またはｔA'からｔB'までの間に、プルアップバックゲート制御信号φPBGを前のＬＯＷ電圧レベルＶNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタＭ２１、Ｍ２２を空乏モードに切り換えることができる。
【０１０３】
プルダウントランジスタＭ３１、Ｍ３２のソースは、グローバルビットラインＩＯ、／ＩＯに接続されているので、グローバルビットラインは、通常、ＬＯＷ供給電圧として働くＬＯＷ電圧レベルＶBLLにあり、グローバルビットラインのうちの１つに関連付けられた差動信号は以前説明した第２のセンス増幅器により検出され有効にされる。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１０４】
［第２の実施形態：スイッチトランジスタなし、専用プリチャージトランジスタなし、および専用パスゲートトランジスタなし］
図５に例示されているように、本発明の第４の実施形態によるセンス増幅器は、インバータ用に４つのトランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２と、１つの追加の等化トランジスタＭ５０とを備える。
【０１０５】
図９のセンス増幅器は、
− 第１のビットラインＢＬに接続された出力および第１のビットラインＢＬに対して相補的な第２のビットライン／ＢＬに接続された入力を有する第１のＣＭＯＳインバータと、
− 第２のビットライン／ＢＬに接続された出力および第１のビットラインＢＬに接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
− ドレインおよびソースを有するプルアップトランジスタＭ２１、Ｍ２２と、
− ドレインおよびソースを有するプルダウントランジスタＭ３１、Ｍ３２とを備え、
それぞれのＣＭＯＳインバータのプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は共通ドレインを有する。
【０１０６】
図５の示されている実施形態において、プルアップトランジスタＭ２１、Ｍ２２は、Ｐ−ＭＯＳ型トランジスタであり、プルダウントランジスタＭ３１、Ｍ３２は、Ｎ−ＭＯＳ型トランジスタである。
【０１０７】
図１のセンス増幅器とは異なり、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２は、マルチゲートトランジスタであり、少なくとも第１の制御ゲートと、第１の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第２の制御ゲートとを有する。例えば、第１の制御ゲートは、フロントコントロールゲートとすることができ、第２の制御ゲートは、バックコントロールゲートとすることができる。
【０１０８】
従来技術のセンス増幅器のトランジスタは、バルクシリコンＣＭＯＳ技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ（ＳｅＯＩ）技術で製造される。
【０１０９】
ＳｅＯＩトランジスタでは、バルクＣＭＯＳで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、ＳｅＯＩトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【０１１０】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第１の制御ゲートは、フロントコントロールゲートであり、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型（ＦＤ）ＳＯＩトランジスタとすることができる。
【０１１１】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴ型トランジスタである。ＦｉｎＦＥＴ型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【０１１２】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第１の制御ゲートは、フロントコントロールゲートであり、それぞれのプルアップトランジスタおよびプルダウントランジスタの第２の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第２制御信号は、プルアップバックゲート制御信号であり、プルダウン第２制御信号は、プルダウンバックゲート制御信号である。
【０１１３】
再び図５を参照すると、プルアップトランジスタＭ２１、Ｍ２２のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、ＬＯＷ電圧レベルＶPBGLからＨＩＧＨ電圧レベルＶPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【０１１４】
プルダウントランジスタＭ３１、Ｍ３２のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、ＬＯＷ電圧レベルＶNBGLからＨＩＧＨ電圧レベルＶNBGHより高い電圧レベルまでの範囲を含む範囲内の電圧値をとりうる。
【０１１５】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のコンフリクトを回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタＴ１０およびフットスイッチトランジスタＴ４０をオフにすることによって最新技術のセンス増幅器内において実行される。
【０１１６】
本発明によれば、図１のスイッチトランジスタＴ１０、Ｔ４０は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタＭ２１、Ｍ２２およびプルダウンＭ３１、Ｍ３２の閾値電圧（Ｐチャネルについては絶対値）を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインＢＬおよび／ＢＬ上の電圧の可能なすべての組み合わせに対して、４つすべてのトランジスタをオフにする、すなわち阻止する。
【０１１７】
スイッチトランジスタＴ１０、Ｔ４０のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【０１１８】
プルアップトランジスタＭ２１、Ｍ２２のソースは、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯに、中間トランジスタを置くことなく、直接的に接続される。グローバルビットラインＩＯ、／ＩＯは、プルアップトランジスタに対するプルアップ電圧源として働く。結果として、グローバルビットラインＩＯ、／ＩＯの電圧は、プルアップ電圧源によって供給されるＨＩＧＨ供給電圧として働く。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタＴ１０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【０１１９】
プルダウントランジスタＭ３１、Ｍ３２のソースは、プルダウントランジスタＭ３１、Ｍ３２のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタＴ４０が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【０１２０】
さらに、４つのトランジスタの代わりに２つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、トランジスタ間の電圧の関係に関する制約条件を緩和する。
【０１２１】
等化は、最新技術の回路の場合のように等化トランジスタＭ５０を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインＢＬ、／ＢＬで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によっても実行される。
【０１２２】
したがって、プリチャージトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。こうして図１に示されているような専用プリチャージトランジスタＴ６１、Ｔ６２および対応するプリチャージ制御信号φPCHは省かれる。
【０１２３】
従来技術のセンス増幅器と比較すると、読み出しオペレーションは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。そこで、この第２の実施形態では、図１に示されているような専用パスゲートトランジスタＴ７１、Ｔ７２を省き、したがって、対応するデコード制御信号ＹDECも省く。プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって構成されるパスゲートトランジスタは、第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）を第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯに接続し、第１のビットラインおよび第２のビットラインＢＬ、／ＢＬと第１のグローバルビットラインおよび第２のグローバルビットラインＩＯ、／ＩＯとの間のデータ転送をそれぞれ行うように配列される。
【０１２４】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタＭ２１、Ｍ２２であるため、第２の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインＩＯ、／ＩＯに接続される、プルアップトランジスタＭ２１、Ｍ２２とともに説明される。
【０１２５】
パスゲートトランジスタがプルダウントランジスタＭ３１、Ｍ３２によって構成される場合、プルダウントランジスタＭ３１、Ｍ３２は代わりにグローバルビットラインＩＯ、／ＩＯに接続されることに留意されたい。
【０１２６】
グローバルビットラインＩＯ、／ＩＯは、データを処理するため、通常は二次センス増幅器（ＳＳＡ）と称される、さらなる信号処理回路（図示せず）に接続される。二次センス増幅器は、読み出しオペレーションの際にグローバルビットラインＩＯ、／ＩＯ上に発生する差動信号を検出し、利用するために特に使用される。
【０１２７】
図５の等化トランジスタＭ５０は、バックコントロールゲートを持つＳＯＩデバイスとして明示的には示されていない。ＳＯＩ集積回路の一部として、等化トランジスタＭ５０は、ＳＯＩトランジスタであることも好ましい。
【０１２８】
等化システムＭ５０は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第２の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートであるものとしてよい。次いで、そのオペレーションを実行することを可能にする値でそのバックコントロール電圧を選択する。適宜、そのバックコントロールゲートおよびそのフロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化が高速化される。
【０１２９】
［スイッチトランジスタを備えない、専用プリチャージトランジスタも備えない、専用パスゲートトランジスタも備えないセンス増幅器の動作プロセス］
次に、図５に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図６ａおよび６ｂに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【０１３０】
センス増幅器の好ましい動作プロセスは、図６ａおよび６ｂに示されている。相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタによって機能が構成されるので、センス増幅器のすべての部分機能は、Ｎ−ＭＯＳからＰ−ＭＯＳ側へ、またその逆方向にスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスと、またはＮチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタＭ２１、Ｍ２２によって、またはプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。この例示されているプロセスでは、感知は、ＬＯＷ供給電圧ＶLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタＭ３１、Ｍ３２を通じて行われる。
【０１３１】
時刻ｔ1において、プルダウンバックゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに下げて、プルダウントランジスタＭ３１、Ｍ３２をオフにし、プルアップバッグゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２を空乏モードにする。したがって、プルアップトランジスタＭ２１、Ｍ２２はオンになる。
【０１３２】
適宜、等化およびプリチャージオペレーションが開始する前に必ずオフになるように、プルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を、ｔ1より前に、例えばｔ0において、オフにすることができる。
【０１３３】
また、すでに説明されているように、等化を初期化するために、時刻ｔ1において等化制御信号φEQLをＨＩＧＨレベルに上げて、等化トランジスタＭ５０をオンにする。
【０１３４】
それと同時に、グローバルビットライン信号φIO、φ/IOを所望のプリチャージ電圧、典型的にはＶBLH／２に設定する。ビットラインＢＬ、／ＢＬは、これにより、プリチャージ電圧、ここではＶBLH／２に設定される。関係する時間間隔は、図６ａおよび６ｂにおけるｔ1＜ｔ＜ｔ2に対応する。
【０１３５】
時刻ｔ2において、等化およびプリチャージオペレーションが完了した後、等化制御信号φEQLをＬＯＷレベルに設定することによって等化トランジスタＭ５０をオフにし、プルアップバックゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定することによってプルアップトランジスタＭ２１、Ｍ２２をオフにする。
【０１３６】
グローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベル、典型的にはＶBLHに戻す。
【０１３７】
時刻ｔ3において、ワードラインＷＬに印加される選択信号φWLをＨＩＧＨレベルＶWLHに設定し、セルアクセストランジスタＭｃをアクティベートする。メモリセルＣおよび第１のビットラインＢＬは、それらの電荷を共有する。電圧変動ΔＶは、第１のビットラインＢＬ上に現れ、その結果、第１のビットラインＢＬと第２のビットライン／ＢＬとの間に電圧差が生じる。この電圧変動ΔＶの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルＣに最初に格納されたデータに依存する。
【０１３８】
セルＣに最初に格納されたデータが論理「１」であるか、または論理「０」であるかに応じて、この電圧変動ΔＶは、それぞれ、正または負である。関係する時間間隔は、図６ａおよび６ｂにおけるｔ3＜ｔ＜ｔ4に対応する。
【０１３９】
論理「１」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がグローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源の電圧のＨＩＧＨ電圧レベルＶBLHである場合、第１のビットラインＢＬの電圧は少し高くなる。この状況は、図６ａに例示されている。論理「０」がセルＣ内に格納された、つまり、セルＣ内に最初に蓄積された電圧がプルダウン電圧源によって供給される供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLにある場合、第１のビットラインＢＬの電圧は少し低くなる。この状況は、図６ｂに例示されている。
【０１４０】
時刻ｔ4において、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに上げて、プルダウントランジスタＭ３１、Ｍ３２をオンにする。次いで、最新技術の場合と似た方法でこれら２つのプルダウントランジスタＭ３１、Ｍ３２によってビットラインＢＬ、／ＢＬ間の電圧差を増幅する。
【０１４１】
時刻ｔ5において、プルアップバックゲート制御信号φPBGをプルアップトランジスタＭ２１、Ｍ２２をオンにする中間電圧レベルＶPBGIに下げるが、エンハンスメントモードに保つ。プルダウントランジスタＭ３１、Ｍ３２およびプルアップトランジスタＭ２１、Ｍ２２の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔＶ（正または負）の初期値に応じて、ビットラインＢＬ、／ＢＬの各電圧をプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHおよびプルダウン電圧源のＬＯＷ電圧レベルＶBLLに設定する。このオペレーションは、従来技術の場合に類似している。
【０１４２】
論理「１」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＨＩＧＨ電圧レベルＶBLHにある場合、第１のビットラインＢＬの電圧は、グローバルビットラインＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされ、第２のビットライン／ＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧レベルＶBLLに下げられる。この状況は、図６ａに例示されている。
【０１４３】
論理「０」がセルＣ内に格納された、つまり、セル内に最初に蓄積された電圧ＶCELLがＬＯＷ供給電圧ＶLsupplyに対応する場合、第１のビットラインＢＬの電圧は、ＬＯＷ供給電圧ＶLsupplyにプルダウンされ、第２のビットライン／ＢＬの電圧は、グローバルビットラインＩＯ、／ＩＯのＨＩＧＨ電圧レベルＶBLHにプルアップされる。この状況は、図６ｂに例示されている。
【０１４４】
図６ａおよび６ｂにおける対応する時間間隔は、ｔ5＜ｔ＜ｔ6である。
【０１４５】
次いで、ワードラインＷＬがまだアクティベートされており、したがって、セルアクセストランジスタＭｃがまだ導通しているので、セルＣの内容はその初期値に復元され、これにより、メモリセルＣは第１のビットラインＢＬを通じてセンス増幅器に接続される。この２つのビットラインＢＬおよび／ＢＬは、ＣＭＯＳ電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。したがって、データがメモリセルＣ内に書き戻される。
【０１４６】
時刻ｔ6において、ワードラインＷＬをデアクティベートする、つまり、選択信号φWLをＬＯＷレベルＶWLLに設定し、それによりセルアクセストランジスタＭｃをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【０１４７】
読み出しオペレーションは、グローバルビットラインＩＯ、／ＩＯ上に差動信号を発生させることによって実行され、差動信号は、データを読み出すために二次センス増幅器の特性に応じて二次センス増幅器によって利用される。例えば、二次センス増幅器がグローバルビットラインＩＯ、／ＩＯを比較的高いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの１つに関連する電圧降下である。これは、以下で説明する、また図６ａおよび６ｂに示されている例である。
【０１４８】
あるいは、二次センス増幅器がグローバルビットラインＩＯ、／ＩＯを低いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの１つの中を流れる電流である。
【０１４９】
したがって、示されている例では、時刻ｔ6において、２つのグローバルビットラインＩＯ、／ＩＯをＨＩＧＨ電圧レベルに、典型的にはＶBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器（図示せず）を使って、前のインピーダンスより高いインピーダンスに変える。
【０１５０】
センス増幅器によって実行される２つの読み出しオペレーションが、図６ａおよび６ｂに示されている。第１の読み出しオペレーションは、ｔAからｔBまでの間に行われ、第２の読み出しオペレーションは、ｔA'からｔB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【０１５１】
時刻ｔ6の後の時刻ｔAにおいて、プルダウンバックゲート制御信号φNBGを前のＨＩＧＨ電圧レベルＶBLHより高い値に設定する。このより高い電圧レベルにより、両方のプルダウントランジスタＭ３１、Ｍ３２を空乏モードに切り換えることができる。
【０１５２】
ビットラインＢＬ、／ＢＬのうちの一方は、グローバルビットラインＩＯ、／ＩＯによって構成されるプルアップ電圧源のＨＩＧＨ電圧レベルＶBLHであるが、他方のビットラインＢＬ、／ＢＬはＬＯＷ供給電圧ＶLsupplyのＬＯＷ電圧ＶBLLであるので、プルアップトランジスタＭ２１、Ｍ２２のうちの一方は、それのフロントゲートに印加されるＬＯＷ電圧レベルを有するが、他方はそれのフロントゲートに印加されるＨＩＧＨ電圧レベルを有する。
【０１５３】
プルアップトランジスタＭ２１、Ｍ２２は、エンハンスメントモードに入っているので、フロントゲート上でＬＯＷ電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【０１５４】
第１のビットラインＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにあり、第２のビットライン／ＢＬの電圧がＬＯＷ電圧レベルＶBLLにある場合、つまり、アクセスされたセルが論理「１」を格納している場合、フロントゲートが第２のビットライン／ＢＬに接続されているプルアップトランジスタＭ２１は導通状態になり、他方のプルアップトランジスタＭ２２はオフになる。
【０１５５】
第１のビットラインＢＬの電圧がＬＯＷ電圧レベルＶBLLにあり、第２のビットライン／ＢＬの電圧がＨＩＧＨ電圧レベルＶBLHにある場合、つまり、アクセスされたセルが論理「０」を格納している場合、フロントゲートが第１のビットラインＢＬに接続されているプルアップトランジスタＭ２２は導通状態になり、他方のプルアップトランジスタＭ２１はオフになる。
【０１５６】
両方のプルダウントランジスタＭ３１、Ｍ３２が空乏モードにあり、プルアップトランジスタＭ２１、Ｍ２２のうちの一方がオン状態にある場合、電流は、プルアップトランジスタＭ２１、Ｍ２２のどちらが導通しているかに応じて、第１のグローバルビットラインＩＯまたは第２のビットライン／ＩＯ内を流れる。
【０１５７】
図６ａおよび６ｂに例示されているように、ｔAからｔBまで、およびｔA'からｔB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器（図示せず）によって検出され、メモリセルＣに格納されているデータを示す。論理「１」がセルＣ内に格納されている場合、電圧降下は、第１のグローバルビットラインＩＯに関連付けられる。論理「０」がセルＣ内に格納されている場合、電圧降下は、第２のグローバルビットライン／ＩＯに関連付けられる。
【０１５８】
差動信号が電流に基づく代替的解決手段は、第１のグローバルビットラインＩＯおよび第２のグローバルビットライン／ＩＯを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【０１５９】
ｔ0'の後、時刻ｔ1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインＩＯ、／ＩＯを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【０１６０】
セルＣにデータを書き込むステップは、プルアップトランジスタＭ２１、Ｍ２２が導通しているとき、例えば、ｔ5からｔ6までの間に、グローバルビットラインＩＯ、／ＩＯに所望の信号を印加することによって実行される。これは、専用のサイクルの間に、または前述のサイクル内で行うことができる。
【０１６１】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。プリチャージオペレーションの実行中、つまり、ｔ1からｔ2までの間に、プルダウンバックゲート制御信号φNBGをＨＩＧＨ電圧レベルＶNBGHに設定して、プルダウントランジスタＭ３１、Ｍ３２をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをＨＩＧＨ電圧レベルＶPBGHに設定して、プルアップトランジスタＭ２１、Ｍ２２をオフにする。
【０１６２】
ビットラインＢＬ、／ＢＬをプリチャージレベル、典型的にはＶBLH／２にプリチャージするために、望ましいプリチャージ電圧をプルダウントランジスタＭ３１、Ｍ３２のソースに印加しなければならない。プルダウントランジスタＭ３１、Ｍ３２のソースノードの接続先であるプルダウン電圧源の電圧は、ｔ1からｔ2、までの間にプリチャージレベル、例えばＶBLH／２に設定され、さもなければ、ＬＯＷ電圧レベルＶBLLに保持される。
【０１６３】
他のオペレーションも、すでに説明されている制御信号を使って実行される。
【０１６４】
すでに述べているように、感知オペレーションは、プルダウントランジスタＭ３１、Ｍ３２の代わりにプルアップトランジスタＭ２１、Ｍ２２によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。感知オペレーションの実行中、つまり、ｔ4からｔ5までの間に、プルアップバックゲート制御信号φPBGをＬＯＷ電圧レベルＶPBGLに設定して、プルアップトランジスタＭ２１、Ｍ２２をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをＬＯＷ電圧レベルＶNBGLに保持して、プルダウントランジスタＭ３１、Ｍ３２をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号を使って実行される。
【０１６５】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２の代わりにプルダウントランジスタＭ３１、Ｍ３２とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタＭ３１、Ｍ３２とプルアップトランジスタＭ２１、Ｍ２２とに印加される。読み出しオペレーション時に、つまり、ｔAからｔBまで、またはｔA'からｔB'までの間に、プルアップバックゲート制御信号φPBGを前のＬＯＷ電圧レベルＶNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタＭ２１、Ｍ２２を空乏モードに切り換えることができる。
【０１６６】
プルダウントランジスタＭ３１、Ｍ３２のソースは、グローバルビットラインＩＯ、／ＩＯに接続されているので、グローバルビットラインは、通常、ＬＯＷ供給電圧として働くＬＯＷ電圧レベルＶBLLにあり、グローバルビットラインのうちの１つに関連付けられている差動信号は、すでに説明されているように二次センス増幅器によって検出され、利用される。他のオペレーションも、すでに説明されている制御信号によって実行される。
【０１６７】
［プルアップトランジスタ間に物理的に配列されている等化トランジスタ］
本発明の２つのすでに説明されている実施形態において、等化トランジスタＭ５０は、Ｎ−ＭＯＳ型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
【０１６８】
すでに述べたように、機能は、相補型Ｎ−ＭＯＳおよびＰ−ＭＯＳトランジスタを使って構成される。したがって、センス増幅器のすべての部分機能は、反対の型のトランジスタにスワップすることができる。例えば、ビットラインＢＬ、／ＢＬをＰチャネルデバイスまたはＮチャネルデバイスと平衡化することが可能である。
【０１６９】
好ましい一実施形態では、等化トランジスタＭ５０は、Ｐ−ＭＯＳトランジスタである。次いで、図７に例示されているように、Ｐ−ＭＯＳ等化トランジスタＭ５０は、２つのＰ−ＭＯＳ型プルアップトランジスタＭ２１、Ｍ２２の間に物理的に配列することができる。言い換えると、等化トランジスタＭ５０のチャネルは、２つのプルアップトランジスタＭ２１、Ｍ２２のドレイン間に配列されるということである。
【０１７０】
したがって、等化トランジスタＭ５０を、センス増幅器の２つのＣＭＯＳインバータによって占有される面積に関して追加の面積を必要とすることなく提供することができる。
【０１７１】
さらに、等化トランジスタＭ５０は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタとすることができ、相互コンダクタンスを増やし、等化オペレーションの高速化を果たすことができる。
【０１７２】
［グローバルビットラインＩＯ、／ＩＯ間に配列された等化トランジスタ］
等化トランジスタを第１のビットラインＢＬと第２のビットライン／ＢＬとの間に配列する代わりにグローバルビットラインＩＯと／ＩＯとの間に配列することが可能である。これは、第２の実施形態の場合の図８に例示されている。したがって、等化トランジスタＭ５０は、ビットラインＢＬ、／ＢＬ上で等化を実行する代わりにグローバルビットラインＩＯ、／ＩＯ上で等化を実行する。
【０１７３】
したがって、同じ等化トランジスタＭ５０が、同じグローバルビットラインＩＯ、／ＩＯを共有するすべてのセンス増幅器について等化を実行することができる。さらに、等化トランジスタＭ５０は、特定のセンス増幅器とはもはや関係せず、グローバルビットラインＩＯ、／ＩＯを駆動する上位階層の回路の一部とすることができる。その結果、設計に都合のよいように、好ましくは反復するセンス増幅器バンクから外部に配置することができる。等化トランジスタＭ５０は、センス増幅器回路内にもはや配列されないので、等化トランジスタＭ５０に対してＰ−ＭＯＳデバイスまたはＮ−ＭＯＳデバイスのいずれかを選択することが可能である。さらに、センス増幅器は、小型化することが可能である。
【０１７４】
したがって、ビットラインＢＬ、／ＢＬは、いかなる等化トランジスタによっても直接短絡されない。等化は、グローバルビットラインＩＯ、／ＩＯの間で行われ、パスゲートトランジスタを通じてビットラインＢＬ、／ＢＬに伝搬される。等化およびプリチャージオペレーションの間に、グローバルビットラインＩＯ、／ＩＯは、所望のプリチャージ電圧に設定される。
【０１７５】
第１および第２の実施形態において、選択信号ＹDECを使って専用パスゲートトランジスタＭ７１、Ｍ７２を導通させる。等化およびプリチャージが完了した後、パスゲートトランジスタＭ７１、Ｍ７２はオフにされる。
【０１７６】
パスゲートトランジスタは、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成される。バックコントロールゲートの各電圧を用いて、パスゲートトランジスタを空乏モードに変える。等化およびプリチャージが完了した後、プルアップトランジスタＭ２１、Ｍ２２またはプルダウントランジスタＭ３１、Ｍ３２によって構成されたパスゲートトランジスタは、バックコントロールゲートを使ってエンハンスメントモードに戻される。これらは、実際には、それらのゲートとそれらのソースとの間に信号がないときにオフにされる。さらなるオペレーションは、以前に説明されているオペレーションと同じである。
【０１７７】
［複数のメモリセルを備える半導体メモリ］
本発明の第３の態様によれば、本発明の第１の態様によるメモリセルアレイ１２２および少なくとも１つのセンス増幅器を組み込んだ半導体メモリ１２０が図９に例示されている。
【０１７８】
メモリセルアレイ１２２は、対向する側の２つについて本発明の第１の態様によるセンス増幅器のバンク１２４を備えるものとして例示されている。メモリセルアレイ１２２の第３の側は、行デコーダ１２６を備える。
【０１７９】
好ましくは、この半導体メモリ１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、メモリに好適な種類のものであれば、どのようなものでもよく、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）であってもよい。
【符号の説明】
【０１８０】
Ｍｃ セルアクセストランジスタ
Ｔ２１、Ｔ２２ プルアップトランジスタ
Ｔ３１、Ｔ３２ プルダウントランジスタ
Ｔ１０ ヘッドスイッチトランジスタ
Ｔ４０ フットスイッチトランジスタ
Ｔ５０ 等化トランジスタ
Ｔ６１、Ｔ６２ プリチャージトランジスタ
Ｔ７２、Ｔ７１ パスゲートトランジスタ
ＢＬ 第１のビットライン
／ＢＬ 第２のビットライン
ＩＯ 第１のグローバルビットライン
／ＩＯ 第２のグローバルビットライン
ＷＬ ワードライン
Ｃ メモリセル
ＹDEC デコード制御信号
φWL ＬＯＷ電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
ＶPBGH プリチャージ電圧
ＶHsupply ＨＩＧＨ供給電圧
ＶLsupply ＬＯＷ供給電圧
ＶBLH、ＶPBGH、ＶNBGH、ＶWLH ＨＩＧＨ電圧レベル
ＶBLL、ＶPBGL、ＶNBGL、ＶWLL ＬＯＷ電圧レベル
１２０ 半導体メモリ
１２２ メモリセルアレイ
１２４ センス増幅器のバンク
１２６ 行デコーダ
【特許請求の範囲】
【請求項１】
１つのメモリセルアレイのうちの複数のメモリセル（Ｃ）内に格納されているデータを感知するための差動センス増幅器であって、
第１のビットライン（ＢＬ）に接続された出力および前記第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、
前記第２のビットライン（／ＢＬ）に接続された出力および前記第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
ドレインおよびソースを有するプルアップトランジスタ（Ｍ２１、Ｍ２２）と、
ドレインおよびソースを有するプルダウントランジスタ（Ｍ３１、Ｍ３２）とを備え、
それぞれのＣＭＯＳインバータの前記プルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）は共通ドレインを有し、
前記センス増幅器は、それぞれ前記第１および第２のビットライン及び前記第１及び第２のグローバルビットラインとの間でデータを転送するために、前記第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成されることを特徴とする差動センス増幅器。
【請求項２】
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートは、第２のプルアップ制御信号（φPBG）によって駆動され、
プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートは、第２のプルダウン制御信号（φNBG）によって駆動されることを特徴とする請求項１に記載の差動センス増幅器。
【請求項３】
前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第２の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項２に記載の差動センス増幅器。
【請求項４】
前記トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであることを特徴とする請求項２に記載の差動センス増幅器。
【請求項５】
前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタ（Ｍ５０）をさらに備えることを特徴とする請求項２から４のいずれか一項に記載の差動センス増幅器。
【請求項６】
前記等化トランジスタ（Ｍ５０）は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項５に記載の差動センス増幅器。
【請求項７】
前記等化トランジスタ（Ｍ５０）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）間に物理的に配列されているＰ−ＭＯＳ型トランジスタであることを特徴とする請求項５から６のいずれか一項に記載の差動センス増幅器。
【請求項８】
前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）をプリチャージ電圧にプリチャージするために、前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）によって、または前記プルダウントランジスタ（Ｍ３１、Ｍ３２）によって構成されることを特徴とする請求項２から７のいずれか一項に記載の差動センス増幅器。
【請求項９】
前記パスゲートトランジスタは、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）によって構成され、
前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から８のいずれか一項に記載の差動センス増幅器。
【請求項１０】
前記パスゲートトランジスタは、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）によって構成され、
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から８のいずれか一項に記載の差動センス増幅器。
【請求項１１】
一対のプリチャージトランジスタ（Ｍ６１、Ｍ６２）をさらに備え、前記プリチャージトランジスタ（Ｍ６１、Ｍ６２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項１から６のいずれか一項に記載の差動センス増幅器。
【請求項１２】
請求項２から７のいずれか一項に記載の差動センス増幅器を制御するための方法であって、前記センス増幅器は、前記ビットライン（ＢＬ、／ＢＬ）をプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル（Ｃ）内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために制御され、
前記差動センス増幅器によって実行される前記オペレーションを修正するために、前記第２のプルアップ制御信号（φPBG）および／または前記第２のプルダウン制御信号（φNBG）が修正されることを特徴とする方法。
【請求項１３】
プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通しないように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
【請求項１４】
プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通しないように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
【請求項１５】
感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通しないように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１４のいずれか一項に記載の方法。
【請求項１６】
感知オペレーション中に、ＬＯＷプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通しないように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１４のいずれか一項に記載の方法。
【請求項１７】
書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１６のいずれか一項に記載の方法。
【請求項１８】
読み出しオペレーションを実行するために、請求項９に記載の差動センス増幅器を制御するための方法であって、ＨＩＧＨプルダウン第２制御信号（φNBG）を前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加して前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を空乏モードにすることを特徴とする方法。
【請求項１９】
読み出しオペレーションを実行するために、請求項１０に記載の差動センス増幅器を制御するための方法であって、ＬＯＷプルアップ第２制御信号（φPBG）を前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加して前記プルアップトランジスタ（Ｍ２１、Ｍ２２）を空乏モードにすることを特徴とする方法。
【請求項２０】
請求項１から１１のいずれか一項に記載の少なくとも１つの差動センス増幅器を備えることを特徴とするメモリセルアレイ（１２２）を組み込んだ半導体メモリ（１２０）。
【請求項１】
１つのメモリセルアレイのうちの複数のメモリセル（Ｃ）内に格納されているデータを感知するための差動センス増幅器であって、
第１のビットライン（ＢＬ）に接続された出力および前記第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、
前記第２のビットライン（／ＢＬ）に接続された出力および前記第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、
それぞれのＣＭＯＳインバータは、
ドレインおよびソースを有するプルアップトランジスタ（Ｍ２１、Ｍ２２）と、
ドレインおよびソースを有するプルダウントランジスタ（Ｍ３１、Ｍ３２）とを備え、
それぞれのＣＭＯＳインバータの前記プルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）は共通ドレインを有し、
前記センス増幅器は、それぞれ前記第１および第２のビットライン及び前記第１及び第２のグローバルビットラインとの間でデータを転送するために、前記第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ又は前記プルダウントランジスタによって構成されることを特徴とする差動センス増幅器。
【請求項２】
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートは、第２のプルアップ制御信号（φPBG）によって駆動され、
プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートは、第２のプルダウン制御信号（φNBG）によって駆動されることを特徴とする請求項１に記載の差動センス増幅器。
【請求項３】
前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第２の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項２に記載の差動センス増幅器。
【請求項４】
前記トランジスタは、独立した二重ゲートを有するＦｉｎＦＥＴデバイスであることを特徴とする請求項２に記載の差動センス増幅器。
【請求項５】
前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタ（Ｍ５０）をさらに備えることを特徴とする請求項２から４のいずれか一項に記載の差動センス増幅器。
【請求項６】
前記等化トランジスタ（Ｍ５０）は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項５に記載の差動センス増幅器。
【請求項７】
前記等化トランジスタ（Ｍ５０）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）間に物理的に配列されているＰ−ＭＯＳ型トランジスタであることを特徴とする請求項５から６のいずれか一項に記載の差動センス増幅器。
【請求項８】
前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）をプリチャージ電圧にプリチャージするために、前記第１のビットラインおよび第２のビットライン（ＢＬ、／ＢＬ）にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）によって、または前記プルダウントランジスタ（Ｍ３１、Ｍ３２）によって構成されることを特徴とする請求項２から７のいずれか一項に記載の差動センス増幅器。
【請求項９】
前記パスゲートトランジスタは、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）によって構成され、
前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から８のいずれか一項に記載の差動センス増幅器。
【請求項１０】
前記パスゲートトランジスタは、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）によって構成され、
前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項２から８のいずれか一項に記載の差動センス増幅器。
【請求項１１】
一対のプリチャージトランジスタ（Ｍ６１、Ｍ６２）をさらに備え、前記プリチャージトランジスタ（Ｍ６１、Ｍ６２）は、少なくとも第１の制御ゲートおよび第２の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項１から６のいずれか一項に記載の差動センス増幅器。
【請求項１２】
請求項２から７のいずれか一項に記載の差動センス増幅器を制御するための方法であって、前記センス増幅器は、前記ビットライン（ＢＬ、／ＢＬ）をプリチャージし、１つのメモリセルアレイのうちの複数のメモリセル（Ｃ）内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために制御され、
前記差動センス増幅器によって実行される前記オペレーションを修正するために、前記第２のプルアップ制御信号（φPBG）および／または前記第２のプルダウン制御信号（φNBG）が修正されることを特徴とする方法。
【請求項１３】
プリチャージオペレーション中に、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＬＯＷプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通しないように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
【請求項１４】
プリチャージオペレーション中に、ＨＩＧＨプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通しないように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２に記載の方法。
【請求項１５】
感知オペレーション中に、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通しないように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１４のいずれか一項に記載の方法。
【請求項１６】
感知オペレーション中に、ＬＯＷプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通しないように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加され、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１４のいずれか一項に記載の方法。
【請求項１７】
書き戻しオペレーション中に、ＬＯＷプルアップ第２制御信号（φPBG）は、前記プルアップトランジスタ（Ｍ２１、Ｍ２２）が導通するように前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加され、ＨＩＧＨプルダウン第２制御信号（φNBG）は、前記プルダウントランジスタ（Ｍ３１、Ｍ３２）が導通するように前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加されることを特徴とする請求項１２から１６のいずれか一項に記載の方法。
【請求項１８】
読み出しオペレーションを実行するために、請求項９に記載の差動センス増幅器を制御するための方法であって、ＨＩＧＨプルダウン第２制御信号（φNBG）を前記プルダウントランジスタ（Ｍ３１、Ｍ３２）の前記第２の制御ゲートに印加して前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を空乏モードにすることを特徴とする方法。
【請求項１９】
読み出しオペレーションを実行するために、請求項１０に記載の差動センス増幅器を制御するための方法であって、ＬＯＷプルアップ第２制御信号（φPBG）を前記プルアップトランジスタ（Ｍ２１、Ｍ２２）の前記第２の制御ゲートに印加して前記プルアップトランジスタ（Ｍ２１、Ｍ２２）を空乏モードにすることを特徴とする方法。
【請求項２０】
請求項１から１１のいずれか一項に記載の少なくとも１つの差動センス増幅器を備えることを特徴とするメモリセルアレイ（１２２）を組み込んだ半導体メモリ（１２０）。
【図１】
【図２ａ】
【図２ｂ】
【図３】
【図４ａ】
【図４ｂ】
【図５】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９】
【図２ａ】
【図２ｂ】
【図３】
【図４ａ】
【図４ｂ】
【図５】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３８３７３（Ｐ２０１２−２３８３７３Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１０１０６９（Ｐ２０１２−１０１０６９）
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（５０７０８８０７１）ソイテック (93)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１０１０６９（Ｐ２０１２−１０１０６９）
【出願日】平成２４年４月２６日（２０１２．４．２６）
【出願人】（５０７０８８０７１）ソイテック (93)
【Ｆターム（参考）】
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