【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】低電圧駆動時における動作完了直後のビット線のプリチャージ電圧復帰するまでの時間を高速化し、読み取りエラーを防止する。
【解決手段】メモリセルＢＬＣＥＬＬ＜０＞、ＢＬＣＥＬＬ＜１＞と、メモリセルのビット線対ｂｌ／ｂｌｂと、ビット線対の電位差を増幅するセンスアンプ回路ＢＬＳＡと、センスアンプ回路ＢＬＳＡのグローバルビット線対ｇｂｌ／ｇｂｌｂと、を有する半導体記憶装置である。センスアンプ回路ＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含むＳＲＡＭ型であり、該ＳＲＡＭの接続ノードａ及び接続ノードｂに専用のイコライズ線ｅｑｃを設けることによって、各駆動信号線に分布する寄生容量を分散させる。 （もっと読む）

【課題】デジタルメモリデバイスの動作電力を低減する。
【解決手段】複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、デバイス（２９０４）全体よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】簡素化された、ロバスト性を有するメモリセンスアンプを提供する。
【解決手段】差動センスアンプであって、第１のビット線（ＢＬ）に接続された出力および第１のビット線に対して相補的な第２のビット線（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビット線（／ＢＬ）に接続された出力および第１のビット線（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、前記センスアンプは、前記第１のビット線および前記第２のビット線をプリチャージ電圧にプリチャージするために、プリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタもしくはプルダウントランジスタによって構成される。 （もっと読む）

【課題】ブリード電流の発生を防止し、プリチャージ動作の電力消費を節減する。
【解決手段】オープンビットライン構造を有する半導体メモリ装置の駆動方法において、第１セルアレイ３００ａに設置されている第１ビットラインにデータ信号を出力するデータ伝送ステップと、第２セルアレイ３００ｂに設置されている第２ビットラインに基準信号を出力する基準信号伝送ステップと、第１ビットライン及び第２ビットラインのうち、電圧の低い方のビットラインの電圧を接地電圧に増幅して維持する補助センシングステップと、第１センスアンプノード及び第２センスアンプノードの電圧を等価化し、フローティングさせるプリチャージステップとを含み、センシングステップ動作を、接地電圧より低いレベルの低電圧、及び電源電圧よりも高いレベルの高電圧を用いて実行し、低電圧が第１ビットライン及び前記第２ビットラインに伝送されないようにクランピングする。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）

【課題】階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。
【解決手段】階層化ビット線構成の通常領域であるメモリ領域ＳＭ（０）及び冗長領域を含むメモリ領域ＳＭ（ｍ）を有する。スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。例えば、メモリ領域ＳＭ（０）のアクティブ動作時には直ちにメモリ領域ＳＭ（０）のローカルビット線ＬＢＬをプリチャージし、その後の冗長判定結果に応じて各メモリ領域ＳＭ（０）、ＳＭ（ｍ）の階層スイッチＳＷをそれぞれ維持または非活性状態に制御して通常メモリセルＭＣ又は冗長メモリセルＲＣをアクセスする。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】ダミーセルを設けたメモリセルアレイのセンスマージンの向上とビット線ノイズの低減が可能な半導体装置を提供する。
【解決手段】相補対をなすビット線ＢＬ、／ＢＬ、同じ構造のメモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲ、差動型のセンスアンプＳＡ、ビット線ＢＬ、／ＢＬをイコライズするイコライズ回路（Ｑ１）を備え、ビット線イコライズ期間に、メモリセルＭＣＬ、ＭＣＲをビット線ＢＬ、／ＢＬから切り離しダミーセルＤＣＬ、ＤＣＲをビット線ＢＬ、／ＢＬに接続した状態でイコライズ回路でビット線ＢＬ、／ＢＬをイコライズし、メモリセルＭＣＬへのアクセス時に、イコライズ回路を非活性にし、ダミーセルＤＣＬをビット線ＢＬから切り離し、メモリセルＭＣＬをビット線ＢＬに接続し、センスアンプＳＡを活性化する。よって、ビット線ＢＬ、／ＢＬの容量バランスを確保し、センスマージンの向上とビット線ノイズの低減を実現できる。 （もっと読む）

【課題】シェアードセンスアンプ方式でセルフブートを用いた半導体記憶装置において、回路面積を縮小し、消費電流を削減する。
【解決手段】半導体記憶装置は複数のセンスアンプアレイ１４８と複数のドライバ部１１２−１１３、１１５−１１６とを具備する。センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。センスアンプ部はビット線対に接続される。メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。スイッチ部はメモリアレイ部とセンスアンプ部との間に設けられる。メモリアレイ部は複数のワード線ＷＬＵとビット線対との交点に設けられた複数のメモリセル１２８、１３０を含む。スイッチ部は、メモリセルの選択時に、ドライバ部が生成するスイッチ部を制御する信号に基づいて、セルデータを伝播する。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法を提供する。
【解決手段】基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１ プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。 （もっと読む）

【課題】 ビット線のフローティング期間が長くなる場合にも、ビット線の電圧レベルをプリチャージ線の電圧レベルに保持することで、アクセス動作時のセンスアンプの誤動作を防止しながら、ワード線とビット線のショートに伴うリーク電流を削減する。
【解決手段】 半導体メモリは、複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、前記メモリブロックに共有されるセンスアンプと、発振信号を周期的に出力するタイマと、アクセス動作の開始に応答して、前記プリチャージスイッチを一時的にオンし、アクセス動作が実行されない期間に前記発振信号に応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを有している。 （もっと読む）

【課題】電流値変化型メモリセルの読み出し動作時に、ビット線電位を低電圧化しても十分な動作マージンを確保可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電流値変化型メモリセルＭＣと、ビット線ＢＬと、トランジスタＱ１〜Ｑ４からなるセンスアンプＳＡを備えている。電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。電位Ｖ２を電位Ｖ３より高く設定し、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位が電位Ｖ３より低く、かつ低電位より高くなるように設定することで、読み出し動作の動作マージンが向上する。 （もっと読む）

【課題】簡単制御と低電圧で試験することができ、テスト時間の増大を回避し、Ｖｔアンバランスの大きいセンスアンプを効率よく検出する。
【解決手段】相補の第１（ＢＬＴ／ＢＬＢ）、第２（ＬＩＯＴ／Ｂ）、及び第３のデータ線対（ＭＩＯＴ／Ｂ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１と第２のデータ線対間の接続を制御する第１のスイッチ対（Ｙスイッチ）と、前記第２と第３のデータ線対間の接続を制御する第２のスイッチ対（４０１、４０２）と、前記第２のデータ線対を第１の電圧にプリチャージする第１プリチャージ回路４０３とを備え、テスト制御信号（ＴＳＡＶＴＣＨＣＫＴ）がテスト動作を示すとき、前記第２のスイッチ対（４０１、４０２）を非導通とし、前記第１のプリチャージ回路４０３により前記第２のデータ線対に印加される前記第１の電圧が、前記第１のスイッチ対を介して、第１のアンプに印加される。 （もっと読む）

【課題】信号経路に挿入されたフローティングボディ型のトランジスタを用いて高速動作と低消費電力動作が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置において、フローティングボディ型のトランジスタＱ１０は、センスアンプの出力ノードＮＳ（第１の回路ノード）とローカル入出力線ＬＩＯ（第２の回路ノード）との間に挿入されている。トランジスタＱ１０のゲートにカラム選択信号ＹＳ（第１の信号）が供給され、カラム選択信号ＹＳがトランジスタＱ１０を非導通に保つ第１の論理レベルと導通方向に導く第２の論理レベルとの間で変化する。トランジスタＱ１０を利用しない回路状態時に、第２の論理レベルに近い第１及び第２の電圧レベルが出力ノードＮＳ及びローカル入出力線ＬＩＯに供給される。これにより、フローティングボディ型のトランジスタＱ１０のＣＶ特性を適切に制御し、ゲート容量を抑制することができる。 （もっと読む）

【課題】フローティングボディ構造の選択トランジスタを用いたメモリセルに対し、ビット線の電位を適切に制御することによりリーク電流を抑制可能な半導体装置を実現する。
【解決手段】本発明の半導体装置において、キャパシタＣｓと選択トランジスタＱ０とを含むメモリセルＭＣを備え、この選択トランジスタＱ０はフローティングボディ２４を有している。メモリセルＭＣに接続されるビット線ＢＬは、第１の電位設定回路Ｑ１により第１の電位ＶＢＬＰに設定され、さらに読み出し動作に先立って第２の電位設定回路Ｑ３により第１の電位ＶＢＬＰとは異なる第２の電位ＶＢＬＲに設定される。センスアンプ３０は、この状態のビット線ＢＬを介してメモリセルＭＣから読み出される信号を増幅する。第１の電位ＶＢＬＰ及び第２の電位ＶＢＬＲを適切に設定することにより、メモリセルＭＣのリーク電流を抑え、情報保持時間を長くして消費電流を低減可能となる。 （もっと読む）