半導体集積回路装置
【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、同一の拡散層に形成された複数のトランジスタを有する半導体集積回路装置に係る。
【背景技術】
【０００２】
半導体集積回路装置において、回路面積の縮小は、製造コストの節約に直結する。特に、半導体記憶装置などの場合は、同じレイアウトパターンで繰り返し用いられるような回路部の面積を少しでも縮小出来れば、大きなコストダウン効果が得られる。
【０００３】
ダイナミック型半導体記憶装置において繰り返し用いられる回路部として、センスアンプ回路がある。ダイナミック型半導体記憶装置では、メモリセルがマトリックス状に配列されたメモリセルアレイに、多数のセンスアンプ回路が接続されている。図１は、一般的なダイナミック型半導体記憶装置における１つのセンスアンプ回路の構成を示す回路図である。
【０００４】
図１のセンスアンプ回路の構成要素について説明する。図１のセンスアンプ回路は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、センスアンプＳＡと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、センスアンプＳＡとして、最も一般的なものとしては、単純なフリップフロップ回路が用いられる。
【０００５】
図１のセンスアンプ回路における構成要素の接続関係について説明する。センスアンプＳＡにおける一方の端部は、第１のビット線ＢＬＴに接続されている。センスアンプＳＡにおける他方の端部は、第２のビット線ＢＬＮに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの他方は、第２のビット線ＢＬＮに接続されている。第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおけるゲートは、イコライズ信号入力部ＥＱに共通接続されている。第２のトランジスタＱ２におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第３のトランジスタＱ３におけるソースまたはドレインの一方は、第２のビット線ＢＬＮに接続されている。第２および第３のトランジスタＱ２およびＱ３のそれぞれにおけるソースまたはドレインの他方は、電源電圧入力部ＨＶＣに接続されている。
【０００６】
図１のセンスアンプ回路の動作について簡単に説明する。まず、第１および第２のビット線ＢＬＴおよびＢＬＮの電位差は、そのいずれか一方のビット線に接続され、ワード線によって選択されるメモリセルの状態によって決定される。
【０００７】
そして、ハーフ電源電圧入力部ＨＶＣは、電源電圧ＶＣＣの半分であるハーフ電源電圧を、第２および第３のトランジスタＱ２およびＱ３のソース・ドレイン接続部に供給する。その結果、第２および第３のトランジスタＱ２およびＱ３は、第１および第２のビット線ＢＬＴおよびＢＬＮに、ハーフ電源電圧をプリチャージする。このように、第２および第３のトランジスタＱ２およびＱ３は、２つのプリチャージ素子として動作するので、そのゲート幅は同じ寸法で、かつ、対称的なレイアウトで設計されるのが一般的である。
【０００８】
最終的に、センスアンプＳＡは、外部からの制御信号に応じて、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧を、それら電位とハーフ電源電圧との差分に応じて相補的な電位までそれぞれ増幅する。
【０００９】
次に、イコライズ信号入力部ＥＱは、イコライズ信号を、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のゲートに供給する。その結果、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のそれぞれにおいてソース・ドレイン間が導通し、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する。ここで、第２および第３のトランジスタＱ２およびＱ３だけでも同様の効果が得られるが、第１のトランジスタを加えることで、第１および第２のビット線ＢＬＴおよびＢＬＮに電位供給がなされ、それらの電圧を一致させようとする場合、この第１のトランジスタにより、より高速にＢＬＴ、ＢＬＮの等電位化を実現できる。このように、第１のトランジスタＱ１はバランス素子として動作するので、一度により大きい電流が流れるように、そのゲート幅は、第２または第３のトランジスタＱ２またはＱ３のゲート幅よりも長く設計されるのが一般的である。
【００１０】
図２Ａは、図１のプリチャージ／バランス素子Ｑを模式的に実現した半導体集積回路部のレイアウトを示す平面図である。図２Ｂは、図１のプリチャージ／バランス素子Ｑを模式的に実現した半導体集積回路部の他のレイアウトを示す平面図である。
【００１１】
図２Ａおよび図２Ｂの半導体集積回路部のそれぞれは、図１のプリチャージ／バランス素子Ｑと同様に、第１〜第３のトランジスタＱ１〜Ｑ３を具備している。また、図２Ａおよび図２Ｂのレイアウトには、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとが、それぞれの配線に接続され得るコンタクトとして描かれている。
【００１２】
図２Ａのレイアウトでは、同一の拡散層１１の上に、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３が形成されている。第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３は、ゲートを共有しており、このゲートはイコライズ信号入力部ＥＱ用コンタクトに接続されている。第１および第２のトランジスタＱ１およびＱ２は、ソースまたはドレインを共有しており、このソースまたはドレインは、第１のビット線ＢＬＴ用のコンタクトに接続されている。第１および第３のトランジスタＱ１およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、第２のビット線ＢＬＮ用のコンタクトに接続されている。第２および第３のトランジスタＱ２およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、ハーフ電源電圧入力部ＨＶＣ用のコンタクトに接続されている。なお、第２および第３のトランジスタＱ２およびＱ３は、それぞれのゲート幅方向が延長線上に並ぶように、配置されている。また、第１のトランジスタＱ１は、ゲート幅方向が、第２または第３のトランジスタＱ２またはＱ３のゲート幅方向とは異なるように配置されている。
【００１３】
図２Ｂのレイアウトは、図２Ａのレイアウトを９０度回転し、さらに、イコライズ信号入力部ＥＱ用コンタクトの位置を、第１のトランジスタＱ１におけるゲート突き出し部分の先に変更したものである。これまでは、図２Ａまたは図２Ｂのいずれかのレイアウトを用いることが一般的だった。
【００１４】
上記に関連して、特許文献１（特許第３７８７５００号公報）には、書き込み／読み出し回路に係る記載が開示されている。この書き込み／読み出し回路は、ＤＲＡＭメモリで少なくとも１つのビット線（ＢＬ、ＢＢＬ）を評価する。この書き込み／読み出し回路には少なくとも、評価用の２つのトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）と、２つのトランジスタ（Ｔ３，Ｔ６）とが含まれている。ここで、評価用の２つのトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）は、それぞれ同じチャネル型のトランジスタを有する。２つのトランジスタ（Ｔ３，Ｔ６）は、電圧（ＶＤＤ；ＧＮＤ）をトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に印加する。トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）において使用されるトランジスタは、縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）である。各トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）の縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）と、電圧（ＶＤＤ；ＧＮＤ）を印加するために使用されるトランジスタ（Ｔ３，Ｔ６）とは、それぞれ共通のソース／ドレイン領域（５９，６３）を有する。
【００１５】
また、特許文献２（特開２００４−８７０７４号公報）には、半導体集積回路装置に係る記載が開示されている。この半導体集積回路装置は、センスアンプと、第１プリチャージＭＯＳＦＥＴと、選択スイッチＭＯＳＦＥＴと、第２プリチャージＭＯＳＦＥＴと、ダイナミック型メモリセルとを備える。ここで、センスアンプは、動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含む。第１プリチャージＭＯＳＦＥＴは、入出力ノードに設けられ、プリチャージ期間にオン状態となり、入出力ノードに相補ビット線対のそれぞれにプリチャージ電圧を供給する一対からなる。選択スイッチＭＯＳＦＥＴは、入出力ノードと相補ビット線対とを選択信号に対応して接続させる。第２プリチャージＭＯＳＦＥＴは、相補ビット線対の間に設けられ、それを短絡させる。ダイナミック型メモリセルは、相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなる。この半導体集積回路装置は、選択ＭＯＳＦＥＴのゲート絶縁膜に比べて第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成されてなるメモリ回路を含むことを特徴とする。
【００１６】
また、特許文献３（特開２００５−３４０３６７号公報）には、半導体集積回路装置に係る記載が開示されている。この半導体集積回路装置は、センスアンプと、一対からなるプリチャージＭＯＳＦＥＴと、選択スイッチＭＯＳＦＥＴと、第１イコライズＭＯＳＦＥＴと、ダイナミック型メモリセルとを備える。ここで、センスアンプは、動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含む。一対からなるプリチャージＭＯＳＦＥＴは、一対の入出力ノードに設けられ、プリチャージ期間にオン状態となり、入出力ノードのそれぞれにプリチャージ電圧を供給する。選択スイッチＭＯＳＦＥＴは、一対の入出力ノードと相補ビット線対とを選択信号に対応して接続させる。第１イコライズＭＯＳＦＥＴは、相補ビット線対の間に設けられ、プリチャージ期間に短絡させる。ダイナミック型メモリセルは、相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなる。選択スイッチＭＯＳＦＥＴ及び第１イコライズＭＯＳＦＥＴのゲート絶縁膜は、第１膜厚のゲート絶縁膜で形成される。プリチャージＭＯＳＦＥＴのゲート絶縁膜は、第１膜厚よりも薄い第２膜厚のゲート絶縁膜で形成される。プリチャージＭＯＳＦＥＴには、電源電圧に対応したプリチャージ信号が供給される。第１イコライズＭＯＳＦＥＴ及び選択スイッチＭＯＳＦＥＴには、電源電圧以上にされた昇圧電圧に対応したイコライズ信号及び選択信号が供給されてなるメモリ回路を含む。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第３７８７５００号公報
【特許文献２】特開２００４−８７０７４号公報
【特許文献２】特開２００５−３４０３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
一般的なダイナミック型半導体記憶装置において、高集積化が進み、セルアレイは分割される。そして高速化のため、とりわけ内蔵ＤＲＡＭ（ｅＤＲＡＭ）のような製品では、その分割されたアレイ毎にセンスアンプが設けられ、センスアンプの占有面積も大きくなる。そうした状況下で、センスアンプのレイアウトは、ビット線の延伸方向の高さを圧縮して形成されることが望まれる。
【００１９】
図３Ａは、図２Ａに示したプリチャージ／バランス素子Ｑの、縦方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ／バランス素子Ｑにおける長さ方向の寸法Ｌ３Ａは、以下のように求められる。
Ｌ３Ａ＝Ｌ１＋ＷＱ１＋ＬＱ２＋Ｌ２
ここで、Ｌ１はゲート突き出し長さを示し、ＷＱ１は第１のトランジスタＱ１のゲート幅を示し、ＬＱ２は第２のトランジスタＱ２のゲート長を示し、Ｌ２はコンタクト有り最小ソース・ドレイン幅を示している。なお、第２のトランジスタＱ２のゲート長ＬＱ２は、第３のトランジスタＱ３のゲート長ＬＱ３に等しい。
【００２０】
図３Ｂは、図２Ｂに示したプリチャージ／バランス素子Ｑの、横方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ／バランス素子Ｑにおける長さ方向の寸法Ｌ３Ｂは、以下のように求められる。
Ｌ３Ｂ＝（Ｌ１×２）＋ＷＱ２＋ＷＱ３
ここで、Ｌ１は上記と同様にゲート突き出し長さを示し、ＷＱ２は第２のトランジスタＱ２のゲート幅を示し、ＷＱ３は第３のトランジスタＱ３のゲート幅を示している。
【００２１】
なお、図３Ａの場合におけるプリチャージ／バランス素子Ｑの幅方向の寸法は、図３Ｂの場合におけるプリチャージ／バランス素子Ｑの長さ方向の寸法Ｌ３Ｂに等しい。同様に、図３Ｂの場合におけるプリチャージ／バランス素子Ｑの幅方向の寸法は、図３Ａの場合におけるプリチャージ／バランス素子Ｑの長さ方向の寸法Ｌ３Ａに等しい。
【００２２】
したがって、上記２つの寸法Ｌ３ＡおよびＬ３Ｂの両方が、上記２列のメモリセルが占める幅以内であれば、短い方が長さ方向となるように、プリチャージ／バランス素子Ｑの形状を選択するのが一般的である。しかし、実際には、第２または第３のトランジスタＱ２またはＱ３のゲート幅よりも第１のトランジスタＱ１のゲート幅が長く設計されることが多く、また、第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおいて拡散層からのゲート突き出し長さを十分に確保する必要がある。そのため、上記２つの寸法Ｌ３ＡおよびＬ３Ｂの違いはさほど大きくならず、プリチャージ／バランス素子Ｑにおける長さ方向の寸法のさらなる短縮が望まれている。
【課題を解決するための手段】
【００２３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
本発明による半導体集積回路装置は、拡散層（１１）と、第１のトランジスタ（Ｑ２）と、第２のトランジスタ（Ｑ３）とを具備している。ここで、拡散層（１１）は、半導体基板上に形成されている。第１のトランジスタ（Ｑ２）は、拡散層（１１）に形成されている。第２のトランジスタ（Ｑ３）は、拡散層（１１）に形成されている。第１のトランジスタ（Ｑ２）におけるソースまたはドレインの一方は、第２のトランジスタ（Ｑ３）におけるソースまたはドレインの一方に接続されている。第１のトランジスタ（Ｑ２）におけるゲートは、第２のトランジスタ（Ｑ３）におけるゲートに接続されている。第１のトランジスタ（Ｑ２）におけるゲートの幅方向と、第２のトランジスタ（Ｑ３）におけるゲートの幅方向とは異なる。
【００２５】
本発明による半導体集積回路装置は、第１方向に延伸する２本の信号線（ＢＬＮ、ＢＬＴ）を少なくとも３素子（Ｑ１、Ｑ２、Ｑ３）でイコライズする。本発明による半導体集積回路装置は、拡散層（１１）と、ゲートとを備える。ここで、拡散層（１１）は、前記３素子（Ｑ１、Ｑ２、Ｑ３）共通のものである。ゲートは、拡散層（１１）上に形成されている。ゲートは、第１領域（Ｑ１およびＱ２に対応）と、第２領域（Ｑ３に対応）とを有する。ここで、第１領域（Ｑ１およびＱ２に対応）は、第１方向と交差する方向に拡散層（１１）を横切って延伸している。第２領域（Ｑ３に対応）は、第１領域（Ｑ１およびＱ２に対応）から第１方向に拡散層（１１）の１辺方向にのみ分岐している。３素子のうち２素子（Ｑ１、Ｑ２）は、第１領域に互いのゲート幅が異なるように形成されている。３素子のうち残る１素子（Ｑ３）は、２素子（Ｑ１、Ｑ２）のうちゲート幅の短い１素子（Ｑ２）とそのゲート幅がほぼ等しくなるように第２領域（Ｑ３に対応）に形成されている。
【発明の効果】
【００２６】
本発明によれば、一般的には延長線上に配置される２つのトランジスタをあえて異なる方向に配置することで、半導体集積回路装置の、特に一つの方向における、さらなるサイズダウンが可能となる。
【図面の簡単な説明】
【００２７】
【図１】図１は、一般的なダイナミック型半導体記憶装置における１つのセンスアンプ回路の構成を示す回路図である。
【図２Ａ】図２Ａは、図１のプリチャージ／バランス素子を模式的に実現した半導体集積回路部のレイアウトを示す平面図である。
【図２Ｂ】図２Ｂは、図１のプリチャージ／バランス素子を模式的に実現した半導体集積回路部の他のレイアウトを示す平面図である。
【図３Ａ】図３Ａは、図２Ａに示したプリチャージ／バランス素子の、縦方向に配置した場合の寸法を示す平面図である。
【図３Ｂ】図３Ｂは、図２Ｂに示したプリチャージ／バランス素子の、横方向に配置した場合の寸法を示す平面図である。
【図４】図４は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【図５】図５は、本発明の第２の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【図６】図６は、本発明の第３の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【発明を実施するための形態】
【００２８】
添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。
【００２９】
（第１の実施形態）
図４は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
図４の半導体集積回路装置は、上記に説明した図１の回路図に示したセンスアンプ回路のうち、プリチャージ／バランス素子Ｑの部分に対応している。そこで、繰り返しになるが、先に図１の回路図について再度説明する。
【００３０】
図１のセンスアンプ回路の構成要素について説明する。図１のセンスアンプ回路は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、センスアンプＳＡと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、センスアンプＳＡとして、一般的には、複数のトランジスタを組み合わせたラッチ回路などが用いられる。
【００３１】
図１のセンスアンプ回路における構成要素の接続関係について説明する。センスアンプＳＡにおける一方の端部は、第１のビット線ＢＬＴに接続されている。センスアンプＳＡにおける他方の端部は、第２のビット線ＢＬＮに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの他方は、第２のビット線ＢＬＮに接続されている。第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおけるゲートは、イコライズ信号入力部ＥＱに共通接続されている。第２のトランジスタＱ２におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第３のトランジスタＱ３におけるソースまたはドレインの一方は、第２のビット線ＢＬＮに接続されている。第２および第３のトランジスタＱ２およびＱ３のそれぞれにおけるソースまたはドレインの他方は、ハーフ電源電圧入力部ＨＶＣに接続されている。
【００３２】
次に、図４の半導体集積回路装置の構成要素について説明する。図４の半導体集積回路装置は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣと、拡散層１１とを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、図４では、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとについて、それぞれの配線に接続し得るコンタクトを実線で示している。また、第１のビット線ＢＬＴおよび第２のビット線ＢＬＮについては、上位レイヤーにおける配線の配置例を破線で示している。
【００３３】
図４の半導体集積回路装置の構成要素の位置関係および接続関係について説明する。図４の半導体集積回路装置では、同一の拡散層１１の上に、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３が形成されている。第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３は、ゲートを共有しており、このゲートはイコライズ信号入力部ＥＱ用コンタクトに接続されている。第１および第２のトランジスタＱ１およびＱ２は、ソースまたはドレインを共有しており、このソースまたはドレインは、第１のビット線ＢＬＴ用のコンタクトに接続されている。第１および第３のトランジスタＱ１およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、第２のビット線ＢＬＮ用のコンタクトに接続されている。第２および第３のトランジスタＱ２およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、ハーフ電源電圧入力部ＨＶＣ用のコンタクトに接続されている。なお、第１および第２のトランジスタＱ１およびＱ２は、それぞれのゲートが一直線に並ぶように、配置されている。また、第３のトランジスタＱ３は、ゲート幅方向が、第１または第２のトランジスタＱ１またはＱ２のゲート幅方向とは異なるように配置されている。
【００３４】
なお、第１および第２のビット線ＢＬＴおよびＢＬＮの配線は、それぞれに用意された複数のコンタクトを介して、図４のレイアウトより上位のレイヤーにて自由に配置することが可能である。しかし、第１および第２のビット線ＢＬＴおよびＢＬＮの配線は、センスアンプ回路とメモリセルアレイを接続する方向、すなわち図４における縦方向に配置されることが望ましい。また、イコライズ信号入力部ＥＱに接続される配線は、上位レイヤーにおいて、第１および第２のビット線ＢＬＴおよびＢＬＮの配線とは異なる方向に配置されることが望ましく、さらには直交する方向に配置されることがより望ましい。
【００３５】
図４の半導体集積回路装置の動作について説明する。図４のレイアウトによっても、図１の回路図における一般的なプリチャージ／バランス素子Ｑが実現するので、当然ながら同じ機能が得られる。繰り返しになるが、図１のセンスアンプ回路の動作について概略的に説明する。
【００３６】
まず、第１および第２のビット線ＢＬＴおよびＢＬＮの電位差は、そのいずれか一方のビット線に接続され、ワード線によって選択されるメモリセルの状態によって決定される。
【００３７】
次に、ハーフ電源電圧入力部ＨＶＣは、電源電圧ＶＣＣの半分であるハーフ電源電圧を、第２および第３のトランジスタＱ２およびＱ３のソース・ドレイン接続部に供給する。その結果、第２および第３のトランジスタＱ２およびＱ３は、第１および第２のビット線ＢＬＴおよびＢＬＮに、ハーフ電源電圧をプリチャージする。このように、第２および第３のトランジスタＱ２およびＱ３は、２つのプリチャージ素子として動作する。
【００３８】
次に、センスアンプＳＡは、外部からの制御信号に応じて、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧と、ハーフ電源電圧との差分を、所定の基準電圧まで増幅する。
【００３９】
次に、イコライズ信号入力部ＥＱは、イコライズ信号を、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のゲートに供給する。その結果、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のそれぞれにおいてソース・ドレイン間が導通し、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する。ここで、第２および第３のトランジスタＱ２およびＱ３だけでも同様の効果が得られるが、第１のトランジスタが加わることで、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する状態がより早く実現する。このように、第１のトランジスタＱ１はバランス素子として動作する。
【００４０】
本実施形態によれば、図４における縦方向の寸法Ｌ４が、以下のように求められる。
Ｌ４＝Ｌ１＋ＷＱ３＋ＬＱ１＋Ｌ２
ここで、Ｌ１はゲート突き出し長さを示し、ＷＱ３は第３のトランジスタＱ３のゲート幅を示し、ＬＱ１は第１のトランジスタＱ１のゲート長を示し、Ｌ２はコンタクト有り最小ソース・ドレイン幅を示している。なお、第３のトランジスタＱ３のゲート幅ＷＱ３は、第２のトランジスタＱ２のゲート幅ＷＱ２に等しく、第１のトランジスタＱ１のゲート長ＬＱ１は、第２および第３のトランジスタＱ２およびＱ３のゲート長ＬＱ２およびＬＱ３に等しい。すなわち、本実施形態によれば、図４における縦方向の寸法Ｌ４が、従来例として説明した図３Ａや図３Ｂの場合よりも、ゲート突き出し長さＬ１の分だけ短縮されている。
【００４１】
ゲート突き出し長さＬ１は、第１〜第３のトランジスタＱ１〜Ｑ３のゲートが拡散層１１に適切に形成されるために必要不可欠であり、かつ、拡散層１１のサイズと比較して無視出来ない長さである。さらに、ダイナミック型半導体記憶装置などでは、図４のプリチャージ／バランス素子Ｑを含むセンスアンプ回路が、図４の縦方向に周期的に配置される。したがって、本実施形態による、図４における縦方向の寸法短縮は、半導体集積回路装置全体として絶大な効果をもたらし得る。
【００４２】
なお、一般的なダイナミック型半導体記憶装置などでは、メモリセルアレイの一辺に沿って並べられた複数のセンスアンプ回路の全てに対して、同じイコライズ信号が一斉に供給される。このような場合は、図４のレイアウトを１つの単位回路として、図４における横方向に複数並べる場合は、単位回路を横方向に接続しても良い。すなわち、左右に隣接する単位回路の場合は、左側の単位回路の右端に配置されたイコライズ信号入力部ＥＱ用のコンタクトが、右側の単位回路の左端に配置された第２のトランジスタＱ２のゲート突き出し部分に、接続されても良い。また点線で図示した、図４のＢＬＴ，ＢＬＮそれぞれの拡散層１１への入力配線は、あくまでも模式的に表現したに過ぎず、例えばコンタクト数個分の幅の広い入力配線で構成されても良い。
【００４３】
（第２の実施形態）
図５は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。図５の半導体集積回路装置は、上記に図４で説明した本発明の第１の実施形態によるプリチャージ／バランス素子Ｑを、左右に２つ並べて組み合わせたものである。ここで、右側のプリチャージ／バランス素子は、図４の場合と同じレイアウトを有しており、左側のプリチャージ／バランス素子は、図４の場合とは左右が反転したレイアウトを有している。以降の説明においては、左側のプリチャージ／バランス素子を、第１のプリチャージ／バランス素子とし、右側のプリチャージ／バランス素子を、第２のプリチャージ／バランス素子とする。
【００４４】
第１および第２のプリチャージ／バランス素子の構成要素について説明する。第１のプリチャージ／バランス素子は、第１の拡散層１１と、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３と、第１のビット線ＢＬＴ０用コンタクトと、第２のビット線ＢＬＮ０用コンタクトと、イコライズ信号入力部ＥＱ用コンタクトと、ハーフ電源電圧入力部ＨＶＣ用コンタクトとを具備している。第２のプリチャージ／バランス素子は、第２の拡散層１２と、第４、第５および第６のトランジスタＱ４、Ｑ５およびＱ６と、第３のビット線ＢＬＴ１用コンタクトと、第４のビット線ＢＬＮ１用コンタクトと、イコライズ信号入力部ＥＱ用コンタクトと、ハーフ電源電圧入力部ＨＶＣ用コンタクトとを具備している。
【００４５】
図５に示した本実施形態による第１および第２のプリチャージ／バランス素子のそれぞれにおける各構成要素と、図４に示した本発明の第１の実施形態によるプリチャージ／バランス素子の各構成要素との、対応関係について説明する。図５の第１および第２の拡散層１１および１２は、図４の拡散層１１に対応する。図５の第１および第４のトランジスタＱ１およびＱ４は、図４の第１のトランジスタＱ１に対応する。図５の第２および第５のトランジスタＱ２およびＱ５は、図４の第２のトランジスタＱ２に対応する。図５の第３および第６のトランジスタＱ３およびＱ６は、図４の第３のトランジスタＱ３に対応する。図５の第１および第３のビット線ＢＬＴ０およびＢＬＴ１用コンタクトは、図４の第１のビット線ＢＬＴ用コンタクトに対応する。図５の第２および第４のビット線ＢＬＮ０およびＢＬＮ１用コンタクトは、図４の第２のビット線ＢＬＮ用コンタクトに対応する。図５のイコライズ信号入力部ＥＱ用コンタクトは、図４のイコライズ信号入力部ＥＱ用コンタクトに対応する。図５のハーフ電源電圧入力部ＨＶＣ用コンタクトは、図４のハーフ電源電圧入力部ＨＶＣ用コンタクトに対応する。
【００４６】
また、さらに多くのプリチャージ／バランス素子を、図５における横方向に配列する場合は、イコライズ信号入力部ＥＱ用コンタクトの総数を、プリチャージ／バランス素子の数分の一まで減らせられる場合がある。これは、本発明の第１の実施形態でも説明したように、メモリセルアレイの一辺に沿って一列に並べられた複数のセンスアンプでは、同じイコライズ信号を共有する場合である。この場合は、複数のプリチャージ／バランス素子を配列する方向のピッチをさらに縮小することが出来る。もしくは、図５における横方向のピッチがメモリセルアレイの都合で固定されている場合は、バランス素子として動作する第１および第４のトランジスタＱ１およびＱ４のゲート幅をさらに延長して、これらのバランス素子の性能を向上することも可能である。
【００４７】
なお、図５の第１および第２のプリチャージ／バランス素子のそれぞれにおける、その他の構成要素の配置関係および接続関係ならびに動作については、本発明の第１の実施形態と同様であるので、さらなる詳細な説明を省略する。
【００４８】
（第３の実施形態）
図６は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
本発明の第１および第２の実施形態では、複数の拡散層を横方向に並べる場合について説明したが、本実施形態では、複数の拡散層を縦方向に並べる場合について説明する。
【００４９】
図６の半導体集積回路装置は、図４で説明した本発明の第１の実施形態によるプリチャージ／バランス素子に加えて、第２の拡散層１３を具備している。第２の拡散層１３には、第７のトランジスタＱ７と、第１のビット線ＢＬＴ用コンタクトＢＬＴ２と、第２のビット線ＢＬＮ用コンタクトＢＬＮ２とが形成されている。第１のビット線ＢＬＴ用コンタクトＢＬＴ２は、第１のビット線ＢＬＴに接続されている。第２のビット線ＢＬＮ用コンタクトＢＬＮ２は、第２のビット線ＢＬＮに接続されている。
【００５０】
なお、第１および第２の拡散層１１および１３に形成された第１のビット線ＢＬＴ用コンタクトは、第１のビット線ＢＬＴ用上位レイヤー配線を介して接続されている。同様に、第１および第２の拡散層１１および１３に形成された第２のビット線ＢＬＮ用コンタクトは、第２のビット線ＢＬＮ用上位レイヤー配線を介して接続されている。すなわち、第７のトランジスタＱ７は、例えば、図１の回路図に示したセンスアンプＳＡまたはその一部としても動作可能である。以降、図６の半導体集積回路装置は、図１の回路図に示したセンスアンプ回路の全体に対応するものとして説明する。
【００５１】
第１および第２の拡散層１１および１３は、図６の縦方向に配列されており、所定の間隔で離れている。第３および第７のトランジスタＱ３およびＱ７のゲート突き出し部を、図６のように互い違いに配置することで、第１および第２の拡散層１１および１３の間隔を、ゲート突き出し長さＬ１の２倍よりも短く設計することが可能となる。
【００５２】
このように、本実施形態による半導体集積回路装置のレイアウトによれば、図６における縦方向の寸法をさらに短縮することが可能となる。
【００５３】
本実施形態による半導体集積回路装置における、その他の構成要素の接続関係および位置関係、ならびに動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００５４】
上記に説明した各実施形態における特徴のそれぞれは、技術的に矛盾しない範囲内で、自由に組み合わせることが可能である。例えば、複数の拡散層を、第１および第２の実施形態で説明したように横方向に並べ、かつ、第３の実施形態で説明したように縦方向にも並べてレイアウトすることは、当然に可能である。また、その際に、第１〜第３の実施形態による単位回路の一部または全てを、縦方向または横方向に反転しても構わないし、時計方向または反時計方向に回転しても構わない。
【００５５】
以上、主にダイナミック型半導体記憶装置のセンスアンプ回路を例に挙げて説明したが、本発明はいかなる半導体集積回路装置にも適用可能であり、上記の例は本発明を限定するものではない。したがって、例えば、第１のトランジスタＱ１のゲート幅は、必ずしも第２および第３のトランジスタＱ２およびＱ３のゲート幅よりも長くなくても構わない。また、第２および第３のトランジスタＱ２およびＱ３のゲート幅は、必ずしも一致していなくても構わない。
【符号の説明】
【００５６】
１１ （第１の）拡散層
１２ （第２の）拡散層
ＢＬＴ、ＢＬＴ０、ＢＬＴ１、ＢＬＴ２ （第１の）ビット線（配線およびコンタクト）
ＢＬＮ、ＢＬＮ０、ＢＬＮ１、ＢＬＮ２ （第２の）ビット線（配線およびコンタクト）
ＥＱ イコライズ信号入力部（用のコンタクト）
ＨＶＣ ハーフ電源電圧入力部（用のコンタクト）
Ｌ１ ゲート突き出し長
Ｌ２ コンタクト有り最小ソース・ドレイン幅
Ｌ３ 最小拡散層間隔
Ｌ４ センスアンプの横方向ピッチの２倍
ＬＱ１ 第１のトランジスタＱ１のゲート長
ＬＱ２ 第２のトランジスタＱ２のゲート長
ＬＱ３ 第３のトランジスタＱ３のゲート長
ＬＱ４ 第４のトランジスタＱ４のゲート長
ＬＱ５ 第５のトランジスタＱ５のゲート長
Ｑ プリチャージ／バランス素子
Ｑ１ （バランス素子としての）第１のトランジスタ
Ｑ２ （プリチャージ素子としての）第２のトランジスタ
Ｑ３ （プリチャージ素子としての）第３のトランジスタ
Ｑ４ （バランス素子としての）第４のトランジスタ
Ｑ５ （プリチャージ素子としての）第５のトランジスタ
Ｑ６ （プリチャージ素子としての）第６のトランジスタ
Ｑ７ （センスアンプとしての）第７のトランジスタ
ＳＡ センスアンプ
ＷＱ１ 第１のトランジスタＱ１のゲート幅
ＷＱ２ 第２のトランジスタＱ２のゲート幅
ＷＱ３ 第３のトランジスタＱ３のゲート幅
ＷＱ６ 第６のトランジスタＱ６のゲート幅
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、同一の拡散層に形成された複数のトランジスタを有する半導体集積回路装置に係る。
【背景技術】
【０００２】
半導体集積回路装置において、回路面積の縮小は、製造コストの節約に直結する。特に、半導体記憶装置などの場合は、同じレイアウトパターンで繰り返し用いられるような回路部の面積を少しでも縮小出来れば、大きなコストダウン効果が得られる。
【０００３】
ダイナミック型半導体記憶装置において繰り返し用いられる回路部として、センスアンプ回路がある。ダイナミック型半導体記憶装置では、メモリセルがマトリックス状に配列されたメモリセルアレイに、多数のセンスアンプ回路が接続されている。図１は、一般的なダイナミック型半導体記憶装置における１つのセンスアンプ回路の構成を示す回路図である。
【０００４】
図１のセンスアンプ回路の構成要素について説明する。図１のセンスアンプ回路は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、センスアンプＳＡと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、センスアンプＳＡとして、最も一般的なものとしては、単純なフリップフロップ回路が用いられる。
【０００５】
図１のセンスアンプ回路における構成要素の接続関係について説明する。センスアンプＳＡにおける一方の端部は、第１のビット線ＢＬＴに接続されている。センスアンプＳＡにおける他方の端部は、第２のビット線ＢＬＮに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの他方は、第２のビット線ＢＬＮに接続されている。第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおけるゲートは、イコライズ信号入力部ＥＱに共通接続されている。第２のトランジスタＱ２におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第３のトランジスタＱ３におけるソースまたはドレインの一方は、第２のビット線ＢＬＮに接続されている。第２および第３のトランジスタＱ２およびＱ３のそれぞれにおけるソースまたはドレインの他方は、電源電圧入力部ＨＶＣに接続されている。
【０００６】
図１のセンスアンプ回路の動作について簡単に説明する。まず、第１および第２のビット線ＢＬＴおよびＢＬＮの電位差は、そのいずれか一方のビット線に接続され、ワード線によって選択されるメモリセルの状態によって決定される。
【０００７】
そして、ハーフ電源電圧入力部ＨＶＣは、電源電圧ＶＣＣの半分であるハーフ電源電圧を、第２および第３のトランジスタＱ２およびＱ３のソース・ドレイン接続部に供給する。その結果、第２および第３のトランジスタＱ２およびＱ３は、第１および第２のビット線ＢＬＴおよびＢＬＮに、ハーフ電源電圧をプリチャージする。このように、第２および第３のトランジスタＱ２およびＱ３は、２つのプリチャージ素子として動作するので、そのゲート幅は同じ寸法で、かつ、対称的なレイアウトで設計されるのが一般的である。
【０００８】
最終的に、センスアンプＳＡは、外部からの制御信号に応じて、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧を、それら電位とハーフ電源電圧との差分に応じて相補的な電位までそれぞれ増幅する。
【０００９】
次に、イコライズ信号入力部ＥＱは、イコライズ信号を、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のゲートに供給する。その結果、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のそれぞれにおいてソース・ドレイン間が導通し、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する。ここで、第２および第３のトランジスタＱ２およびＱ３だけでも同様の効果が得られるが、第１のトランジスタを加えることで、第１および第２のビット線ＢＬＴおよびＢＬＮに電位供給がなされ、それらの電圧を一致させようとする場合、この第１のトランジスタにより、より高速にＢＬＴ、ＢＬＮの等電位化を実現できる。このように、第１のトランジスタＱ１はバランス素子として動作するので、一度により大きい電流が流れるように、そのゲート幅は、第２または第３のトランジスタＱ２またはＱ３のゲート幅よりも長く設計されるのが一般的である。
【００１０】
図２Ａは、図１のプリチャージ／バランス素子Ｑを模式的に実現した半導体集積回路部のレイアウトを示す平面図である。図２Ｂは、図１のプリチャージ／バランス素子Ｑを模式的に実現した半導体集積回路部の他のレイアウトを示す平面図である。
【００１１】
図２Ａおよび図２Ｂの半導体集積回路部のそれぞれは、図１のプリチャージ／バランス素子Ｑと同様に、第１〜第３のトランジスタＱ１〜Ｑ３を具備している。また、図２Ａおよび図２Ｂのレイアウトには、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとが、それぞれの配線に接続され得るコンタクトとして描かれている。
【００１２】
図２Ａのレイアウトでは、同一の拡散層１１の上に、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３が形成されている。第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３は、ゲートを共有しており、このゲートはイコライズ信号入力部ＥＱ用コンタクトに接続されている。第１および第２のトランジスタＱ１およびＱ２は、ソースまたはドレインを共有しており、このソースまたはドレインは、第１のビット線ＢＬＴ用のコンタクトに接続されている。第１および第３のトランジスタＱ１およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、第２のビット線ＢＬＮ用のコンタクトに接続されている。第２および第３のトランジスタＱ２およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、ハーフ電源電圧入力部ＨＶＣ用のコンタクトに接続されている。なお、第２および第３のトランジスタＱ２およびＱ３は、それぞれのゲート幅方向が延長線上に並ぶように、配置されている。また、第１のトランジスタＱ１は、ゲート幅方向が、第２または第３のトランジスタＱ２またはＱ３のゲート幅方向とは異なるように配置されている。
【００１３】
図２Ｂのレイアウトは、図２Ａのレイアウトを９０度回転し、さらに、イコライズ信号入力部ＥＱ用コンタクトの位置を、第１のトランジスタＱ１におけるゲート突き出し部分の先に変更したものである。これまでは、図２Ａまたは図２Ｂのいずれかのレイアウトを用いることが一般的だった。
【００１４】
上記に関連して、特許文献１（特許第３７８７５００号公報）には、書き込み／読み出し回路に係る記載が開示されている。この書き込み／読み出し回路は、ＤＲＡＭメモリで少なくとも１つのビット線（ＢＬ、ＢＢＬ）を評価する。この書き込み／読み出し回路には少なくとも、評価用の２つのトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）と、２つのトランジスタ（Ｔ３，Ｔ６）とが含まれている。ここで、評価用の２つのトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）は、それぞれ同じチャネル型のトランジスタを有する。２つのトランジスタ（Ｔ３，Ｔ６）は、電圧（ＶＤＤ；ＧＮＤ）をトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に印加する。トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）において使用されるトランジスタは、縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）である。各トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）の縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）と、電圧（ＶＤＤ；ＧＮＤ）を印加するために使用されるトランジスタ（Ｔ３，Ｔ６）とは、それぞれ共通のソース／ドレイン領域（５９，６３）を有する。
【００１５】
また、特許文献２（特開２００４−８７０７４号公報）には、半導体集積回路装置に係る記載が開示されている。この半導体集積回路装置は、センスアンプと、第１プリチャージＭＯＳＦＥＴと、選択スイッチＭＯＳＦＥＴと、第２プリチャージＭＯＳＦＥＴと、ダイナミック型メモリセルとを備える。ここで、センスアンプは、動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含む。第１プリチャージＭＯＳＦＥＴは、入出力ノードに設けられ、プリチャージ期間にオン状態となり、入出力ノードに相補ビット線対のそれぞれにプリチャージ電圧を供給する一対からなる。選択スイッチＭＯＳＦＥＴは、入出力ノードと相補ビット線対とを選択信号に対応して接続させる。第２プリチャージＭＯＳＦＥＴは、相補ビット線対の間に設けられ、それを短絡させる。ダイナミック型メモリセルは、相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなる。この半導体集積回路装置は、選択ＭＯＳＦＥＴのゲート絶縁膜に比べて第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成されてなるメモリ回路を含むことを特徴とする。
【００１６】
また、特許文献３（特開２００５−３４０３６７号公報）には、半導体集積回路装置に係る記載が開示されている。この半導体集積回路装置は、センスアンプと、一対からなるプリチャージＭＯＳＦＥＴと、選択スイッチＭＯＳＦＥＴと、第１イコライズＭＯＳＦＥＴと、ダイナミック型メモリセルとを備える。ここで、センスアンプは、動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含む。一対からなるプリチャージＭＯＳＦＥＴは、一対の入出力ノードに設けられ、プリチャージ期間にオン状態となり、入出力ノードのそれぞれにプリチャージ電圧を供給する。選択スイッチＭＯＳＦＥＴは、一対の入出力ノードと相補ビット線対とを選択信号に対応して接続させる。第１イコライズＭＯＳＦＥＴは、相補ビット線対の間に設けられ、プリチャージ期間に短絡させる。ダイナミック型メモリセルは、相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなる。選択スイッチＭＯＳＦＥＴ及び第１イコライズＭＯＳＦＥＴのゲート絶縁膜は、第１膜厚のゲート絶縁膜で形成される。プリチャージＭＯＳＦＥＴのゲート絶縁膜は、第１膜厚よりも薄い第２膜厚のゲート絶縁膜で形成される。プリチャージＭＯＳＦＥＴには、電源電圧に対応したプリチャージ信号が供給される。第１イコライズＭＯＳＦＥＴ及び選択スイッチＭＯＳＦＥＴには、電源電圧以上にされた昇圧電圧に対応したイコライズ信号及び選択信号が供給されてなるメモリ回路を含む。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第３７８７５００号公報
【特許文献２】特開２００４−８７０７４号公報
【特許文献２】特開２００５−３４０３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
一般的なダイナミック型半導体記憶装置において、高集積化が進み、セルアレイは分割される。そして高速化のため、とりわけ内蔵ＤＲＡＭ（ｅＤＲＡＭ）のような製品では、その分割されたアレイ毎にセンスアンプが設けられ、センスアンプの占有面積も大きくなる。そうした状況下で、センスアンプのレイアウトは、ビット線の延伸方向の高さを圧縮して形成されることが望まれる。
【００１９】
図３Ａは、図２Ａに示したプリチャージ／バランス素子Ｑの、縦方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ／バランス素子Ｑにおける長さ方向の寸法Ｌ３Ａは、以下のように求められる。
Ｌ３Ａ＝Ｌ１＋ＷＱ１＋ＬＱ２＋Ｌ２
ここで、Ｌ１はゲート突き出し長さを示し、ＷＱ１は第１のトランジスタＱ１のゲート幅を示し、ＬＱ２は第２のトランジスタＱ２のゲート長を示し、Ｌ２はコンタクト有り最小ソース・ドレイン幅を示している。なお、第２のトランジスタＱ２のゲート長ＬＱ２は、第３のトランジスタＱ３のゲート長ＬＱ３に等しい。
【００２０】
図３Ｂは、図２Ｂに示したプリチャージ／バランス素子Ｑの、横方向に配置した場合の寸法を示す平面図である。この場合、プリチャージ／バランス素子Ｑにおける長さ方向の寸法Ｌ３Ｂは、以下のように求められる。
Ｌ３Ｂ＝（Ｌ１×２）＋ＷＱ２＋ＷＱ３
ここで、Ｌ１は上記と同様にゲート突き出し長さを示し、ＷＱ２は第２のトランジスタＱ２のゲート幅を示し、ＷＱ３は第３のトランジスタＱ３のゲート幅を示している。
【００２１】
なお、図３Ａの場合におけるプリチャージ／バランス素子Ｑの幅方向の寸法は、図３Ｂの場合におけるプリチャージ／バランス素子Ｑの長さ方向の寸法Ｌ３Ｂに等しい。同様に、図３Ｂの場合におけるプリチャージ／バランス素子Ｑの幅方向の寸法は、図３Ａの場合におけるプリチャージ／バランス素子Ｑの長さ方向の寸法Ｌ３Ａに等しい。
【００２２】
したがって、上記２つの寸法Ｌ３ＡおよびＬ３Ｂの両方が、上記２列のメモリセルが占める幅以内であれば、短い方が長さ方向となるように、プリチャージ／バランス素子Ｑの形状を選択するのが一般的である。しかし、実際には、第２または第３のトランジスタＱ２またはＱ３のゲート幅よりも第１のトランジスタＱ１のゲート幅が長く設計されることが多く、また、第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおいて拡散層からのゲート突き出し長さを十分に確保する必要がある。そのため、上記２つの寸法Ｌ３ＡおよびＬ３Ｂの違いはさほど大きくならず、プリチャージ／バランス素子Ｑにおける長さ方向の寸法のさらなる短縮が望まれている。
【課題を解決するための手段】
【００２３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
本発明による半導体集積回路装置は、拡散層（１１）と、第１のトランジスタ（Ｑ２）と、第２のトランジスタ（Ｑ３）とを具備している。ここで、拡散層（１１）は、半導体基板上に形成されている。第１のトランジスタ（Ｑ２）は、拡散層（１１）に形成されている。第２のトランジスタ（Ｑ３）は、拡散層（１１）に形成されている。第１のトランジスタ（Ｑ２）におけるソースまたはドレインの一方は、第２のトランジスタ（Ｑ３）におけるソースまたはドレインの一方に接続されている。第１のトランジスタ（Ｑ２）におけるゲートは、第２のトランジスタ（Ｑ３）におけるゲートに接続されている。第１のトランジスタ（Ｑ２）におけるゲートの幅方向と、第２のトランジスタ（Ｑ３）におけるゲートの幅方向とは異なる。
【００２５】
本発明による半導体集積回路装置は、第１方向に延伸する２本の信号線（ＢＬＮ、ＢＬＴ）を少なくとも３素子（Ｑ１、Ｑ２、Ｑ３）でイコライズする。本発明による半導体集積回路装置は、拡散層（１１）と、ゲートとを備える。ここで、拡散層（１１）は、前記３素子（Ｑ１、Ｑ２、Ｑ３）共通のものである。ゲートは、拡散層（１１）上に形成されている。ゲートは、第１領域（Ｑ１およびＱ２に対応）と、第２領域（Ｑ３に対応）とを有する。ここで、第１領域（Ｑ１およびＱ２に対応）は、第１方向と交差する方向に拡散層（１１）を横切って延伸している。第２領域（Ｑ３に対応）は、第１領域（Ｑ１およびＱ２に対応）から第１方向に拡散層（１１）の１辺方向にのみ分岐している。３素子のうち２素子（Ｑ１、Ｑ２）は、第１領域に互いのゲート幅が異なるように形成されている。３素子のうち残る１素子（Ｑ３）は、２素子（Ｑ１、Ｑ２）のうちゲート幅の短い１素子（Ｑ２）とそのゲート幅がほぼ等しくなるように第２領域（Ｑ３に対応）に形成されている。
【発明の効果】
【００２６】
本発明によれば、一般的には延長線上に配置される２つのトランジスタをあえて異なる方向に配置することで、半導体集積回路装置の、特に一つの方向における、さらなるサイズダウンが可能となる。
【図面の簡単な説明】
【００２７】
【図１】図１は、一般的なダイナミック型半導体記憶装置における１つのセンスアンプ回路の構成を示す回路図である。
【図２Ａ】図２Ａは、図１のプリチャージ／バランス素子を模式的に実現した半導体集積回路部のレイアウトを示す平面図である。
【図２Ｂ】図２Ｂは、図１のプリチャージ／バランス素子を模式的に実現した半導体集積回路部の他のレイアウトを示す平面図である。
【図３Ａ】図３Ａは、図２Ａに示したプリチャージ／バランス素子の、縦方向に配置した場合の寸法を示す平面図である。
【図３Ｂ】図３Ｂは、図２Ｂに示したプリチャージ／バランス素子の、横方向に配置した場合の寸法を示す平面図である。
【図４】図４は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【図５】図５は、本発明の第２の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【図６】図６は、本発明の第３の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
【発明を実施するための形態】
【００２８】
添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。
【００２９】
（第１の実施形態）
図４は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
図４の半導体集積回路装置は、上記に説明した図１の回路図に示したセンスアンプ回路のうち、プリチャージ／バランス素子Ｑの部分に対応している。そこで、繰り返しになるが、先に図１の回路図について再度説明する。
【００３０】
図１のセンスアンプ回路の構成要素について説明する。図１のセンスアンプ回路は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、センスアンプＳＡと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、センスアンプＳＡとして、一般的には、複数のトランジスタを組み合わせたラッチ回路などが用いられる。
【００３１】
図１のセンスアンプ回路における構成要素の接続関係について説明する。センスアンプＳＡにおける一方の端部は、第１のビット線ＢＬＴに接続されている。センスアンプＳＡにおける他方の端部は、第２のビット線ＢＬＮに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第１のトランジスタＱ１におけるソースまたはドレインの他方は、第２のビット線ＢＬＮに接続されている。第１〜第３のトランジスタＱ１〜Ｑ３のそれぞれにおけるゲートは、イコライズ信号入力部ＥＱに共通接続されている。第２のトランジスタＱ２におけるソースまたはドレインの一方は、第１のビット線ＢＬＴに接続されている。第３のトランジスタＱ３におけるソースまたはドレインの一方は、第２のビット線ＢＬＮに接続されている。第２および第３のトランジスタＱ２およびＱ３のそれぞれにおけるソースまたはドレインの他方は、ハーフ電源電圧入力部ＨＶＣに接続されている。
【００３２】
次に、図４の半導体集積回路装置の構成要素について説明する。図４の半導体集積回路装置は、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、プリチャージ／バランス素子Ｑと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣと、拡散層１１とを具備している。プリチャージ／バランス素子Ｑは、バランス素子としての第１のトランジスタＱ１と、第１のプリチャージ素子としての第２のトランジスタＱ２と、第２のプリチャージ素子としての第３のトランジスタＱ３とを具備している。なお、図４では、第１のビット線ＢＬＴと、第２のビット線ＢＬＮと、イコライズ信号入力部ＥＱと、ハーフ電源電圧入力部ＨＶＣとについて、それぞれの配線に接続し得るコンタクトを実線で示している。また、第１のビット線ＢＬＴおよび第２のビット線ＢＬＮについては、上位レイヤーにおける配線の配置例を破線で示している。
【００３３】
図４の半導体集積回路装置の構成要素の位置関係および接続関係について説明する。図４の半導体集積回路装置では、同一の拡散層１１の上に、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３が形成されている。第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３は、ゲートを共有しており、このゲートはイコライズ信号入力部ＥＱ用コンタクトに接続されている。第１および第２のトランジスタＱ１およびＱ２は、ソースまたはドレインを共有しており、このソースまたはドレインは、第１のビット線ＢＬＴ用のコンタクトに接続されている。第１および第３のトランジスタＱ１およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、第２のビット線ＢＬＮ用のコンタクトに接続されている。第２および第３のトランジスタＱ２およびＱ３も、ソースまたはドレインを共有しており、このソースまたはドレインは、ハーフ電源電圧入力部ＨＶＣ用のコンタクトに接続されている。なお、第１および第２のトランジスタＱ１およびＱ２は、それぞれのゲートが一直線に並ぶように、配置されている。また、第３のトランジスタＱ３は、ゲート幅方向が、第１または第２のトランジスタＱ１またはＱ２のゲート幅方向とは異なるように配置されている。
【００３４】
なお、第１および第２のビット線ＢＬＴおよびＢＬＮの配線は、それぞれに用意された複数のコンタクトを介して、図４のレイアウトより上位のレイヤーにて自由に配置することが可能である。しかし、第１および第２のビット線ＢＬＴおよびＢＬＮの配線は、センスアンプ回路とメモリセルアレイを接続する方向、すなわち図４における縦方向に配置されることが望ましい。また、イコライズ信号入力部ＥＱに接続される配線は、上位レイヤーにおいて、第１および第２のビット線ＢＬＴおよびＢＬＮの配線とは異なる方向に配置されることが望ましく、さらには直交する方向に配置されることがより望ましい。
【００３５】
図４の半導体集積回路装置の動作について説明する。図４のレイアウトによっても、図１の回路図における一般的なプリチャージ／バランス素子Ｑが実現するので、当然ながら同じ機能が得られる。繰り返しになるが、図１のセンスアンプ回路の動作について概略的に説明する。
【００３６】
まず、第１および第２のビット線ＢＬＴおよびＢＬＮの電位差は、そのいずれか一方のビット線に接続され、ワード線によって選択されるメモリセルの状態によって決定される。
【００３７】
次に、ハーフ電源電圧入力部ＨＶＣは、電源電圧ＶＣＣの半分であるハーフ電源電圧を、第２および第３のトランジスタＱ２およびＱ３のソース・ドレイン接続部に供給する。その結果、第２および第３のトランジスタＱ２およびＱ３は、第１および第２のビット線ＢＬＴおよびＢＬＮに、ハーフ電源電圧をプリチャージする。このように、第２および第３のトランジスタＱ２およびＱ３は、２つのプリチャージ素子として動作する。
【００３８】
次に、センスアンプＳＡは、外部からの制御信号に応じて、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧と、ハーフ電源電圧との差分を、所定の基準電圧まで増幅する。
【００３９】
次に、イコライズ信号入力部ＥＱは、イコライズ信号を、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のゲートに供給する。その結果、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３のそれぞれにおいてソース・ドレイン間が導通し、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する。ここで、第２および第３のトランジスタＱ２およびＱ３だけでも同様の効果が得られるが、第１のトランジスタが加わることで、第１および第２のビット線ＢＬＴおよびＢＬＮの電圧が一致する状態がより早く実現する。このように、第１のトランジスタＱ１はバランス素子として動作する。
【００４０】
本実施形態によれば、図４における縦方向の寸法Ｌ４が、以下のように求められる。
Ｌ４＝Ｌ１＋ＷＱ３＋ＬＱ１＋Ｌ２
ここで、Ｌ１はゲート突き出し長さを示し、ＷＱ３は第３のトランジスタＱ３のゲート幅を示し、ＬＱ１は第１のトランジスタＱ１のゲート長を示し、Ｌ２はコンタクト有り最小ソース・ドレイン幅を示している。なお、第３のトランジスタＱ３のゲート幅ＷＱ３は、第２のトランジスタＱ２のゲート幅ＷＱ２に等しく、第１のトランジスタＱ１のゲート長ＬＱ１は、第２および第３のトランジスタＱ２およびＱ３のゲート長ＬＱ２およびＬＱ３に等しい。すなわち、本実施形態によれば、図４における縦方向の寸法Ｌ４が、従来例として説明した図３Ａや図３Ｂの場合よりも、ゲート突き出し長さＬ１の分だけ短縮されている。
【００４１】
ゲート突き出し長さＬ１は、第１〜第３のトランジスタＱ１〜Ｑ３のゲートが拡散層１１に適切に形成されるために必要不可欠であり、かつ、拡散層１１のサイズと比較して無視出来ない長さである。さらに、ダイナミック型半導体記憶装置などでは、図４のプリチャージ／バランス素子Ｑを含むセンスアンプ回路が、図４の縦方向に周期的に配置される。したがって、本実施形態による、図４における縦方向の寸法短縮は、半導体集積回路装置全体として絶大な効果をもたらし得る。
【００４２】
なお、一般的なダイナミック型半導体記憶装置などでは、メモリセルアレイの一辺に沿って並べられた複数のセンスアンプ回路の全てに対して、同じイコライズ信号が一斉に供給される。このような場合は、図４のレイアウトを１つの単位回路として、図４における横方向に複数並べる場合は、単位回路を横方向に接続しても良い。すなわち、左右に隣接する単位回路の場合は、左側の単位回路の右端に配置されたイコライズ信号入力部ＥＱ用のコンタクトが、右側の単位回路の左端に配置された第２のトランジスタＱ２のゲート突き出し部分に、接続されても良い。また点線で図示した、図４のＢＬＴ，ＢＬＮそれぞれの拡散層１１への入力配線は、あくまでも模式的に表現したに過ぎず、例えばコンタクト数個分の幅の広い入力配線で構成されても良い。
【００４３】
（第２の実施形態）
図５は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。図５の半導体集積回路装置は、上記に図４で説明した本発明の第１の実施形態によるプリチャージ／バランス素子Ｑを、左右に２つ並べて組み合わせたものである。ここで、右側のプリチャージ／バランス素子は、図４の場合と同じレイアウトを有しており、左側のプリチャージ／バランス素子は、図４の場合とは左右が反転したレイアウトを有している。以降の説明においては、左側のプリチャージ／バランス素子を、第１のプリチャージ／バランス素子とし、右側のプリチャージ／バランス素子を、第２のプリチャージ／バランス素子とする。
【００４４】
第１および第２のプリチャージ／バランス素子の構成要素について説明する。第１のプリチャージ／バランス素子は、第１の拡散層１１と、第１、第２および第３のトランジスタＱ１、Ｑ２およびＱ３と、第１のビット線ＢＬＴ０用コンタクトと、第２のビット線ＢＬＮ０用コンタクトと、イコライズ信号入力部ＥＱ用コンタクトと、ハーフ電源電圧入力部ＨＶＣ用コンタクトとを具備している。第２のプリチャージ／バランス素子は、第２の拡散層１２と、第４、第５および第６のトランジスタＱ４、Ｑ５およびＱ６と、第３のビット線ＢＬＴ１用コンタクトと、第４のビット線ＢＬＮ１用コンタクトと、イコライズ信号入力部ＥＱ用コンタクトと、ハーフ電源電圧入力部ＨＶＣ用コンタクトとを具備している。
【００４５】
図５に示した本実施形態による第１および第２のプリチャージ／バランス素子のそれぞれにおける各構成要素と、図４に示した本発明の第１の実施形態によるプリチャージ／バランス素子の各構成要素との、対応関係について説明する。図５の第１および第２の拡散層１１および１２は、図４の拡散層１１に対応する。図５の第１および第４のトランジスタＱ１およびＱ４は、図４の第１のトランジスタＱ１に対応する。図５の第２および第５のトランジスタＱ２およびＱ５は、図４の第２のトランジスタＱ２に対応する。図５の第３および第６のトランジスタＱ３およびＱ６は、図４の第３のトランジスタＱ３に対応する。図５の第１および第３のビット線ＢＬＴ０およびＢＬＴ１用コンタクトは、図４の第１のビット線ＢＬＴ用コンタクトに対応する。図５の第２および第４のビット線ＢＬＮ０およびＢＬＮ１用コンタクトは、図４の第２のビット線ＢＬＮ用コンタクトに対応する。図５のイコライズ信号入力部ＥＱ用コンタクトは、図４のイコライズ信号入力部ＥＱ用コンタクトに対応する。図５のハーフ電源電圧入力部ＨＶＣ用コンタクトは、図４のハーフ電源電圧入力部ＨＶＣ用コンタクトに対応する。
【００４６】
また、さらに多くのプリチャージ／バランス素子を、図５における横方向に配列する場合は、イコライズ信号入力部ＥＱ用コンタクトの総数を、プリチャージ／バランス素子の数分の一まで減らせられる場合がある。これは、本発明の第１の実施形態でも説明したように、メモリセルアレイの一辺に沿って一列に並べられた複数のセンスアンプでは、同じイコライズ信号を共有する場合である。この場合は、複数のプリチャージ／バランス素子を配列する方向のピッチをさらに縮小することが出来る。もしくは、図５における横方向のピッチがメモリセルアレイの都合で固定されている場合は、バランス素子として動作する第１および第４のトランジスタＱ１およびＱ４のゲート幅をさらに延長して、これらのバランス素子の性能を向上することも可能である。
【００４７】
なお、図５の第１および第２のプリチャージ／バランス素子のそれぞれにおける、その他の構成要素の配置関係および接続関係ならびに動作については、本発明の第１の実施形態と同様であるので、さらなる詳細な説明を省略する。
【００４８】
（第３の実施形態）
図６は、本発明の第１の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
本発明の第１および第２の実施形態では、複数の拡散層を横方向に並べる場合について説明したが、本実施形態では、複数の拡散層を縦方向に並べる場合について説明する。
【００４９】
図６の半導体集積回路装置は、図４で説明した本発明の第１の実施形態によるプリチャージ／バランス素子に加えて、第２の拡散層１３を具備している。第２の拡散層１３には、第７のトランジスタＱ７と、第１のビット線ＢＬＴ用コンタクトＢＬＴ２と、第２のビット線ＢＬＮ用コンタクトＢＬＮ２とが形成されている。第１のビット線ＢＬＴ用コンタクトＢＬＴ２は、第１のビット線ＢＬＴに接続されている。第２のビット線ＢＬＮ用コンタクトＢＬＮ２は、第２のビット線ＢＬＮに接続されている。
【００５０】
なお、第１および第２の拡散層１１および１３に形成された第１のビット線ＢＬＴ用コンタクトは、第１のビット線ＢＬＴ用上位レイヤー配線を介して接続されている。同様に、第１および第２の拡散層１１および１３に形成された第２のビット線ＢＬＮ用コンタクトは、第２のビット線ＢＬＮ用上位レイヤー配線を介して接続されている。すなわち、第７のトランジスタＱ７は、例えば、図１の回路図に示したセンスアンプＳＡまたはその一部としても動作可能である。以降、図６の半導体集積回路装置は、図１の回路図に示したセンスアンプ回路の全体に対応するものとして説明する。
【００５１】
第１および第２の拡散層１１および１３は、図６の縦方向に配列されており、所定の間隔で離れている。第３および第７のトランジスタＱ３およびＱ７のゲート突き出し部を、図６のように互い違いに配置することで、第１および第２の拡散層１１および１３の間隔を、ゲート突き出し長さＬ１の２倍よりも短く設計することが可能となる。
【００５２】
このように、本実施形態による半導体集積回路装置のレイアウトによれば、図６における縦方向の寸法をさらに短縮することが可能となる。
【００５３】
本実施形態による半導体集積回路装置における、その他の構成要素の接続関係および位置関係、ならびに動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００５４】
上記に説明した各実施形態における特徴のそれぞれは、技術的に矛盾しない範囲内で、自由に組み合わせることが可能である。例えば、複数の拡散層を、第１および第２の実施形態で説明したように横方向に並べ、かつ、第３の実施形態で説明したように縦方向にも並べてレイアウトすることは、当然に可能である。また、その際に、第１〜第３の実施形態による単位回路の一部または全てを、縦方向または横方向に反転しても構わないし、時計方向または反時計方向に回転しても構わない。
【００５５】
以上、主にダイナミック型半導体記憶装置のセンスアンプ回路を例に挙げて説明したが、本発明はいかなる半導体集積回路装置にも適用可能であり、上記の例は本発明を限定するものではない。したがって、例えば、第１のトランジスタＱ１のゲート幅は、必ずしも第２および第３のトランジスタＱ２およびＱ３のゲート幅よりも長くなくても構わない。また、第２および第３のトランジスタＱ２およびＱ３のゲート幅は、必ずしも一致していなくても構わない。
【符号の説明】
【００５６】
１１ （第１の）拡散層
１２ （第２の）拡散層
ＢＬＴ、ＢＬＴ０、ＢＬＴ１、ＢＬＴ２ （第１の）ビット線（配線およびコンタクト）
ＢＬＮ、ＢＬＮ０、ＢＬＮ１、ＢＬＮ２ （第２の）ビット線（配線およびコンタクト）
ＥＱ イコライズ信号入力部（用のコンタクト）
ＨＶＣ ハーフ電源電圧入力部（用のコンタクト）
Ｌ１ ゲート突き出し長
Ｌ２ コンタクト有り最小ソース・ドレイン幅
Ｌ３ 最小拡散層間隔
Ｌ４ センスアンプの横方向ピッチの２倍
ＬＱ１ 第１のトランジスタＱ１のゲート長
ＬＱ２ 第２のトランジスタＱ２のゲート長
ＬＱ３ 第３のトランジスタＱ３のゲート長
ＬＱ４ 第４のトランジスタＱ４のゲート長
ＬＱ５ 第５のトランジスタＱ５のゲート長
Ｑ プリチャージ／バランス素子
Ｑ１ （バランス素子としての）第１のトランジスタ
Ｑ２ （プリチャージ素子としての）第２のトランジスタ
Ｑ３ （プリチャージ素子としての）第３のトランジスタ
Ｑ４ （バランス素子としての）第４のトランジスタ
Ｑ５ （プリチャージ素子としての）第５のトランジスタ
Ｑ６ （プリチャージ素子としての）第６のトランジスタ
Ｑ７ （センスアンプとしての）第７のトランジスタ
ＳＡ センスアンプ
ＷＱ１ 第１のトランジスタＱ１のゲート幅
ＷＱ２ 第２のトランジスタＱ２のゲート幅
ＷＱ３ 第３のトランジスタＱ３のゲート幅
ＷＱ６ 第６のトランジスタＱ６のゲート幅
【特許請求の範囲】
【請求項１】
半導体基板上に形成された拡散層と、
前記拡散層に形成された第１のトランジスタと、
前記拡散層に形成された第２のトランジスタと
を具備し、
前記第１のトランジスタにおけるソースまたはドレインの一方は、前記第２のトランジスタにおけるソースまたはドレインの一方に接続されていて、
前記第１のトランジスタにおけるゲートは、前記第２のトランジスタにおけるゲートに接続されていて、
前記第１のトランジスタにおける前記ゲートの幅方向と、前記第２のトランジスタにおける前記ゲートの幅方向とは異なる
半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記拡散層に形成された第３のトランジスタ
をさらに具備し、
前記第３のトランジスタにおけるソースまたはドレインの一方は、前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第３のトランジスタにおける前記ソースまたは前記ドレインの他方は、前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第３のトランジスタにおけるゲートは、前記第１のトランジスタにおける前記ゲートおよび前記第２のトランジスタにおける前記ゲートに接続されていて、
前記第３のトランジスタにおける前記ゲートおよび前記第１のトランジスタにおける前記ゲートは、幅方向が延長線上に配置されている
半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第１のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第３のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続された第１の配線と、
前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第３のトランジスタにおける前記ソースまたは前記ドレインの前記他方に接続された第２の配線と
をさらに具備し、
前記第１および前記第２の配線における方向と、前記第３のトランジスタにおける前記ゲートの幅方向とは異なる
半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記第１のトランジスタにおける前記ゲート、前記第２のトランジスタにおける前記ゲートおよび前記第３のトランジスタの前記ゲートに接続された第３の配線
をさらに具備し、
前記第３の配線における方向と、前記第１および前記第２の配線における前記方向とは異なる
半導体集積回路装置。
【請求項５】
請求項２〜４のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、第１の拡散層である前記拡散層に隣接して形成された第２の拡散層と、
前記第２の拡散層に形成された第４、第５および第６のトランジスタと
をさらに具備し、
前記第１および前記第２の拡散層は、前記第１および前記第３のトランジスタにおける前記ゲートの幅方向に配列されていて
前記第１、第３、第４および第５のトランジスタは、ゲート幅方向に延長線上に配置されており、
前記第６のトランジスタと、前記第４または前記第５のトランジスタとは、ゲート幅方向が異なる
半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記第１および前記第４のトランジスタは、前記第１の拡散層または前記第２の拡散層からのゲート突き出し部分を共有している
半導体集積回路装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、前記拡散層に隣接して形成された別の拡散層と、
前記別の拡散層に形成された別のトランジスタと
をさらに具備し、
前記拡散層および前記別の拡散層は、前記第２のトランジスタにおけるゲート突き出し部分の方向に配列されていて、
前記別のトランジスタは、
前記別の拡散層から前記拡散層への方向を向いたゲート突き出し部分
を具備し、
前記第２のトランジスタにおける前記ゲート突き出し部分と、前記別のトランジスタにおける前記ゲート突き出し部分とは、前記第１のトランジスタにおける前記ゲートの幅方向で互い違いに配置されている
半導体集積回路装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体集積回路装置において、
前記第１および前記第２のトランジスタにおけるゲート幅が等しい
半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記第３のトランジスタにおけるゲート幅は、前記第１および前記第２のトランジスタにおけるゲート幅よりも長い
半導体集積回路装置。
【請求項１０】
請求項４〜７のいずれかに記載の半導体集積回路装置と、
前記半導体基板上にマトリックス上に配列された複数のメモリセルを有し、前記第１および前記第２の配線に接続されたメモリセルアレイと、
前記第１のトランジスタにおける前記ソースまたは前記ドレインの前記一方および前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に所定の電圧を印加する第４の配線と
を具備し、
前記第１および前記第２のトランジスタにおける前記ゲートの幅が等しく、
前記第３のトランジスタにおける前記ゲートの幅は、前記第１および前記第２のトランジスタにおける前記ゲートの幅よりも長く、
前記第１のトランジスタを有し、前記所定の電圧を前記第１の配線を介して前記メモリセルアレイに印加する第１のプリチャージ素子と、
前記第２のトランジスタを有し、前記所定の電圧を前記第２の配線を介して前記メモリセルアレイに印加する第２のプリチャージ素子と、
前記第３のトランジスタを有し、前記第３の配線からの制御信号に応じて前記第１および前記第２の配線を導通するバランス素子と
をさらに具備する
半導体記憶装置。
【請求項１１】
第１方向に延伸する２本の信号線を少なくとも３素子でイコライズする回路であって、
前記３素子共通の拡散層と、
前記拡散層上に形成されるゲートと
を備え、
前記ゲートは、
前記第１方向と交差する方向に前記拡散層を横切って延伸する第１領域と、
前記第１領域から前記第１方向に前記拡散層の１辺方向にのみ分岐する第２領域と
を有し、
前記３素子のうち２素子は、前記第１領域に互いのゲート幅が異なるように形成され、
前記３素子のうち残る１素子は、前記２素子のうちゲート幅の短い１素子とそのゲート幅がほぼ等しくなるように前記第２領域に形成されること
を特徴とする
半導体集積回路装置。
【請求項１】
半導体基板上に形成された拡散層と、
前記拡散層に形成された第１のトランジスタと、
前記拡散層に形成された第２のトランジスタと
を具備し、
前記第１のトランジスタにおけるソースまたはドレインの一方は、前記第２のトランジスタにおけるソースまたはドレインの一方に接続されていて、
前記第１のトランジスタにおけるゲートは、前記第２のトランジスタにおけるゲートに接続されていて、
前記第１のトランジスタにおける前記ゲートの幅方向と、前記第２のトランジスタにおける前記ゲートの幅方向とは異なる
半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記拡散層に形成された第３のトランジスタ
をさらに具備し、
前記第３のトランジスタにおけるソースまたはドレインの一方は、前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第３のトランジスタにおける前記ソースまたは前記ドレインの他方は、前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第３のトランジスタにおけるゲートは、前記第１のトランジスタにおける前記ゲートおよび前記第２のトランジスタにおける前記ゲートに接続されていて、
前記第３のトランジスタにおける前記ゲートおよび前記第１のトランジスタにおける前記ゲートは、幅方向が延長線上に配置されている
半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第１のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第３のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続された第１の配線と、
前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第３のトランジスタにおける前記ソースまたは前記ドレインの前記他方に接続された第２の配線と
をさらに具備し、
前記第１および前記第２の配線における方向と、前記第３のトランジスタにおける前記ゲートの幅方向とは異なる
半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記第１のトランジスタにおける前記ゲート、前記第２のトランジスタにおける前記ゲートおよび前記第３のトランジスタの前記ゲートに接続された第３の配線
をさらに具備し、
前記第３の配線における方向と、前記第１および前記第２の配線における前記方向とは異なる
半導体集積回路装置。
【請求項５】
請求項２〜４のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、第１の拡散層である前記拡散層に隣接して形成された第２の拡散層と、
前記第２の拡散層に形成された第４、第５および第６のトランジスタと
をさらに具備し、
前記第１および前記第２の拡散層は、前記第１および前記第３のトランジスタにおける前記ゲートの幅方向に配列されていて
前記第１、第３、第４および第５のトランジスタは、ゲート幅方向に延長線上に配置されており、
前記第６のトランジスタと、前記第４または前記第５のトランジスタとは、ゲート幅方向が異なる
半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記第１および前記第４のトランジスタは、前記第１の拡散層または前記第２の拡散層からのゲート突き出し部分を共有している
半導体集積回路装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、前記拡散層に隣接して形成された別の拡散層と、
前記別の拡散層に形成された別のトランジスタと
をさらに具備し、
前記拡散層および前記別の拡散層は、前記第２のトランジスタにおけるゲート突き出し部分の方向に配列されていて、
前記別のトランジスタは、
前記別の拡散層から前記拡散層への方向を向いたゲート突き出し部分
を具備し、
前記第２のトランジスタにおける前記ゲート突き出し部分と、前記別のトランジスタにおける前記ゲート突き出し部分とは、前記第１のトランジスタにおける前記ゲートの幅方向で互い違いに配置されている
半導体集積回路装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体集積回路装置において、
前記第１および前記第２のトランジスタにおけるゲート幅が等しい
半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記第３のトランジスタにおけるゲート幅は、前記第１および前記第２のトランジスタにおけるゲート幅よりも長い
半導体集積回路装置。
【請求項１０】
請求項４〜７のいずれかに記載の半導体集積回路装置と、
前記半導体基板上にマトリックス上に配列された複数のメモリセルを有し、前記第１および前記第２の配線に接続されたメモリセルアレイと、
前記第１のトランジスタにおける前記ソースまたは前記ドレインの前記一方および前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に所定の電圧を印加する第４の配線と
を具備し、
前記第１および前記第２のトランジスタにおける前記ゲートの幅が等しく、
前記第３のトランジスタにおける前記ゲートの幅は、前記第１および前記第２のトランジスタにおける前記ゲートの幅よりも長く、
前記第１のトランジスタを有し、前記所定の電圧を前記第１の配線を介して前記メモリセルアレイに印加する第１のプリチャージ素子と、
前記第２のトランジスタを有し、前記所定の電圧を前記第２の配線を介して前記メモリセルアレイに印加する第２のプリチャージ素子と、
前記第３のトランジスタを有し、前記第３の配線からの制御信号に応じて前記第１および前記第２の配線を導通するバランス素子と
をさらに具備する
半導体記憶装置。
【請求項１１】
第１方向に延伸する２本の信号線を少なくとも３素子でイコライズする回路であって、
前記３素子共通の拡散層と、
前記拡散層上に形成されるゲートと
を備え、
前記ゲートは、
前記第１方向と交差する方向に前記拡散層を横切って延伸する第１領域と、
前記第１領域から前記第１方向に前記拡散層の１辺方向にのみ分岐する第２領域と
を有し、
前記３素子のうち２素子は、前記第１領域に互いのゲート幅が異なるように形成され、
前記３素子のうち残る１素子は、前記２素子のうちゲート幅の短い１素子とそのゲート幅がほぼ等しくなるように前記第２領域に形成されること
を特徴とする
半導体集積回路装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２２２２１７（Ｐ２０１２−２２２２１７Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８７９７２（Ｐ２０１１−８７９７２）
【出願日】平成２３年４月１２日（２０１１．４．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月１２日（２０１１．４．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]