【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】ダミーマットの占有面積を縮小する。
【解決手段】半導体装置は、ビット線３２と、ビット線に接続された複数のメモリセル３１と、ダミービット線５２と、ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタ５１と、ビット線とダミービット線との間に接続されたセンスアンプ３３とを有し、複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又はダミービット線に接続されている。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】メモリセルアレイと入出力バッファ間の遅延の最大値を抑制し高速に入出力動作が行える半導体記憶装置を提供する。
【解決手段】複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、複数のメモリセルアレイと周辺回路部とを接続する内部バス４と、を備え、周辺回路部は、複数の外部入出力バッファ２３と、メモリセルアレイとの間で内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路２４と、を備え、複数のバスインターフェース回路間の距離ｄ１が、複数の外部入出力バッファ間の距離ｄ２及び内部バスの配線幅の最大値ｄ３より狭くなるように、複数のバスインターフェース回路２４は、内部バス４と複数の外部入出力バッファとの間にまとめて配置されている。 （もっと読む）

【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）

【課題】半導体集積回路の面積を節約するために、複数の拡散層を共有化すると、それらの拡散層に接続された配線に対する寄生容量が変化する。それでも、複数の拡散層に接続された対となる配線のそれぞれにおける容量負荷のバランスが保たれる半導体レイアウトを提供する。
【解決手段】対となる配線のそれぞれが接続される拡散層を交互または互い違いに配置することで、対となる配線のそれぞれにおける容量負荷の総量のバランスを保つ。 （もっと読む）

【課題】本発明は、少ししか列アドレスバスを必要としない半導体メモリを提供する。
【解決手段】本発明は、半導体メモリであって、ビット線と、メモリセルアレイと、少なくとも１組のセンスアンプバンクであって、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することを備え、各センスアンプバンクは、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、前記ローカル列デコーダは、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリに関するものである。 （もっと読む）

【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 （もっと読む）

【課題】リフレッシュ時間のマージンを十分に確保しつつ、微細化が可能な半導体記憶装置を提供することを目的とする。
【解決手段】メモリセルを、読み出しトランジスタ、書き込みトランジスタ、キャパシタにより構成する。かかる構成において、キャパシタは読み出しトランジスタのゲートにかかる電位を制御する。書き込みトランジスタは、データの書き込みおよび消去を制御するとともに、キャパシタに蓄積された電荷が、該書き込みトランジスタのリーク電流で消失しないように、オフ時の電流が小さいトランジスタで構成する。書き込みトランジスタを構成する半導体層は、読み出しトランジスタのゲート電極とソース領域の間を架橋するように設ける。キャパシタは、読み出しトランジスタのゲート電極と重畳するように設ける。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）