半導体装置
【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる内部電源回路に関する。
【背景技術】
【０００２】
特許文献１には、アレイ状に配置された複数のメモリマットと、複数のメモリマットが形成された領域上に一定方向に延伸するよう配線された複数の電源線と、複数の電源線の一端に共通接続された内部電源と、を備える半導体装置が記載されている。この半導体装置では、内部電源は、複数の電源線の一端側に配置されている。また、複数の電源線の他端は、端マット上で共通接続されている。
【０００３】
また、特許文献２には、複数のメモリバンクと、複数のメモリバンクに対してメッシュ状に配置された電源配線と、電源配線に接続された複数の電源回路とを備える半導体装置が記載されている。この半導体装置では、複数の電源回路は、各メモリバンクの所定方向に隣接する一方又は両方の領域に配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３８３０６号公報（特に、図１）
【特許文献２】特開平１１−２９７０７１号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の安定動作を実現する方法の一つとして、内部電源回路の数を増やして電流供給能力を増大させるという方法がある。
【０００６】
しかしながら、内部電源回路の数を増やすためには、それを配置するためのスペースが必要である。即ち、内部電源回路の数の増加は、半導体装置のレイアウト面積の増大とレイアウト変更を余儀なくするという問題点がある。
【０００７】
本発明は、半導体装置のレイアウト面積の増加やレイアウト変更を要することなく、内部電源回路の電流供給能力を増大させることができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、主領域と、第１の方向に沿って前記主領域に形成された複数の第１の電源配線と、前記第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って前記主領域に形成された複数の第２の電源配線と、前記第１の方向に関して前記主領域の一方の側に隣接する第１の隣接領域に設けられ、前記第１の電源配線の一端にそれぞれ接続された第１の内部電源回路と、前記第２の方向に関して前記主領域の一方の側に隣接する第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域に第１の内部電源回路を設け、第１の方向と交差する第２の方向に関して主領域の一方の側に隣接する第２の隣接領域に第２の内部電源回路を設けるようにしたことで、レイアウト面積を増大させることなく内部電源回路の数を増やすことができ、それによって電流供給能力を増大させることが可能である。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態に係る半導体装置の主要部の概略構成を示す図である。
【図２】本発明の一実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図３】図１に示す半導体装置の主要部のより詳細な構成を示す図である。
【図４】図３の半導体装置のロウアドレス系アレイレイアウト領域のレイアウトパターンの一例を示す図である。
【図５】本発明の一実施の形態に係る半導体装置の主要部の概略構成の変形例を示す図である。
【図６】実際の半導体装置に採用されるロウアドレス系アレイレイアウト領域のレイアウトパターンの一例を示す図である。
【図７】図６のレイアウトパターンにおけるメモリセルアレイ内回路用電源発生回路と電源配線との接続関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
図１は、本発明の第１の実施の形態に半導体装置の主要部の概略構成図である。図示の半導体装置は、複数の単位回路１１が配列形成された主領域１２と、第１の方向（図の上下方向）に関して主領域１２の一方の側に隣接する第１の隣接領域１３と、第１の方向と交差する第２の方向（図の左右方向）に関して主領域１２の一方の側に隣接する第２の隣接領域１４とを有している。
【００１３】
複数の単位回路１１は、第１の方向に沿った列毎（ここでは８列）に第１の電源配線１５に共通に接続されている。また、これらの第１の電源配線１５は、第２の方向に沿って形成された複数（単位回路１１の配列の行数＋１本（＝９本））の第２の電源配線１６によって電気的に相互に接続されている。なお、図１では、第１の方向と第２の方向は互いに直交しているが、これらは必ずしも直交している必要はない。
【００１４】
第１の隣接領域１３及び第２の隣接領域１４には、単位回路１１を選択的に動作させるためのカラム系制御回路及びロウ系制御回路がそれぞれ形成されている。これらカラム系制御回路及びロウ系制御回路は、単位回路１１の配列の行及び列に対応するように、同一のレイアウトパターン（回路パターン）の繰り返しとして形成される。
【００１５】
第１の隣接領域１３に形成されるカラム系制御回路には、それぞれ第１の電源配線１５の一端に接続される第１の内部電源回路１７が含まれる。また、第２の隣接領域１４に形成されるロウ系制御回路には、それぞれ第２の内部電源回路１８を形成するためのスペースが確保されている。本実施の形態では、第２の電源線の各々に対応するロウ系制御回路のうち、最も第１の電源配線１５の他端に近い（他端に接続された）電源配線に対応するロウ系制御回路に形成されている。
【００１６】
第１の内部電源回路１７及び第２の内部電源回路１８は、外部から供給される共通の外部電源電圧を昇圧又は降圧して互いに等しい内部電源電圧を生成し、対応する第１の電源配線１５及び第２の電源配線１６にそれぞれ供給する。なお、第１の内部電源回路１７と第２の内部電源回路１８とは、等しい電流供給能力を有する必要はない。例えば、第２の内部電源回路１８は、第１の内部電源回路１７よりも低い電流供給能力を有するものであってよい。
【００１７】
第２の電源配線１６により複数の第１の電源配線１５間を相互接続したことにより、各単位回路に電流を供給する電源供給線路の低抵抗化を実現できる。また、第２の内部電源回路１８を第１の内部電源回路１７から最も遠い位置にある第２の電源配線１６に接続したことで、各単位回路１１への電流供給の安定化を実現することができる。
【００１８】
本実施の形態では、第２の内部電源回路１８を形成するためのスペースを、第２の隣接領域１４に含まれるロウ系制御回路のレイアウトを工夫することにより確保する。これによって、従来の半導体装置に比べてレイアウト面積を増大させること無しに、より安定した動作を実現する。
【００１９】
次に図２乃至図４を参照して、図１の半導体装置についてより詳細に説明する。
【００２０】
図１の半導体装置は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリ装置である。この種の半導体メモリ装置は、例えば、図２に示されるように概略構成される。
【００２１】
即ち、図２の半導体メモリ装置２０は、内部クロック発生回路２０１、コマンドデコーダ２０２、制御回路２０３、モードレジスタ２０４、ロウアドレスバッファ・リフレッシュカウンタ２０５、カラムアドレスバッファ・バーストカウンタ２０６、ロウデコーダ２０７、カラムデコーダ２０８、メモリバンク（０〜３）２０９、センスアンプ２１０、データ制御回路２１１、ラッチ回路２１２、ＤＱ（データ）入出力回路２１３、ＤＬＬ（Delay Locked Loop）２１４を備えている。
【００２２】
内部クロック発生回路２０１は、外部クロックＣＫ等に基いて内部クロックＩＣＬＫを生成する。コマンドデコーダ２０２は、外部コマンドに応じてコマンド信号を発生する。制御回路２０３は、コマンドデコーダからのコマンド信号に応じてこの半導体メモリ装置２０の各部を制御する。モードレジスタ２０４は、制御回路２０３の制御動作に必要とされるモード情報を記憶する。ロウアドレスバッファ・リフレッシュカウンタ２０５は、アドレス信号及びカウンタの値のいずれか一方に応じてロウアドレス信号を発生する。カラムアドレスバッファ・バーストカウンタ２０６は、アドレス信号に応じてカラムアドレス信号を発生する。ロウデコーダ２０７は、ロウアドレス信号をデコードする。カラムデコーダ２０８は、カラムアドレス信号をデコードする。メモリバンク２０９は、配列形成された複数のメモリセルを含む。複数のメモリセルは、ロウデコーダ２０７及びカラムデコーダ２０８からのデコード信号により選択的にアクセスされる。センスアンプ２１０は、アクセス対象となるメモリセルに対してデータの読み書きを行う。データ制御回路２１１は、アクセス対象となるメモリセルに対するデータの読み書きを制御する。ラッチ回路２１２は、アクセス対象であるメモリセルから読み出され又はそのメモリセルに書き込まれるデータを保持する。ＤＱ入出力回路２１３は、外部からのデータ入力及び外部へのデータ出力を制御する。ＤＬＬ２１４は、外部クロックに応じた動作クロックをＤＱ入出回路２１３へ供給する。
【００２３】
以上のような構成を有する半導体メモリ装置２０において、メモリバンク２０９又はそれを構成するメモリマット（図示せず）が、図１の主領域１２に対応する。なお、図２では、メモリバンク２０９の周囲にロウデコーダ２０７、カラムデコーダ２０８及びセンスアンプ２１０が配置されている。しかしながら実際の構成では、ロウデコーダ２０７及びカラムデコーダ２０８は階層化され、より小さなサブメモリアレイの周囲にセンスアンプとともに配置される場合もある。この場合、サブメモリアレイは、ロウデコーダやカラムデコーダを含めた状態でメモリマットと呼ばれることもある。
【００２４】
次に、図３を参照して、メモリマットの一構成例について説明する。
【００２５】
図３のメモリマットは、メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２、ロウアドレス系アレイレイアウト領域３３、及びバッファー回路領域３４を含んでいる。ここで、メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２及びロウアドレス系アレイレイアウト領域３３は、それぞれ図１の主領域１２、第１の隣接領域１３、第２の隣接領域１４にそれぞれ相当する。
【００２６】
メモリセルアレイ領域３１は、複数のメモリセル（図示せず）が配列形成されるセルアレイ領域３１１と、センスアンプ列等を含むメモリセルアレイ内回路領域３１２とを含む。
【００２７】
カラムアドレス系アレイレイアウト領域３２は、セルアレイ領域３１１に配列形成された複数のメモリセルの各列に対応するカラムアドレス系デコーダ回路領域３２１と、セルアレイ領域３１１の各列に対応するカラムアドレス系制御回路領域３２２とを含む。各カラムアドレス系制御回路領域３２２には、第１の内部電源回路１７であるメモリセルアレイ内回路用電源発生回路３２３が形成される。
【００２８】
ロウアドレス系アレイレイアウト領域３３は、セルアレイ領域３１１に配列形成された複数のメモリセルの各行に対応するロウアドレス系デコーダ回路領域３３１と、セルアレイ領域３１１の各行に対応するロウアドレス系制御回路領域３３２とを含む。各ロウアドレス系制御回路領域３３２には、第２の電源回路１８であるメモリセルアレイ内回路用電源発生回路３３３を形成すためのスペースが確保されている。ただし、メモリセルアレイ内回路用電源発生回路３３３は、カラムアドレス系アレイレイアウト領域３２から最も遠い位置のロウアドレス系制御回路領域３３２に形成され、他のロウアドレス系制御回路領域３３２には電源用容量３３４が形成されている。なお、電源用容量３３４は、省略することもできる。
【００２９】
メモリセルアレイ内回路領域３１２に形成されるメモリセルアレイ内回路（図示せず）は、メモリセルアレイ内回路用電源発生回路３２３からの電源供給を受けるべく、第１の方向（図の上下方向）に沿った列毎に共通の第１の電源配線３５（図１の１５に相当）に接続されている。また、これらの第１の電源配線３５は、各回路への電源供給を安定に行うため、セルアレイ領域３１１に第２の方向（図の左右方向）に沿って形成される第２の電源配線３６によって相互に接続されている。
【００３０】
メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２及びロウアドレス系アレイレイアウト領域３３は、それぞれ、同一のレイアウトパターン（回路パターン）を繰り返し形成する構成を採用している。一例として、ロウアドレス系アレイレイアウト領域３３に形成されるレイアウトパターンを図４に示す。
【００３１】
図４に示すレイアウトパターンは、上述したようにロウアドレス系デコーダ回路領域３３１と、ロウアドレス系制御回路領域３３２とを含んでいる。そして、ロウアドレス系制御回路領域３３２内に設けられるロウアドレス系制御回路の配置を工夫することにより、メモリセルアレイ内回路用電源発生回路３３３を形成できる大きさの空きスペース３３５を確保している。従来に比べてロウアドレス系制御回路領域３３２の面積を大きくすること無しに空きスペース３３５を確保するため、例えば、ロウアドレス系制御回路領域３３２内のロウアドレス系制御回路が配置されない無駄なスペースを一箇所に集約して空きスペース３３５とする。
【００３２】
図３に戻ると、メモリセルアレイ内回路用電源発生回路３３３（第２の電源回路）は、カラムアドレス系アレイレイアウト領域３２から最も遠くに位置するロウアドレス系制御回路領域３３２に設けられている。換言すると、メモリセルアレイ内回路用電源発生回路３３３は、メモリセルアレイ内回路用電源発生回路３２３（第１の電源回路）から最も遠い位置の第２の電源配線３６の一端に接続されている。残りのロウアドレス系制御回路領域３３２には、メモリセルアレイ内回路用電源発生回路３３３ではなく電源用補償容量３３５が設けられている。
【００３３】
メモリセルアレイ内回路用電源発生回路３２３とメモリセルアレイ内回路用電源発生回路３３３は、互いに等しい内部電源電圧を発生する。メモリセルアレイ内回路用電源発生回路３３３を、メモリセルアレイ内回路用電源発生回路３２３から最も離れた位置の第２の電源配線３６の一端に接続したことにより、メモリセルアレイ内回路用電源発生回路３２３から遠いメモリセルアレイ内回路に対して安定した電源電流供給を行うことができる。なお、メモリセルアレイ内回路用電源発生回路３２３と、メモリセルアレイ内回路用電源発生回路３３３とは、等しい電流供給能力を有する必要はない。例えば、メモリセルアレイ内回路用電源発生回路３３３の電流供給能力は、メモリセルアレイ内回路用電源発生回路３２３の電流供給能力よりも低くてもよい。
【００３４】
また、メモリセルアレイ内回路用電源発生回路３２３から最も離れた位置の第２の電源配線３６以外の電源配線３６の一端に、それぞれ電源用補償容量３３５を接続したことにより、各メモリセルアレイ内回路に対してさらに安定した電源電流供給を行うことができる。
【００３５】
各メモリセルアレイ内回路への電流供給を安定して行えることにより、半導体装置の特性向上が図れる。
【００３６】
本実施の形態では、ロウアドレス系アレイレイアウト領域３３に用いられるレイアウトパターンにメモリセルアレイ内回路用電源発生回路３３３を形成するための領域（空きスペース３３５）を設けたことで、設計時、特にその最終段階において電源発生回路３２３の電流供給能力不足が明らかとなった場合でも、実質的な設計変更を行うことなく、電源発生回路の電流供給能力を増大させることができる。即ち、図５に示すように、第１の内部電源回路１７から最も遠い位置の第２の電源配線１６以外の第２の電源配線１６のうちの一本以上の電源供給線の端部に接続される電源用補償容量に代えて（第３の内部電源回路として）第２の内部電源回路１８−１をそれぞれ接続すればより大きな電流供給能力を得ることができる。
【００３７】
さて、実際の半導体メモリ装置では、ロウアドレス系アレイレイアウト領域３３の両側にメモリセルアレイ領域３１を配置し、ロウアドレス系アレイレイアウト領域３３に形成されるロウ系制御回路により、その両側に配置されたメモリセルアレイ領域のメモリセルを制御するように構成される場合がある。そのような場合、ロウアドレス系アレイレイアウト領域３３のレイアウトパターンは、例えば、図６に示すようなレイアウトパターン６１とすることができる。ここで、レイアウトパターン６１は、例えば、メモリセルアレイ内回路用電源発生回路Ａ又は電源用補償容量Ｂと、第１のロウアドレス系制御回路Ｃと、第２のロウアドレス系制御回路Ｄと、ロウアドレス系デコーダー回路Ｅとを含むことができる。
【００３８】
この場合、メモリセルアレイ内回路用電源発生回路Ａは、例えば、図７に示すように、両側に配置されたメモリセルアレイ領域３１に形成された第２の電源配線３６−１及び３６−２に対して電源電流を供給するよう構成することができる。これらの電源配線３６−１及び３６−２は、互いに接続しされていてもよい。
【００３９】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨の範囲内において種々の変更・変形が可能である。例えば、第２の電源発生回路は、必要とされる電流供給能力に応じてその数を決定すればよく、３個以上設けるようにしてもよい。
【符号の説明】
【００４０】
１１ 単位回路
１２ 主領域
１３ 第１の隣接領域
１４ 第２の隣接領域
１５ 第１の電源配線
１６ 第２の電源配線
１７ 第１の内部電源回路
１８，１８−１ 第２の内部電源回路
２０ 半導体メモリ装置
２０１ 内部クロック発生回路
２０２ コマンドデコーダ
２０３ 制御回路
２０４ モードレジスタ
２０５ ロウアドレスバッファ・リフレッシュカウンタ
２０６ カラムアドレスバッファ・バーストカウンタ
２０７ ロウデコーダ
２０８ カラムデコーダ
２０９ メモリバンク
２１０ センスアンプ
２１１ データ制御回路
２１２ ラッチ回路
２１３ ＤＱ入出力回路
２１４ ＤＬＬ
３１ メモリセルアレイ領域
３２ カラムアドレス系アレイレイアウト領域
３３ ロウアドレス系アレイレイアウト領域
３４ バッファー回路領域
３５ 第１の電源配線
３６，３６−１，３６−２ 第２の電源配線
３１１ セルアレイ領域
３１２ メモリセルアレイ内回路領域
３２１ カラムアドレス系デコーダ回路領域
３２２ カラムアドレス系制御回路領域
３２３ メモリセルアレイ内回路用電源発生回路
３３１ ロウアドレス系デコーダ回路領域
３３２ ロウアドレス系制御回路領域
３３３ メモリセルアレイ内回路用電源発生回路
３３４ 電源用補償容量
３３５ 空きスペース
６１ レイアウトパターン
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる内部電源回路に関する。
【背景技術】
【０００２】
特許文献１には、アレイ状に配置された複数のメモリマットと、複数のメモリマットが形成された領域上に一定方向に延伸するよう配線された複数の電源線と、複数の電源線の一端に共通接続された内部電源と、を備える半導体装置が記載されている。この半導体装置では、内部電源は、複数の電源線の一端側に配置されている。また、複数の電源線の他端は、端マット上で共通接続されている。
【０００３】
また、特許文献２には、複数のメモリバンクと、複数のメモリバンクに対してメッシュ状に配置された電源配線と、電源配線に接続された複数の電源回路とを備える半導体装置が記載されている。この半導体装置では、複数の電源回路は、各メモリバンクの所定方向に隣接する一方又は両方の領域に配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３８３０６号公報（特に、図１）
【特許文献２】特開平１１−２９７０７１号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の安定動作を実現する方法の一つとして、内部電源回路の数を増やして電流供給能力を増大させるという方法がある。
【０００６】
しかしながら、内部電源回路の数を増やすためには、それを配置するためのスペースが必要である。即ち、内部電源回路の数の増加は、半導体装置のレイアウト面積の増大とレイアウト変更を余儀なくするという問題点がある。
【０００７】
本発明は、半導体装置のレイアウト面積の増加やレイアウト変更を要することなく、内部電源回路の電流供給能力を増大させることができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、主領域と、第１の方向に沿って前記主領域に形成された複数の第１の電源配線と、前記第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って前記主領域に形成された複数の第２の電源配線と、前記第１の方向に関して前記主領域の一方の側に隣接する第１の隣接領域に設けられ、前記第１の電源配線の一端にそれぞれ接続された第１の内部電源回路と、前記第２の方向に関して前記主領域の一方の側に隣接する第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域に第１の内部電源回路を設け、第１の方向と交差する第２の方向に関して主領域の一方の側に隣接する第２の隣接領域に第２の内部電源回路を設けるようにしたことで、レイアウト面積を増大させることなく内部電源回路の数を増やすことができ、それによって電流供給能力を増大させることが可能である。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態に係る半導体装置の主要部の概略構成を示す図である。
【図２】本発明の一実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図３】図１に示す半導体装置の主要部のより詳細な構成を示す図である。
【図４】図３の半導体装置のロウアドレス系アレイレイアウト領域のレイアウトパターンの一例を示す図である。
【図５】本発明の一実施の形態に係る半導体装置の主要部の概略構成の変形例を示す図である。
【図６】実際の半導体装置に採用されるロウアドレス系アレイレイアウト領域のレイアウトパターンの一例を示す図である。
【図７】図６のレイアウトパターンにおけるメモリセルアレイ内回路用電源発生回路と電源配線との接続関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
図１は、本発明の第１の実施の形態に半導体装置の主要部の概略構成図である。図示の半導体装置は、複数の単位回路１１が配列形成された主領域１２と、第１の方向（図の上下方向）に関して主領域１２の一方の側に隣接する第１の隣接領域１３と、第１の方向と交差する第２の方向（図の左右方向）に関して主領域１２の一方の側に隣接する第２の隣接領域１４とを有している。
【００１３】
複数の単位回路１１は、第１の方向に沿った列毎（ここでは８列）に第１の電源配線１５に共通に接続されている。また、これらの第１の電源配線１５は、第２の方向に沿って形成された複数（単位回路１１の配列の行数＋１本（＝９本））の第２の電源配線１６によって電気的に相互に接続されている。なお、図１では、第１の方向と第２の方向は互いに直交しているが、これらは必ずしも直交している必要はない。
【００１４】
第１の隣接領域１３及び第２の隣接領域１４には、単位回路１１を選択的に動作させるためのカラム系制御回路及びロウ系制御回路がそれぞれ形成されている。これらカラム系制御回路及びロウ系制御回路は、単位回路１１の配列の行及び列に対応するように、同一のレイアウトパターン（回路パターン）の繰り返しとして形成される。
【００１５】
第１の隣接領域１３に形成されるカラム系制御回路には、それぞれ第１の電源配線１５の一端に接続される第１の内部電源回路１７が含まれる。また、第２の隣接領域１４に形成されるロウ系制御回路には、それぞれ第２の内部電源回路１８を形成するためのスペースが確保されている。本実施の形態では、第２の電源線の各々に対応するロウ系制御回路のうち、最も第１の電源配線１５の他端に近い（他端に接続された）電源配線に対応するロウ系制御回路に形成されている。
【００１６】
第１の内部電源回路１７及び第２の内部電源回路１８は、外部から供給される共通の外部電源電圧を昇圧又は降圧して互いに等しい内部電源電圧を生成し、対応する第１の電源配線１５及び第２の電源配線１６にそれぞれ供給する。なお、第１の内部電源回路１７と第２の内部電源回路１８とは、等しい電流供給能力を有する必要はない。例えば、第２の内部電源回路１８は、第１の内部電源回路１７よりも低い電流供給能力を有するものであってよい。
【００１７】
第２の電源配線１６により複数の第１の電源配線１５間を相互接続したことにより、各単位回路に電流を供給する電源供給線路の低抵抗化を実現できる。また、第２の内部電源回路１８を第１の内部電源回路１７から最も遠い位置にある第２の電源配線１６に接続したことで、各単位回路１１への電流供給の安定化を実現することができる。
【００１８】
本実施の形態では、第２の内部電源回路１８を形成するためのスペースを、第２の隣接領域１４に含まれるロウ系制御回路のレイアウトを工夫することにより確保する。これによって、従来の半導体装置に比べてレイアウト面積を増大させること無しに、より安定した動作を実現する。
【００１９】
次に図２乃至図４を参照して、図１の半導体装置についてより詳細に説明する。
【００２０】
図１の半導体装置は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリ装置である。この種の半導体メモリ装置は、例えば、図２に示されるように概略構成される。
【００２１】
即ち、図２の半導体メモリ装置２０は、内部クロック発生回路２０１、コマンドデコーダ２０２、制御回路２０３、モードレジスタ２０４、ロウアドレスバッファ・リフレッシュカウンタ２０５、カラムアドレスバッファ・バーストカウンタ２０６、ロウデコーダ２０７、カラムデコーダ２０８、メモリバンク（０〜３）２０９、センスアンプ２１０、データ制御回路２１１、ラッチ回路２１２、ＤＱ（データ）入出力回路２１３、ＤＬＬ（Delay Locked Loop）２１４を備えている。
【００２２】
内部クロック発生回路２０１は、外部クロックＣＫ等に基いて内部クロックＩＣＬＫを生成する。コマンドデコーダ２０２は、外部コマンドに応じてコマンド信号を発生する。制御回路２０３は、コマンドデコーダからのコマンド信号に応じてこの半導体メモリ装置２０の各部を制御する。モードレジスタ２０４は、制御回路２０３の制御動作に必要とされるモード情報を記憶する。ロウアドレスバッファ・リフレッシュカウンタ２０５は、アドレス信号及びカウンタの値のいずれか一方に応じてロウアドレス信号を発生する。カラムアドレスバッファ・バーストカウンタ２０６は、アドレス信号に応じてカラムアドレス信号を発生する。ロウデコーダ２０７は、ロウアドレス信号をデコードする。カラムデコーダ２０８は、カラムアドレス信号をデコードする。メモリバンク２０９は、配列形成された複数のメモリセルを含む。複数のメモリセルは、ロウデコーダ２０７及びカラムデコーダ２０８からのデコード信号により選択的にアクセスされる。センスアンプ２１０は、アクセス対象となるメモリセルに対してデータの読み書きを行う。データ制御回路２１１は、アクセス対象となるメモリセルに対するデータの読み書きを制御する。ラッチ回路２１２は、アクセス対象であるメモリセルから読み出され又はそのメモリセルに書き込まれるデータを保持する。ＤＱ入出力回路２１３は、外部からのデータ入力及び外部へのデータ出力を制御する。ＤＬＬ２１４は、外部クロックに応じた動作クロックをＤＱ入出回路２１３へ供給する。
【００２３】
以上のような構成を有する半導体メモリ装置２０において、メモリバンク２０９又はそれを構成するメモリマット（図示せず）が、図１の主領域１２に対応する。なお、図２では、メモリバンク２０９の周囲にロウデコーダ２０７、カラムデコーダ２０８及びセンスアンプ２１０が配置されている。しかしながら実際の構成では、ロウデコーダ２０７及びカラムデコーダ２０８は階層化され、より小さなサブメモリアレイの周囲にセンスアンプとともに配置される場合もある。この場合、サブメモリアレイは、ロウデコーダやカラムデコーダを含めた状態でメモリマットと呼ばれることもある。
【００２４】
次に、図３を参照して、メモリマットの一構成例について説明する。
【００２５】
図３のメモリマットは、メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２、ロウアドレス系アレイレイアウト領域３３、及びバッファー回路領域３４を含んでいる。ここで、メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２及びロウアドレス系アレイレイアウト領域３３は、それぞれ図１の主領域１２、第１の隣接領域１３、第２の隣接領域１４にそれぞれ相当する。
【００２６】
メモリセルアレイ領域３１は、複数のメモリセル（図示せず）が配列形成されるセルアレイ領域３１１と、センスアンプ列等を含むメモリセルアレイ内回路領域３１２とを含む。
【００２７】
カラムアドレス系アレイレイアウト領域３２は、セルアレイ領域３１１に配列形成された複数のメモリセルの各列に対応するカラムアドレス系デコーダ回路領域３２１と、セルアレイ領域３１１の各列に対応するカラムアドレス系制御回路領域３２２とを含む。各カラムアドレス系制御回路領域３２２には、第１の内部電源回路１７であるメモリセルアレイ内回路用電源発生回路３２３が形成される。
【００２８】
ロウアドレス系アレイレイアウト領域３３は、セルアレイ領域３１１に配列形成された複数のメモリセルの各行に対応するロウアドレス系デコーダ回路領域３３１と、セルアレイ領域３１１の各行に対応するロウアドレス系制御回路領域３３２とを含む。各ロウアドレス系制御回路領域３３２には、第２の電源回路１８であるメモリセルアレイ内回路用電源発生回路３３３を形成すためのスペースが確保されている。ただし、メモリセルアレイ内回路用電源発生回路３３３は、カラムアドレス系アレイレイアウト領域３２から最も遠い位置のロウアドレス系制御回路領域３３２に形成され、他のロウアドレス系制御回路領域３３２には電源用容量３３４が形成されている。なお、電源用容量３３４は、省略することもできる。
【００２９】
メモリセルアレイ内回路領域３１２に形成されるメモリセルアレイ内回路（図示せず）は、メモリセルアレイ内回路用電源発生回路３２３からの電源供給を受けるべく、第１の方向（図の上下方向）に沿った列毎に共通の第１の電源配線３５（図１の１５に相当）に接続されている。また、これらの第１の電源配線３５は、各回路への電源供給を安定に行うため、セルアレイ領域３１１に第２の方向（図の左右方向）に沿って形成される第２の電源配線３６によって相互に接続されている。
【００３０】
メモリセルアレイ領域３１、カラムアドレス系アレイレイアウト領域３２及びロウアドレス系アレイレイアウト領域３３は、それぞれ、同一のレイアウトパターン（回路パターン）を繰り返し形成する構成を採用している。一例として、ロウアドレス系アレイレイアウト領域３３に形成されるレイアウトパターンを図４に示す。
【００３１】
図４に示すレイアウトパターンは、上述したようにロウアドレス系デコーダ回路領域３３１と、ロウアドレス系制御回路領域３３２とを含んでいる。そして、ロウアドレス系制御回路領域３３２内に設けられるロウアドレス系制御回路の配置を工夫することにより、メモリセルアレイ内回路用電源発生回路３３３を形成できる大きさの空きスペース３３５を確保している。従来に比べてロウアドレス系制御回路領域３３２の面積を大きくすること無しに空きスペース３３５を確保するため、例えば、ロウアドレス系制御回路領域３３２内のロウアドレス系制御回路が配置されない無駄なスペースを一箇所に集約して空きスペース３３５とする。
【００３２】
図３に戻ると、メモリセルアレイ内回路用電源発生回路３３３（第２の電源回路）は、カラムアドレス系アレイレイアウト領域３２から最も遠くに位置するロウアドレス系制御回路領域３３２に設けられている。換言すると、メモリセルアレイ内回路用電源発生回路３３３は、メモリセルアレイ内回路用電源発生回路３２３（第１の電源回路）から最も遠い位置の第２の電源配線３６の一端に接続されている。残りのロウアドレス系制御回路領域３３２には、メモリセルアレイ内回路用電源発生回路３３３ではなく電源用補償容量３３５が設けられている。
【００３３】
メモリセルアレイ内回路用電源発生回路３２３とメモリセルアレイ内回路用電源発生回路３３３は、互いに等しい内部電源電圧を発生する。メモリセルアレイ内回路用電源発生回路３３３を、メモリセルアレイ内回路用電源発生回路３２３から最も離れた位置の第２の電源配線３６の一端に接続したことにより、メモリセルアレイ内回路用電源発生回路３２３から遠いメモリセルアレイ内回路に対して安定した電源電流供給を行うことができる。なお、メモリセルアレイ内回路用電源発生回路３２３と、メモリセルアレイ内回路用電源発生回路３３３とは、等しい電流供給能力を有する必要はない。例えば、メモリセルアレイ内回路用電源発生回路３３３の電流供給能力は、メモリセルアレイ内回路用電源発生回路３２３の電流供給能力よりも低くてもよい。
【００３４】
また、メモリセルアレイ内回路用電源発生回路３２３から最も離れた位置の第２の電源配線３６以外の電源配線３６の一端に、それぞれ電源用補償容量３３５を接続したことにより、各メモリセルアレイ内回路に対してさらに安定した電源電流供給を行うことができる。
【００３５】
各メモリセルアレイ内回路への電流供給を安定して行えることにより、半導体装置の特性向上が図れる。
【００３６】
本実施の形態では、ロウアドレス系アレイレイアウト領域３３に用いられるレイアウトパターンにメモリセルアレイ内回路用電源発生回路３３３を形成するための領域（空きスペース３３５）を設けたことで、設計時、特にその最終段階において電源発生回路３２３の電流供給能力不足が明らかとなった場合でも、実質的な設計変更を行うことなく、電源発生回路の電流供給能力を増大させることができる。即ち、図５に示すように、第１の内部電源回路１７から最も遠い位置の第２の電源配線１６以外の第２の電源配線１６のうちの一本以上の電源供給線の端部に接続される電源用補償容量に代えて（第３の内部電源回路として）第２の内部電源回路１８−１をそれぞれ接続すればより大きな電流供給能力を得ることができる。
【００３７】
さて、実際の半導体メモリ装置では、ロウアドレス系アレイレイアウト領域３３の両側にメモリセルアレイ領域３１を配置し、ロウアドレス系アレイレイアウト領域３３に形成されるロウ系制御回路により、その両側に配置されたメモリセルアレイ領域のメモリセルを制御するように構成される場合がある。そのような場合、ロウアドレス系アレイレイアウト領域３３のレイアウトパターンは、例えば、図６に示すようなレイアウトパターン６１とすることができる。ここで、レイアウトパターン６１は、例えば、メモリセルアレイ内回路用電源発生回路Ａ又は電源用補償容量Ｂと、第１のロウアドレス系制御回路Ｃと、第２のロウアドレス系制御回路Ｄと、ロウアドレス系デコーダー回路Ｅとを含むことができる。
【００３８】
この場合、メモリセルアレイ内回路用電源発生回路Ａは、例えば、図７に示すように、両側に配置されたメモリセルアレイ領域３１に形成された第２の電源配線３６−１及び３６−２に対して電源電流を供給するよう構成することができる。これらの電源配線３６−１及び３６−２は、互いに接続しされていてもよい。
【００３９】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨の範囲内において種々の変更・変形が可能である。例えば、第２の電源発生回路は、必要とされる電流供給能力に応じてその数を決定すればよく、３個以上設けるようにしてもよい。
【符号の説明】
【００４０】
１１ 単位回路
１２ 主領域
１３ 第１の隣接領域
１４ 第２の隣接領域
１５ 第１の電源配線
１６ 第２の電源配線
１７ 第１の内部電源回路
１８，１８−１ 第２の内部電源回路
２０ 半導体メモリ装置
２０１ 内部クロック発生回路
２０２ コマンドデコーダ
２０３ 制御回路
２０４ モードレジスタ
２０５ ロウアドレスバッファ・リフレッシュカウンタ
２０６ カラムアドレスバッファ・バーストカウンタ
２０７ ロウデコーダ
２０８ カラムデコーダ
２０９ メモリバンク
２１０ センスアンプ
２１１ データ制御回路
２１２ ラッチ回路
２１３ ＤＱ入出力回路
２１４ ＤＬＬ
３１ メモリセルアレイ領域
３２ カラムアドレス系アレイレイアウト領域
３３ ロウアドレス系アレイレイアウト領域
３４ バッファー回路領域
３５ 第１の電源配線
３６，３６−１，３６−２ 第２の電源配線
３１１ セルアレイ領域
３１２ メモリセルアレイ内回路領域
３２１ カラムアドレス系デコーダ回路領域
３２２ カラムアドレス系制御回路領域
３２３ メモリセルアレイ内回路用電源発生回路
３３１ ロウアドレス系デコーダ回路領域
３３２ ロウアドレス系制御回路領域
３３３ メモリセルアレイ内回路用電源発生回路
３３４ 電源用補償容量
３３５ 空きスペース
６１ レイアウトパターン
【特許請求の範囲】
【請求項１】
主領域と、
第１の方向に沿って前記主領域に形成された複数の第１の電源配線と、
前記第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って前記主領域に形成された複数の第２の電源配線と、
前記第１の方向に関して前記主領域の一方の側に隣接する第１の隣接領域に設けられ、前記第１の電源配線の一端にそれぞれ接続された第１の内部電源回路と、
前記第２の方向に関して前記主領域の一方の側に隣接する第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線以外の一つ以上の電源配線にそれぞれ第３の内部電源回路が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の隣接領域は、前記複数の第２の電源配線にそれぞれ対応する内部電源回路用領域を含み、各内部電源回路用領域には前記第２の内部電源回路、前記第３の内部電源回路及び容量素子のいずれか一つが配置され、対応する前記第２の電源配線に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の隣接領域及び前記第２の隣接領域のそれぞれが同一のレイアウトパターンが繰り返し表れるアレイレイアウト領域であることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項１】
主領域と、
第１の方向に沿って前記主領域に形成された複数の第１の電源配線と、
前記第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って前記主領域に形成された複数の第２の電源配線と、
前記第１の方向に関して前記主領域の一方の側に隣接する第１の隣接領域に設けられ、前記第１の電源配線の一端にそれぞれ接続された第１の内部電源回路と、
前記第２の方向に関して前記主領域の一方の側に隣接する第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の隣接領域に設けられ、前記複数の第２の電源配線のうち最も前記第１の電源配線の他端に近い電源配線以外の一つ以上の電源配線にそれぞれ第３の内部電源回路が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の隣接領域は、前記複数の第２の電源配線にそれぞれ対応する内部電源回路用領域を含み、各内部電源回路用領域には前記第２の内部電源回路、前記第３の内部電源回路及び容量素子のいずれか一つが配置され、対応する前記第２の電源配線に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の隣接領域及び前記第２の隣接領域のそれぞれが同一のレイアウトパターンが繰り返し表れるアレイレイアウト領域であることを特徴とする請求項１，２又は３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−９９５４７（Ｐ２０１２−９９５４７Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４３８３８（Ｐ２０１０−２４３８３８）
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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