【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】メモリセルの保持データが多値化された場合であっても正確なデータを保持することが可能なメモリセルを有する半導体装置を供給すること。
【解決手段】半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】 無駄なデータ出力バッファが配置されることを防止し、半導体メモリのチップサイズを削減する。
【解決手段】 半導体メモリは、第１パッドと、第１パッドに隣接して配置される第２パッドと、第１パッドに接続される第１出力バッファと、第２パッドに接続される第２出力バッファとを有している。第１パッドと第２パッドとはメタルで接続される。これにより、読み出しデータを第１および第２出力バッファを用いて第１パッドに出力できる。したがって、読み出しデータを１つの出力バッファを用いて第１パッドに出力するときに比べて、第１および第２出力バッファの駆動能力を小さくできる。この結果、第１および第２出力バッファのサイズを従来に比べて小さくでき、半導体メモリのチップサイズを削減できる。 （もっと読む）

【課題】ＤＲＡＭ回路のセンスアンプ領域の面積を削減する構成が求められている。
【解決手段】本発明は、メモリセルが接続されるビット線を駆動するセンスアンプと、前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、前記センスアンプは、列状に配置されて、第１導電型のトランジスタが配列する第１のセンスアンプ列と第２導電型のトランジスタが配列する第２のセンスアンプ列を構成し、前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第１のドライバトランジスタと、前記第２のセンスアンプ列に対応する第２導電型の第２のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する半導体記憶装置である。 （もっと読む）

【課題】通常メモリセルへのアクセス動作と、救済判定回路による判定動作を並列に実行する半導体記憶装置のレイアウトを改善する。
【解決手段】アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、前記アドレスをプリデコードするロウプリデコーダＲＰと、ロウプリデコーダＲＰにより生成されるプリデコード信号に基づいて、サブワードドライバを制御するロウメインデコーダＸＤＥＣと、前記アドレスが不良アドレスであるか否かを判定するロウヒューズＲＦとを備える。ロウメインデコーダＸＤＥＣ、ロウプリデコーダＲＰ及びロウヒューズＲＦは、いずれも列方向を長手方向とする形状を有しており、ロウプリデコーダＲＰ及びロウヒューズＲＦは、列方向に互いに隣接して配置されており、いずれもロウメインデコーダＸＤＥＣに対して平行に配置されている。 （もっと読む）

【課題】チップの中央に周辺回路が集中配置されたフロアプランを有する半導体記憶装置において、入出力データ幅による回路特性の変化を抑制する。
【解決手段】バス領域１２１，１２２と、中心線Ａに沿って配置された第３のバス領域１２３と、辺１０１とバス領域１２１との間に配置されたセル領域１１１と、辺１０２とバス領域１２２との間に配置されたセル領域１１２と、バス領域１２１，１２２間に配置され、バス領域１２３から見て辺１０３，１０４側にそれぞれ配置されたセル領域１１３，１１４と、バス領域１２３に沿って配置されたデータ入出力パッド列ＤＱ０〜ＤＱ１５とを備える。本発明によれば、入出力データ幅を変更してもデータ入出力バスの遠近端差はほとんど変化しない。したがって、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。 （もっと読む）

【課題】異なるバンクに対して書き込みコマンドと読み出しコマンドを待ち時間無く切り換えて発行してバンクインターリーブ動作することを可能にし、データの転送効率の低下を抑えた半導体装置を提供する。
【解決手段】メモリセルを１つ以上含むバンクが複数設けられたメモリチップと、ロジックチップとを有する半導体装置であって、バンクとロジックチップとの間で書き込みデータおよび読み出しデータを送受信するためのデータバスがバンクに対応して設けられ、また、書き込みデータをデータバスを介してメモリチップに送るための書き込みデータバスおよび読み出しデータをメモリチップからデータバスを介して受け取るための読み出しデータバスと、バンクへの書き込みコマンドまたは読み出しコマンドに対応してバンクに接続されたデータバスに書き込みデータバスまたは読み出しデータバスを接続するスイッチとがロジックチップに設けられた構成である。 （もっと読む）

【課題】隣接するラインの電圧レベルの変動に関係なく、シールドラインの電圧レベルを安定的に保持させることができる半導体装置を提供すること。
【解決手段】本発明の半導体装置は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える。 （もっと読む）

【課題】センスアンプに所定の電位を供給するためのドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を行う。
【解決手段】センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１と、センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２とを備える。ドライバ回路１２１はセンスアンプ領域外に配置され、ドライバ回路１２２はセンスアンプ領域内に配置されており、センスアンプＳＡとドライバ回路１２１とを接続する高位側駆動配線ＳＡＰは、並列接続された複数の導体パターンによって構成されている。これにより、ドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を行うことが可能となるとともに、高位側駆動配線ＳＡＰの配線抵抗の増大を抑制することが可能となる。 （もっと読む）

【課題】高速でデータをアクセスすることのできる混載メモリを提供する。
【解決手段】矩形状のダイナミック・ランダム・アクセス・メモリセルアレイ（１）の４辺それぞれにレジスタ（２０，２２，３０，３２）を配置する。これらのレジスタは、メモリセルアレイの内部データ転送に用いられる内部データバス線（ＧＩＯ０−ＧＩＯｎ；ＧＩＯ０−ＧＩＯ１２７；ＳＧＩＯ０−ＳＧＩＯｎ）を介して相互接続される。内部データバス線はメモリセル上を渡って列方向に延在するように配置される。 （もっと読む）

【課題】バス周波数または積層型半導体メモリ装置負荷が上昇した場合でも、積層型半導体メモリ装置と制御装置との間で高い信号完全性で信号を送信できるようにする。
【解決手段】積層型半導体メモリ装置（１００）は、積層型半導体メモリ装置を外部のプリント回路基板に接続するためのメモリ装置接点（１０１）を備えている。２層または４層構造になっている場合には、積層型半導体メモリ装置は、第２パッケージ（１２０）上に積層された第１パッケージ（１１０）を備えている。第１及び第２パッケージはそれぞれ、パッケージ接点（１１１，１２１）を有し、ＦＢＧＡパッケージに設計されていることが好ましい。第１及び第２フレキシブル回路構造（１３０，１４０）が、第１及び第２パッケージのパッケージ接点とメモリ装置接点とを接続し、対称な積層型パッケージ構成とする。 （もっと読む）

【課題】メモリモジュールとその設計技法とを改善する。
【解決手段】メモリモジュールの実施形態と対応する方法とを開示した。メモリモジュールの一実施形態(100)は、メモリ集積回路(102)の上側行と、メモリ集積回路(102)の下側行と、第１のアドレッシングレジスタ(110a)及び第２のアドレッシングレジスタ(110b)とを備えるプリント回路基板を含み、前記第１のアドレッシングレジスタと前記第２のアドレッシングレジスタとはそれぞれ、第１の層(700)内に主として提供されるアドレス及び制御入力配線経路のうちの少なくとも一方を有し、前記第１のアドレッシングレジスタは、前記メモリ集積回路の上側行に結合され、前記第２のアドレッシングレジスタは、前記メモリ集積回路の下側行に結合される。 （もっと読む）

【課題】メモリモジュール及びこのモジュールの信号ラインの配置方法を公開する。
【解決手段】このモジュールは、印刷回路基板の両面にミラー形態で搭載されるメモリチップ、及びメモリチップの同一信号印加ボールが接触される印刷回路基板の両面にミラー形態で配置された同一信号印加接触パッドを有する印刷回路基板を具備し、ミラー形態で配置された同一信号印加接触パッドのうち、一面の同一信号印加接触パッド側に偏って形成され、他面と一面とを接続するビアを具備し、他面に印加される信号を接触共通点に接続し、接触共通点と他面の同一信号印加接触パッドとを接続し、接触共通点を他面に形成されたビアへ接続し、一面に形成されたビアと一面の同一信号印加接触パッドとを接続し、接触共通点は、接触共通点から一面と他面との同一信号印加接触パッドまでの信号伝送時間が等しくなる地点に位置することを特徴とする。 （もっと読む）

【課題】周辺装置等を相互接続するために、複数の独立アレイの隣接する列と列の間を通る伝導体層を備える。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルのアレイと、メモリセルのアレイにデータを書き込み、メモリセルのアレイからデータを読み出すための複数の周辺装置であって、プログラム可能な複数のマルチプレクサセルを含む複数の周辺装置と、電源と、複数のパッドと、複数のメモリセル、複数の周辺装置、電源及び複数のパッドの間を相互接続する伝導体層と、を具えている。メモリセルのアレイは、行と列に配置されて、複数の独立アレイを形成しており、複数の独立アレイは、複数のアレイブロックに構成され、複数の周辺装置は、独立アレイの隣接する行と行の間に配置された複数のセンス増幅器と、独立アレイの隣接する列と列の間に配置された複数の行デコーダとを有している。 （もっと読む）

【課題】必要な電力を供給するのに十分な大きさの電圧ポンプを備えると最大電力が必要とされないとき騒音等の悪影響がもたらされる。可変電圧ポンプによりこの問題を解決する。
【解決手段】本発明は、ダイナミックランダムアクセスメモリ用の電圧ポンプであって、ダイナミックランダムアクセスメモリによって生成されたクロック信号とエネーブル信号に応答して、電力を可変レベルで供給するための可変ポンプと、クロック信号を生成するためのオシレータと、オシレータ手段を制御する第１の信号を生成するためのレギュレータと、を具えている。可変ポンプは、複数の第１独立ポンプ回路と、複数の第２独立ボンプ回路とを含んでおり、各ポンプ回路は、クロック信号に応答して協同作用する実質的に同じ２つのポンプ部を含んでいる。 （もっと読む）

【課題】 データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。
【解決手段】 この半導体記憶装置は、メモリセルアレイ１０と、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダ４０と、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダ５０と、クロック信号に基づいてデータ制御信号を生成する制御部２０と、データ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部６１と、データ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、データ制御信号を伝送する第１の配線パターンの両側に隣接して設けられた複数の第２の配線パターンとを具備する。 （もっと読む）

【課題】 改善された動作周波数を有するローカルセンス増幅回路及び半導体メモリ装置を提供する。
【解決手段】 読み出しデータ伝送部、プリチャージ制御部及び書き込みデータ伝送部を備えるローカルセンス増幅回路。読み出しデータ伝送部は、読み出しブロック選択信号及び第１レベルの動作制御信号に応答して、ローカルＩ／Ｏライン対のデータをグローバルＩ／Ｏライン対に伝送し、プリチャージ制御部は、第２レベルの動作制御信号に応答して、ローカルＩ／Ｏライン対をプリチャージさせ、書き込みデータ伝送部は、書き込みブロック選択信号及び第１レベルの動作制御信号に応答して、グローバルＩ／Ｏライン対のデータをローカルＩ／Ｏライン対に伝送する。 （もっと読む）

【課題】 ３次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。
【解決手段】 第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。
（もっと読む）