【課題】配線層に形成される信号配線をなるべく迂回させずに配線できるように電源スタックビアが配置された半導体集積回路を提供すること。
【解決手段】半導体集積回路は、第１の方向に延伸された第１，第２の下層電源配線１１Ａ，１１Ｂと、第２の方向に延伸された第１，第２の上層電源配線１２Ａ，１２Ｂと、上層，下層電源配線を接続させる第１，第２接続部３Ａ，３Ｂと、を備え、第１，第２接続部は、第１，第２の接続用配線２６Ａ，２６Ｂと、第１，第２の位置変換用配線２７Ａ，２７Ｂと、第１，第２の上側ビア２８Ａ，２８Ｂと、を有して構成され、第１，第２の接続用配線は、第２の方向に沿った同一ライン上に配置され、第１，第２の位置変換用配線は、第１，第２の接続用配線を第２の方向に沿って延長した領域内に形成され、第１，第２の上側ビアは、第１の方向に沿った同一ライン上となる位置に配置される。 （もっと読む）

【課題】半導体集積回路の素子及び配線のレイアウトにおけるガードリングの設計の自由度を高める。
【解決手段】設計装置は、デザインルールを記憶するデザインルール記憶部１１、予め設計されたレイアウトを記憶するレイアウト記憶部１２、デザインルールに適合したガードリング幅を設定幅として設定するガードリング幅設定部２１、レイアウト上にガードリングの形成経路を指定するための経路指定部３２、指定経路に基づいてガードリング形成経路を認識する経路認識部２２、ガードリング形成用のレイヤーリストを記憶するガードリング形成用レイヤー記憶部１３、認識経路の下地レイヤーに応じたガードリング形成用のレイヤーを設定するガードリング形成用レイヤー設定部２３及び認識経路に設定幅で設定レイヤーを反映させてガードリングを生成するガードリング生成部２４を備えている。 （もっと読む）

【課題】軽微な割れ欠けおよび内在する割れ欠けを検出する半導体集積回路および半導体集積回路の検査方法を提供する。
【解決手段】本発明の半導体集積回路は、導電体パターン２が外縁に沿って配置されている半導体集積回路１であって、抵抗成分を有する発熱部１４，１５，１６，１７が設けられている。この発熱部１４，１５，１６，１７が発熱させることにより、半導体集積回路１における、軽微な割れ欠けおよび内在する割れ欠けを検出することができる。 （もっと読む）

【課題】アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップにおいて、半導体基板１Ｓ上のアライメントマーク形成領域にマークＭＫ１を形成する。このマークＭＫ１は、集積回路形成領域の最上層配線（第３層配線Ｌ３）と同層で形成されている。そして、マークＭＫ１およびマークＭＫ１を囲む背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成する。このとき、パターンＰ１ａは第２層配線Ｌ２と同層で形成されており、パターンＰ１ｂは、第１層配線Ｌ１と同層で形成されている。さらに、パターンＰ２は、ゲート電極Ｇと同層で形成されており、パターンＰ３は素子分離領域ＳＴＩと同層で形成される。 （もっと読む）

【課題】ＩＣチップを基板上に実装し、エンジンの制御ユニット等の電子機器を製造する製造工程において、当該ＩＣチップで静電気放電による絶縁破壊が発生した場合に、その旨を高い確度で検出可能な静電気放電検出素子及び静電気放電検出方法を提供すること。
【解決手段】ＩＣチップをプリント基板上に実装し、エンジンの制御ユニットを製造する製造工程において当該ＩＣチップで静電気放電による絶縁破壊が発生した旨を検出するための静電気放電検出素子１である。この静電気放電検出素子１では、絶縁破壊が発生し易く、且つ、該絶縁破壊が発生した旨を絶縁抵抗試験器５等の機器を用いて確認可能な絶縁破壊部位を故意に設けている。 （もっと読む）

【課題】シールリングを備えた半導体チップの形成においてフォトレジスト等をスピンコートする際に、シールリングのコーナーに起因してストリエーションが生じやすい。
【解決手段】配線金属層及びコンタクトを積層して、半導体チップ２０の素子形成領域２２を囲むシールリング構造２８を形成する。シールリング構造２８の平面形状は、半導体チップ２０の形状に対応した矩形をベースとしつつ、当該矩形のコーナー部分６０を面取りした形状とする。すなわち、シールリング構造２８は、角を面取りされた矩形の周に沿って配置される。 （もっと読む）

【課題】 デザインルールの制約によらず、精度良くチップ割れを検出することができる回路をより確実に実現可能な半導体装置を提供する。
【解決手段】 第１及び第２接続端子を備え、半導体基板と電気的に分離して形成された半導体配線パターンＰＷの複数と、１つの半導体配線パターンＰＷの第１接続端子Ｃａとオーミック接続し、他の１つの半導体配線パターンＰＷの第２接続端子Ｃｂとオーミック接続して、２つの半導体配線パターンＰＷを電気的に接続する電極パターンＰＥの複数と、半導体配線パターンＰＷの第１接続端子または第２接続端子と接続可能に構成され、互いに近接配置された１対の検査用パッドＰＤと、を備え、１対の検査用パッドＰＤを始点及び終点として半導体配線パターンＰＷ及び電極パターンＰＥを交互に接続して構成された一連の検査用パターン群ＧＰが、１対の検査用パッドＰＤの間を除く半導体基板の外縁部に沿って配置されている。 （もっと読む）

【課題】抵抗値を向上させつつ高集積化が可能な薄膜抵抗を備えた半導体装置およびその製造方法を提供する。
【解決手段】薄膜抵抗９が樹脂層１０の表面の厚さＴ方向の凹部１６および凸部１７に沿って形成されていることを特徴とする。 （もっと読む）

【課題】電極パッドに対するボンディングずれが発生しても電極パッドの周辺の配線が断線しているかどうかを検査することができる半導体装置を提供する。半導体装置において、電極パッドに対するボンディングずれが発生しても電極パッドの周辺の配線が断線しているかどうかを検査することができる方法を提供する。
【解決手段】半導体装置が、少なくとも１個の電極パッドと、電極パッドの周囲を取り囲むように配置された故障検出用配線と、故障検出用配線の入力端子に入力電圧をかける入力用ドライバ回路と、入力電圧を受けるとともに、故障検出用配線の出力端子から出力電圧を受けて、入力電圧と出力電圧を比較して判定信号を出力する故障判定回路とを具備している。 （もっと読む）

【課題】 メタル配線層及び拡散層から伝播する高周波ノイズをより効果的に低減することができる集積回路を提供する。
【解決手段】 高周波動作する第１回路群Ｄと第１回路群Ｄから発生する高周波ノイズにより誤動作する可能性のある第２回路群Ａを備える半導体装置１において、第１回路群Ｄと第２回路群Ａの何れか一方を遮蔽対象回路とし、遮蔽対象回路の上部を覆う導電体からなる上部遮蔽部２と、遮蔽対象回路の外周部に遮蔽対象回路と外部間の信号通過領域８を除いて形成された導電体からなる中間遮蔽部３と、遮蔽対象回路の外周部の半導体基板内に埋め込み形成された導電体からなる下部遮蔽部４と、を備え、上部遮蔽部２と中間遮蔽部３と下部遮蔽部４が、層間絶縁膜を上下に貫通するコンタクトを介して電気的に接続されている。 （もっと読む）

【課題】ノイズ耐圧を向上させる。
【解決手段】レイアウト的に内部で長く細く、かつ電源ラインやＧＮＤラインに近接している一番センシティブなノイズ検知ラインＳ０１０の電圧をシステムクロックＳ００１で取り込む。レイアウト固定ロジック０１２を搭載し、ノイズ検知ラインＳ０１０の電圧がノイズ等により、変化した場合のみ、レイアウト固定ロジック０１２から第１検知データＳ１０２が“Ｌ”出力される。第１検知データＳ１０２によりメモリ０２０の回路動作を変化させることで、ノイズ耐圧向上が可能となる。 （もっと読む）

【課題】伝導路抵抗の低減、電流要件の増大への適合等の電気特性の向上、特に、良好な電気特性を有する受動部品の製造と言った新たな応用の可能性を開く、金属配線を有する集積回路構造及びその製造方法の提供。
【解決手段】それぞれ細長い導電路３４、４８が配置された少なくとも３つの導電構造レベル２８、４２、５２を含む集積回路構造１０をシングルダマシンによって製作する。これにより、慣用的に使用されるビアレベルが省略され、種々の技術的効果と新規な適用可能性が生じる。 （もっと読む）

【課題】電源がオンの場合に、サージ等から内部回路を保護しつつ、電源がオフの場合に、接続された外部回路の電源がオンであっても、リーク電流を削減できるようにする。
【解決手段】保護回路１０３と電源（ＶＤＤ）との間にリーク電流遮断用としてトランジスタ１０９を設ける。また、Ｈｉｇｈレベルの信号の出力時に外部信号用入出力端子をＨｉｇｈレベルにドライブするトランジスタ１０２と電源（ＶＤＤ）との間にリーク電流遮断用としてさらに、トランジスタ１１０を設ける。２つのリーク電流遮断用トランジスタの各ゲート端子には、昇圧回路１１１によって、電源（ＶＤＤ）よりも高い電圧を印加する。 （もっと読む）

【課題】 リーク電流検出回路の検出感度を向上させることができ、レスポンスを改善することができる半導体集積回路装置を提供すること。
【解決手段】 半導体集積回路装置１００は、内部回路１３０に基板電圧を供給して該内部回路１３０のＮｃｈＭＯＳトランジスタの閾値電圧を制御する基板電圧制御ブロック１２０と、ドレインに高電位側電源電圧Ｖ_ＤＤを供給し、ソースが定電流源１１１に接続され、ゲートには任意の安定電位を印加し、基板電圧が基板電圧制御ブロック１２０により制御されるリーク電流検出ＮｃｈＭＯＳトランジスタＴ_ｎ１と、リーク電流検出ＮｃｈＭＯＳトランジスタＴ_ｎ１のソース電位と、あらかじめ決められた基準電位とを比較する比較器ＣＯＭＰ１とからなるリーク電流検出回路１１０とを備える。
（もっと読む）

【課題】 高速シリアル転送の信号品質を維持できる集積回路装置、電子機器の提供。
【解決手段】 集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックＨＢと、ＨＢ以外の回路ブロックとを含む。高速インターフェース回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックＣＢＭとして配置される。 （もっと読む）

【課題】 ヒューズ配線の搭載によるチップ面積の増大を抑制することが可能な半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上に少なくとも１つの絶縁層を介して配置された、レーザにより切断可能な少なくとも１つのヒューズ配線を有する。この半導体装置において、ヒューズ配線と半導体基板との間に、ヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、レーザを吸収する第１のレーザ吸収層を設ける。 （もっと読む）

半導体ウエハ上に複数存在する半導体集積回路において、機能回路（３）と、複数のパッド（４）と、パッド（４）と電気的に接続しプローブカード（７）のバンプと接触する配線（８）とを備え、少なくとも２つの配線（８ａ），（８ｂ）が、互いに接触することなく、１つのバンプ（６）とバンプ領域以外の領域で同時に接触することで、ウエハレベルバーンインを実施する。これにより、チップ面積を縮小化しても、ウエハレベルバーンインが実施できる。
（もっと読む）

【課題】配線に対する接続孔の位置ずれ量及び位置ずれ方向を精度よく測定することができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法では、第１の絶縁膜上に、複数の第１のＴＥＧ用配線１０ｄを形成する。第１の絶縁膜上及び複数の第１のＴＥＧ用配線１０ｄ上に、第２の絶縁膜１１を形成する。第２の絶縁膜１１に、複数の第１のＴＥＧ用配線１０ｄの端部それぞれ上又はその近傍に位置し、前記複数の端部に対する相対位置が同一方向にずれている複数のＴＥＧ用接続孔１１ｂを形成する。第２の絶縁膜１１上に、複数のＴＥＧ用接続孔１１ｂそれぞれに接続する複数の第２のＴＥＧ用配線１３ｂを形成する。いずれの第１のＴＥＧ用配線１０ｄと第２のＴＥＧ用配線１３ｂが相互に導通しているか検査することにより、第１のＴＥＧ用配線１０ｄとＴＥＧ用接続孔１１ｂの位置ずれが検査される。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドとを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央に配置する。 （もっと読む）

【課題】 コンタクトプラグまたはビアプラグでの導通不良発生箇所を特定することができる半導体装置検査用ＴＥＧ、半導体装置の検査方法、半導体装置の検査装置を提供する。
【解決手段】コンタクトプラグ５またはビアプラグ５の導通不良を検出する半導体装置検査用ＴＥＧ１において、電気配線３の両端に備えられた測定用電極パッド２の他に、電気配線３と電気的に接続され、かつ測定用電極パッド２との間に備えられた解析用電極パッド４を有する。解析用電極パッド４を用いて電気測定を行うことにより、電気測定が行われる電気配線３の範囲を限定していき、最終的に導通不良範囲を特定する。 （もっと読む）