【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。 （もっと読む）

【課題】本発明の目的は，論理回路に電源電圧を供給するレギュレータを有する半導体集積回路において，C端子の数を削減する。
【解決手段】
半導体集積回路30は，第1，第2の出力端OTa，OTbと，外部容量C4に接続する外部接続端子CT4との間に設けられたスイッチ回路35を有し，
スイッチ回路35の一端は第1の出力端OTaに接続され，スイッチ回路35の他端は外部接続端子CT4および第2の出力端OTbに接続され，
スイッチ回路35は，第1のレギュレータA31が第1の電源電圧Vaを第1の論理回路A32に対して供給する期間はオンし，第1のレギュレータA31が第1の論理回路A32に対する電源電圧供給を停止する期間はオフする。 （もっと読む）

【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を削減すること。
【解決手段】半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】消費電力が小さく抑えられ、出力される電位の振幅が小さくなるのを防ぐことができる、単極性のトランジスタを用いた半導体装置。
【解決手段】第１電位を有する第１配線、第２電位を有する第２配線、及び第３電位を有する第３配線と、極性が同じである第１トランジスタ及び第２トランジスタと、第１トランジスタ及び第２トランジスタのゲートに第１電位を与えるか、第１トランジスタ及び第２トランジスタのゲートに第３電位を与えるかを選択し、なおかつ、第１トランジスタ及び第２トランジスタのドレイン端子に、１電位を与えるか否かを選択する複数の第３トランジスタと、を有し、第１トランジスタのソース端子は、第２配線に接続され、第２トランジスタのソース端子は、第３配線に接続されている半導体装置。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】実使用時におけるクロストークの発生の抑制と、実使用時以外における信号用端子の確保とを半田ボールを増加させずに実現することが可能な半導体集積回路及びＢＧＡパッケージが提供される。
【解決手段】半導体集積回路１０が提供される。バッファ１５は、マクロ１１に接続される信号入力端子１５ａと、パッド２１に接続される信号出力端子１５ｂとを備える。バッファ１５は、マクロ１１が出力するバッファ制御信号４１に基づいて、信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力する動作状態と信号入力端子１５ａに入力される信号を信号出力端子１５ｂから出力しない非動作状態とが切り替わる。バッファ１６は、バッファ制御信号４１に基づいて、パッド２２とマクロ１２とを接続するマクロ接続状態とパッド２２とグラウンド電位１４とを接続するグラウンド電位接続状態とが切り替わる。 （もっと読む）

【課題】電源制御領域を電源遮断状態から電源供給状態に切り換えた際に生じる突入電流と電源ノイズを低減した半導体装置を提供する。
【解決手段】第１、第２のスイッチセルＳＷａ、ＳＷｂと、を有し、第１のスイッチセルＳＷａは、制御信号ＣＮＴに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第１のスイッチトランジスタ１１と、制御信号ＣＮＴを伝達する第１の信号伝達部と、を有し、第２のスイッチセルＳＷｂは、制御信号ＣＮＴの論理レベルに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第２のスイッチトランジスタ２１と、ローカル電源配線ＬＶＤＤの電圧値が閾値電圧に達するまでの期間、制御信号ＣＮＴの後段回路への伝達を遮断する第２の信号伝達部と、を有する。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。 （もっと読む）

【課題】半導体素子が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断できる半導体装置を提供すること。
【解決手段】半導体装置１００を構成するパワー半導体素子を小さな半導体素子１に分割し、この小さな半導体素子１にそれぞれ1本のボンディングワイヤ１７を接続する。小さな半導体素子１が短絡破壊したとき、破壊した小さな半導体素子１に接続するワイヤ１７（ヒューズの役割をさせる）を溶断し、且つ、制御回路３０からオフ信号を健全な半導体素子１に与える。このようにして、半導体装置１００が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断することができる。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】ラッシュカレントを抑えて、電源電圧の供給・非供給を切り替えることができる電源制御装置を提供する。
【解決手段】電源制御装置は、第１の電源線１と、第２の電源線３と、制御回路と、制御信号線４と、第１の配線と、第２の配線と、第３の配線とを備える。第１の電源線は、基準電源電圧が供給される。第２の電源線は、内部回路に接続される。制御信号線は、前記制御回路に接続され、前記接続を制御する制御信号を供給する。第１の配線は、半導体基板の上方の配線層に形成され、トランジスタの第１の端子と前記第１の電源線とを接続する。第２の配線は、前記半導体基板の上方の配線層に形成され、前記トランジスタの第２の端子と前記第２の電源線とを接続する。第３の配線は、前記半導体基板の上方の配線層で、かつ、前記トランジスタの制御端子の上方に配置されて、前記制御信号線と一体に形成される。 （もっと読む）

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）

【課題】外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え且つ降圧電圧の安定化を実現できる半導体集積回路を提供する。
【解決手段】外部電源電圧（Ｖｅｘｔ）よりも低い内部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータ（１５０〜１５７）を、バッファ及び保護素子を配置するための第２の領域（２）に配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ２０）を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設ける等により、低消費電力を更に促進する。 （もっと読む）

【課題】バイアス電流を配給する際のノイズ耐性を大幅に向上させる。
【解決手段】基準バイアス電流回路１１は、基準バイアス電流Ｉｐと該基準バイアス電流Ｉｐと電流の極性が逆となる基準バイアス電流Ｉｎとを生成し、２本の配線を１ペアとしたバイアス電流用配線Ｈ１を介してバイアス電流回路２ａに供給する。ペアの配線のうち、一方の配線は他方の線の近傍に平行してレイアウトされており、これら配線の配線長が略同じとしている。バイアス電流回路２ａでは、基準バイアス電流Ｉｐを反転させ、基準バイアス電流Ｉｎに加算した後、必要なバイアス電流となるように調整し、バイアス電流を生成する。 （もっと読む）

【課題】交流リークが電圧検出回路に流れるのを防ぐことができる半導体装置を提供する。
【解決手段】半導体装置は、アンテナ回路１０２と、共振周波数調整回路１２６と、電圧検出回路と、第１の容量素子と、を有する。共振周波数調整回路１２６は、一方の端子がアンテナ回路１０２の第１の端子と電気的に接続された第２の容量素子と、第１の端子が第２の容量素子の他方の端子と電気的に接続され、第２の端子がアンテナ回路１０２の第２の端子と電気的に接続され、ゲートが第１の容量素子及び電圧検出回路と電気的に接続されたトランジスタと、を有する。 （もっと読む）