半導体集積回路装置
【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも1つのMOSトランジスタで構成され、主回路と2つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容/不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも1つのMOSトランジスタで構成され、主回路と2つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容/不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MOSトランジスタを構成要素に持つ半導体集積回路に関し、特に2V以下の低電圧電源下で動作させるのに適した、トンネル電流が流れる程に薄いゲート絶縁膜を有するMOSトランジスタを用いた半導体集積回路装置に関する。
【背景技術】
【0002】
微細なMOSトランジスタからなる半導体集積回路の一従来例として、「1994カスタム・インテグレーテッド・サーキット・コンファレンス(CICC)」の267ページから270ページに掲載されている「Limitation of CMOS Supply−Voltage Scaling by MOSFET Threshold−Voltage Variation」が挙げられる。この文献には、トランジスタのしきい値と待機時のリーク電流の関係が説明されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】1994カスタム・インテグレーテッド・サーキット・コンファレンス(CICC)、p.267−270
【非特許文献2】月刊semiconductor world、1995年7月号、p.80−94
【発明の概要】
【発明が解決しようとする課題】
【0004】
現在一般のMOSトランジスタでは1.8〜2.5V程度のゲート電圧(ゲート・ソース間電圧で、通常は電源電圧に等しい)で、5〜6nm程度のゲート絶縁膜を用いている。一般にMOSトランジスタの製造ルールが微細化されるにつれ、ゲート絶縁膜も薄膜化される。発明者らは次世代のMOSトランジスタでは、2V以下のゲート電圧で、4nm以下のゲート絶縁膜を用いたトランジスタを予想している。
【0005】
MOSトランジスタの動作速度は原理的にはゲート絶縁膜の厚さに反比例して高速化すると考えられる。しかし、あまりに薄い絶縁膜にはトンネル電流が流れることが知られている。MOSトランジスタでは、本来流れないはずのソース・ゲート電流あるいはドレイン・ゲート電流といったリーク電流(トンネルリーク電流)となって現われる。そしてMOSトランジスタの待機時消費電力を増大させるという問題を生じる。以下トンネルリーク電流が流れるこのような絶縁膜を薄ゲート絶縁膜と呼び、このような絶縁膜を用いたMOSトランジスタを薄膜MOSトランジスタと呼ぶことにする。また、トンネルリーク電流が流れないMOSトランジスタを厚膜MOSトランジスタということにする。トンネルリーク電流の問題については、月刊semiconductor world 1995年7月号80〜94頁に指摘があるが、この問題を解決するアイデアは提示されていなかった。
【0006】
図10を用いてトンネル電流による待機時消費電力の増大について具体的に説明する。
【0007】
図10(a)は、厚膜MOSトランジスタのドレイン電圧・電流特性を示している。ここではゲート酸化膜の厚さを約6nmと想定した。酸化膜厚が十分に厚いため、ゲート・ソース間およびゲート・ドレイン間に流れるトンネルチーク電流は無視できる。
【0008】
図10(b)は薄膜MOSトランジスタのドレイン電圧・電流特性を示している。ゲート酸化膜の厚さを3.5nmと想定した。酸化膜厚が薄いため、ゲート・ソース間およびゲート・ドレイン間にリーク電流が流れる。したがって、ドレイン電圧が0Vでもゲート電圧が0Vでない場合、ゲート・ドレイン間に無視できない電流が流れる。(b)ではゲート電圧が2.0Vのとき、0.5mA程度のドレイン電流が流れている。
【0009】
厚膜MOSトランジスタで構成されたCMOS回路ではゲートリークは無視できる量なので、ソース・ドレイン間にリーク電流がないかぎり定常電流(DC電流)は流れない。ところが薄膜MOSトランジスタで構成されたCMOS回路ではゲートリークが流れるので、定常電流(DC電流)が流れる。従って、回路が動作していない場合でも電力を消費することになる。
【0010】
図11にはゲート絶縁膜の厚さとゲートリーク電流の関係を示す。ゲート電圧が2〜3V程度あっても、絶縁膜の厚さが6nm程度以上あればトンネルリーク電流は問題のないレベルである。一方、ゲート電圧を2〜1.5Vと現状より低くしたとしても、ゲート絶縁膜の厚さが約3nm程度に薄くなると、リーク電流の大きさが無視できなくなることがわかる。ゲート電圧2V前後ならば、絶縁膜の厚さ4nm前後が境界と考えられる。前掲semiconductor world によると、ゲート酸化膜の厚さ5nmを臨界として量子力学的なトンネル効果が見られることが指摘されており、ゲート酸化膜が1.5nmと薄い場合はもちろん、3nm〜3.5nm程度でも顕著なトンネル電流が流れることが指摘されている。図11に示すように省電力のためにゲート電圧は小さくなる方向にあるが、それでも、ゲート絶縁膜が2.9nmから2.0nmへと薄くなると、1V以下のゲート電圧でも大きなリーク電流が流れることがわかる。なお、現在のところ酸化シリコンの性質を維持しうるゲート酸化膜の最小厚さは10オングストローム程度と推測されている。
【0011】
また、MOSトランジスタのしきい値を上昇させて、ソース・ドレイン間に流れるサブスレッシショルドリーク電流を抑制する技術を用いても、ソース・ゲート間に流れるトンネル電流に起因する待機時消費電力を低減させることは原理的に不可能である。
【0012】
ゲートリーク電流(トンネル電流)はゲート絶縁膜の膜厚を厚くすることで対処でき待機時消費電力を小さくできるが、既に述べたようにそのようなMOSトランジスタを回路に用いれば回路動作速度が遅くなり、所望の性能を得ることはできない。
【0013】
本発明の目的は、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【0014】
本発明は上記目的を達成するために、トンネルリーク電流を無視しうる厚膜MOSトランジスタと、トンネルリーク電流の問題があるが高速の動作可能な薄膜MOSトランジスタを効果的に使い分け、低消費電力で高性能な半導体集積回路装置を提供する。
【0015】
すなわち、同一基板上に、ソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きさが異なる複数種類のMOSトランジスタを設けるとともに、複数種類のMOSトランジスタのうち、リーク電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、主回路と2つの電源の少なくとも一方の間に挿入され、リーク電流が小さい少なくとも1つのMOSトランジスタで構成された制御回路を有する半導体集積回路装置として構成される。
【0016】
MOSトランジスタのゲート絶縁膜の厚さは、3.5nm以下でかなりの高速性能を得ることができ、また、3.0nm以下から、2.0nm以下へと薄くすることにより、さらに高速となる。しかし、トンネルリーク電流も増えるため、リーク電流の小さいMOSトランジスタで、薄膜MOSトランジスタへの待機電源を遮断することが望ましい。電源遮断用のMOSトランジスタのゲート絶縁膜の厚さは、5.0nm以上であれば十分効果があり、高速性を要求されなければ、10.0nm以上とすることができる。
【0017】
このようなMOSトランジスタは、ゲート絶縁膜の厚さを変えたり、ゲート電極のキャリア濃度もしくは分布を変えたり、ドレインあるいはソース電極のキャリア濃度もしくは分布を変えることにより、所望の特性を得ることができる。一般に、ゲート絶縁膜の厚さを厚くすると、ゲート長の大きさも増やす必要がある。
【0018】
また、製造プロセス上では、2種類のMOSトランジスタのゲート絶縁膜、ゲート電極は別々に形成すると特性制御が正確となる。特に、薄いゲート絶縁膜の方がプロセス中の特性の制御が難しいため、厚いゲート絶縁膜を先に形成し、薄いゲート絶縁膜を後に形成する方が好ましい。また、2種類のMOSトランジスタを別々に構成する際、ゲート電極層の上に保護用の絶縁膜を形成しておくと、次のプロセスによるゲート電極の劣化を防止することができる。
【0019】
ここで、本発明の半導体集積回路装置において、特に高速性を要求される情報信号を処理する部分、例えばCPUの中の論理回路(NAND,NOR等の論理ゲート)、ラッチ、高速性が要求されるメモリ、などは薄膜MOSトランジスタで構成することが望ましい。
【0020】
また、これら薄膜MOSトランジスタの待機中の電源を遮断するスイッチは電源遮断用トランジスタとして厚膜MOSトランジスタを用いるのが好ましい。さらに、高速性が要求されない回路、また、高耐圧が要求される回路は厚膜MOSトランジスタで構成するのがよい。例えば、高速性が要求されないSRAM、DRAM、マスクROMなどのメモリセル、ゲート絶縁膜破壊防止のために挿入される保護回路などである。また、高電圧が印加される厚膜MOSトランジスタのソース・ドレイン構造はLDD型のような電界緩和構造とすることが望ましい。
【0021】
また、本発明の半導体集積回路装置を集積回路チップとして構成した場合には、チップ内外の信号レベルが異なる場合があるため、信号のレベル変換を行うレベル変換回路を備えることが望ましいが、このとき、チップ外部の高い信号レベルがかかる部分には厚膜MOSトランジスタを、チップ内部の低い信号レベルがかかる部分には薄膜MOSトランジスタを用いることが回路の信頼性からも望ましい。
【0022】
厚膜MOSトランジスタで構成されるメモリセルは機能的にはレジスタファイル、キャッシュメモリ、TBL、およびDRAMセルのうちの少なくとも一つを含み、スタンバイ時にデータを保持するように構成されるのが好ましい。しかし、メモリセルはアクセス速度の速い第1の種類のメモリと、それよりアクセス速度の遅い第2の種類のメモリを含み、第1のメモリを構成するMOSトランジスタのリーク電流は、第2のメモリを構成するMOSトランジスタのリーク電流よりも大きいように階層的に構成しても良い。
【0023】
さらに、電源遮断用トランジスタが薄膜MOSトランジスタの電源を遮断したとき、薄膜MOSトランジスタで構成される論理回路などの出力を保持するレベル保持回路を有することにより、薄膜MOSトランジスタの電源遮断による影響をなくすことができる。このレベル保持回路はリーク電流が小さい厚膜MOSトランジスタで構成するのが好ましい。
【0024】
本発明に用いるような、薄膜MOSトランジスタはゲート電圧が2Vに達しない0.8V、もしくは、1.2V程度の電圧で動作されるときであっても、リーク電流が大きくなるので、上記のような待機中の電源の遮断は消費電流低減の効果大である。
【0025】
なお、このように、リーク電流が大きいMOSトランジスタとリーク電流が小さいMOSトランジスタは異なるゲート電圧で駆動されることが望ましい。具体的には、リーク電流が大きいMOSトランジスタは、リーク電流が小さいMOSトランジスタよりも低い電圧をゲートとソースもしくはドレインの間に印加して駆動される。
【0026】
また、本願発明の一側面はソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、この絶縁膜の厚さが4nmを越える第2のMOSトランジスタが同一のシリコン基板上に形成されている半導体集積回路装置としても特徴化される。
【0027】
また、本願発明の他の側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、ソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが第1のMOSトランジスタのそれよりも厚い第2のMOSトランジスタを有し、第1のMOSトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れる電流を第2のMOSトランジスタで制御する半導体集積回路装置である。
【0028】
また、他の一側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、第1のMOSトランジスタへの電源の供給を遮断する第2のMOSトランジスタを有し、電源の遮断中において第1のMOSトランジスタの出力をホールドするレベルホールド回路を有する半導体集積回路装置として具体化される。
【0029】
さらにまた他の側面ではソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きい第1のMOSトランジスタと、リーク電流が第1のMOSトランジスタよりも小さい第2のMOSトランジスタが同一のシリコン基板上に形成されており、第2のMOSトランジスタを第1のMOSトランジスタよりも高電圧の電源で駆動する半導体集積回路装置として表される。
【0030】
また、本発明の集積回路構成は、振幅電圧Vcc2の入力信号を入力してこれに応答する半導体集積回路装置であって、入力信号の振幅電圧をVcc1に降下させて内部信号を形成するレベル変換回路を有し、内部信号を入力とするMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間のリーク電流は、入力信号を入力とするMOSトランジスタのそれよりも大きい半導体集積回路装として具体化される。
【0031】
また、本願発明を特にマイコンなどの集積回路装置に適用すると、演算処理装置と、マスクROM、SRAM、DRAMのうち少なくとも一つを含む記憶装置をMOSトランジスタで構成した半導体集積回路装置であって、演算装置中の論理回路を構成するMOSトランジスタのゲート絶縁膜厚は、記憶装置のメモリセルを構成するMOSトランジスタのゲート絶縁膜よりも薄い半導体集積回路装置として構成されることが望ましい。
【0032】
本発明は、また同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のMOSトランジスタのうち、トンネル電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも1つのMOSトランジスタで構成され、主回路と2つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいMOSトランジスタのソース・ゲート間あるいはドレイン・ゲート間に電流が流れることの許容/不許容を制御するようにしたことを特徴としている。
【0033】
また、複数種類のMOSトランジスタは、ゲート絶縁膜の厚さが異なるMOSトランジスタ、または、同一種類でかつ濃度の異なる不純物が導入されたゲート電極を有する同一導電型のMOSトランジスタで構成されることを特徴としている。
【0034】
さらに、ゲート絶縁膜の厚さが異なるMOSトランジスタで構成した場合、厚いゲート絶縁膜を有するMOSトランジスタのゲート電極側壁にフッ化水素酸に溶解しない絶縁材料からなるサイド・ウォール・スペーサを被着したことを特徴としている。このサイド・ウォール・スペーサは、前述のLDD構造を形成する際のマスクとして用いることもできる。
【発明の効果】
【0035】
本発明の好適な実施の形態では、ソース・ゲート間あるいはドレイン・ゲート間にトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを同一シリコン基板上に設け、トンネル電流が流れるMOSトランジスタを論理素子などの主回路として用い、トンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを該主回路への電源供給/遮断制御用の制御回路として用いる。この構成により、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になる。
【図面の簡単な説明】
【0036】
【図1】本発明の半導体集積回路装置を製造する一実施例を示す断面図である。
【図2】本発明の半導体集積回路装置を製造する他の一実施例を示す断面図である。
【図3】は本発明の半導体集積回路装置の一実施例を示す平面図である。
【図4】図3のA−A’の断面図である。
【図5】本発明の実施例の回路図である。
【図6】本発明の他の実施例を示す回路図である。
【図7】本発明の他の実施例を示す回路図である。
【図8】本発明の他の実施例を示す回路図である。
【図9】本発明の他の実施例を示す回路図である。
【図10】通常のMOSトランジスタおよびゲート絶縁膜にトンネル電流が流れるMOSトランジスタの典型的電流特性である。
【図11】ゲート絶縁膜の厚さとゲート電流密度の関係を表すグラフ図である。
【図12】本発明の他の実施例を示す回路図である。
【図13】本発明の他の実施例を示す回路図である。
【図14】本発明の他の実施例を示す回路図である。
【図15】本発明の他の実施例を示す回路図である。
【図16】本発明の他の実施例を示す回路図である。
【図17】本発明の他の実施例を示す回路図である。
【図18】本発明の他の実施例を示す回路図である。
【図19】本発明の他の実施例を示す回路図である。
【図20】本発明の他の実施例を示す回路図である。
【図21】本発明の他の実施例を示す回路図である。
【図22】本発明の集積回路チップの平面図。
【図23】本発明の他の実施例である集積回路チップの平面図。
【図24】本発明の他の実施例である集積回路チップの平面図。
【図25】本発明の他の実施例である集積回路チップの平面図。
【図26】本発明の他の実施例である集積回路チップの平面図。
【図27】本発明の降圧回路の回路図。
【図28】本発明の他の実施例である降圧回路の回路図。
【図29】本発明の他の実施例である降圧回路の回路図。
【図30】入出力回路の回路図。
【図31】レベルホールド付レベル変換回路の回路図。
【図32】他のレベルホールド付レベル変換回路の回路図。
【図33】スタンバイ制御回路の回路図。
【図34】本発明のマイクロコンピュータのブロック図。
【図35】入出力回路の断面図。
【図36】本発明のマスクROMの回路図。
【図37】本発明のマスクROMの他の回路図。
【図38】図37のマスクROMの部分断面図。
【図39】本発明のマスクROMの他の回路図。
【図40】は図39のマスクROMの部分断面図。
【図41】は本発明のマスクROMの他の回路図。
【図42】図41のマスクROMの部分断面図。
【図43】本発明のDRAMの回路構成図。
【図44】図43のセンスアンプの回路図。
【図45】図43のセンスアンプ駆動信号発生回路の回路図。
【図46】図43のメインアンプの回路図。
【図47】本発明のSRAMの回路図。
【図48】図47のワードデコーダ、ワードドライバ、レベル変換回路を示す回路図。
【図49】図47のセンスアンプ及びライト回路を示す回路図。
【図50】本発明のn型MOSトランジスタの要部拡大断面図。
【発明を実施するための形態】
【0037】
以下、本発明の半導体集積回路装置を図面を用いて説明する。
【0038】
図1および図2は、最小加工寸法0.18ミクロンの際に、トンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを同一シリコン基板上に設けた半導体集積回路装置の製造手順を説明する図である。図1は厚さの異なる絶縁膜を用いた本発明の第1の実施例を、図2は不純物濃度を利用した本発明の第2の実施例を示している。尚、ここで言う最小加工寸法は、通常はMOSトランジスタの加工ゲート長で規定され、ソースおよびドレインとゲート電極の重なりは殆ど無い。一方、ゲート長の形状加工寸法よりも、電気的な特性を評価して得られるゲート長を、敢えて短くする製造方法も存在する。その場合、電気的特性に基づいたゲート長、すなわち「実効ゲート長」が重要となる。図1および図2では、ゲート長の形状加工寸法と実効ゲート長とに殆ど差が無い形態を示すが、ゲート長の形状加工寸法より実効ゲート長を意図的に短くする製造方法でも、本技術の適用が可能である旨、明言しておく。
【0039】
図1を用いて本発明の第1の実施例を説明する。本実施例は、ゲート絶縁膜の厚さを変えることによってトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れないMOSトランジスタを製造する例である。本実施例はp型MOSトランジスタおよびn型MOSトランジスタ双方で、2種類のゲート絶縁膜厚を有するものを製造するが、図が煩雑になることを防ぐため、ここではp型MOSトランジスタの断面のみを記載する。n型シリコン基板101上に、熱酸化膜300nmからなる素子分離絶縁領域102、n型不純物層103およびn型不純物層104を形成する。103および104は平均濃度1×1017/cm3程度であり、本来、同一チップ内に存在するn型MOSトランジスタ(薄膜、厚膜共)との素子分離に必要な領域である。103および104への不純物導入方法は特に問わない。
各MOSトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ10nmのシリコンの熱酸化膜105を形成し、続いて厚さ120 nmのポリシリコン層106を全面に被着する。106全面にリンイオンを導入して、ポリシリコン層106内部のリン平均濃度を1×1020/cm3以上に調整する。この時のリンイオン導入方法は、加速エネルギー40KeV程度で2×1015/cm2程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚50nmのシリコン酸化膜からなるゲート電極保護膜107を被着する(a)。107の作用については、後述する。
【0040】
熱酸化膜105、ポリシリコン層106およびゲート電極保護膜107をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長0.18μm以上のゲート電極108を形成する。このゲート電極108は厚膜MOSトランジスタのゲート電極を構成する。ゲート電極をマスクとして、フッ化ボロンを20KeVで2×1014/cm2程度導入しp型導電層109Lとなし、ゲート電極108に対するLDD型(Lightly Doped Drain)ソース・ドレイン領域とする。その理由は、厚膜MOSトランジスタに印可される電圧は、ホットキャリアによる特性劣化の影響を受けなくなるほどには低くないからである。信頼性確保のため、LDD構造に代表される電界緩和構造の採用が望ましい。p型不純物の導入はイオン打込みを用い、平均濃度5×1018/cm3程度とする。これは、必用とするMOSトランジスタの特性に応じて、調整して構わない。
【0041】
ゲート電極108の側壁には窒化シリコンからなる厚さ100nmのサイドウォール・スペーサ110を形成する。サイドウォール・スペーサ110は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極108直下の酸化シリコン膜(この膜はゲート電極108のゲート絶縁膜として機能する)が浸食されないための保護膜として機能する。この直後にフッ化ボロンを20KeVで2×1015/cm2程度導入しp型導電層109となし、ゲート電極108に対するソース・ドレイン領域とする。p型不純物の導入はイオン打込みを用い、平均濃度5×1019/cm3程度とする。
【0042】
このように形成されたゲート電極108を有するMOSトランジスタのゲート絶縁膜は、本実施例では、10nmである。本例に示した0.18μmのゲート長でMOSトランジスタを設計した場合、電源電圧は1.8〜1.5Vとなる。ゲート酸化膜中の電界は1.8MV/cm2程度となる。トンネル電流は10−20A/cm2以下と非常に小さく、MOSトランジスタの正常な動作を妨げることはない。ゲートリーク電流による消費電力の増大もない。このp型MOSトランジスタは、ゲート絶縁膜が厚い(本実施例では10nm)ためにトンネル電流は殆ど流れない。このp型MOSトランジスタは、電源から主回路へ電荷を供給(ON時)したり遮断(OFF時)したりするために使用される。
【0043】
次に、サイドウォール・スペーサ110を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域102、ゲート電極108が形成された領域以外、即ちシリコン基板101が露出した表面に、厚さ3.5nmの熱酸化膜111を形成する。引き続き厚さ180nmのポリシリコン112を全面に被着させる。ポリシリコン112全面にリンイオンを加速エネルギー25 KeVで5×1015/cm2程度導入し、不純物平均濃度 1×1020/cm3程度のp型ポリシリコンにする。その直上に、膜厚100nmの酸化シリコン113を被着する(b)。113はゲート電極の保護膜である。
【0044】
熱酸化膜111、ポリシリコン112および酸化シリコン113をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長0.18μmのゲート電極114とする。ゲート電極114は薄膜MOSトランジスタのゲートを構成する。ここで、先の工程で形成した107がなければ、113の加工時には、厚膜MOSトランジスタのゲート電極106も同時に除去されてしまう。本製造形態では107は必要である。この直後に、フッ化ボロン20KeV、2×1015/cm2程度のイオン打込みによりp型ソース・ドレイン領域115を設ける(c)。薄膜MOSトランジスタで適用される電圧はかなり低くなるため、厚膜MOSトランジスタで懸念されるようなホットキャリアの影響は少なくなるので、LDD構造のような電界緩和構造とする必要はない。
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜116を形成した後、第1の金属配線層117をもって各トランジスタの端子を接続する(d)。必要に応じて、第2、第3の配線層を形成する。この薄いゲート酸化膜を有するMOSトランジスタは、電源電圧1.8Vという低電源電圧であっても、ゲート酸化膜にかかる電界は5MV/cm2以上となり、ゲートリーク電流は1×10―6A/cm2になる。この薄いゲート酸化膜を有するMOSトランジスタは、従来のスケーリング則に従って製造されており、主回路に使用するのに適している。尚、厚膜MOSトランジスタのゲート長は薄膜MOSトランジスタのゲート長、即ち、同一チップ内に存在するトランジスタの最小ゲート長よりも大きくすることが望ましい。厚膜MOSトランジスタのしきい値は薄膜MOSトランジスタのそれよりも高く設定する必要がある。しかし、同一のゲート長でゲート酸化膜のみを厚くすると、しきい値が低くなる傾向にあることがよく知られている。しきい値が低くなると、MOSトランジスタが完全にオフしない状態になりやすい、即ち、サブスレッショルド電流により、薄膜MOSトランジスタに電流が供給されてしまう。これでは本発明の効果を発揮できなくなる。この現象は、ソース・ドレインの距離を大きくする、即ち、ゲート長を大きくすることで解決できる。この方法は、一般に「スケーリング則」として呼び習わされてきた、MOSトランジスタの設計指針と整合性が良い。即ち、スケーリングしなかったMOSトランジスタを適用すれば十分である。但し、その分、面積が増大することは否めない。
【0045】
他の方法として、厚膜MOSトランジスタのチャネル部の不純物濃度を高くする方法が挙げられる。この手法は、先の方法よりもゲート長を小さくできるので、チップにおけるMOSトランジスタの占める面積を小さく抑える長所がある。短所としては、MOSトランジスタの内部にかかる電界が、スケーリング則で規定される以上に大きくなるため、MOSトランジスタの耐圧や信頼性が低くなることである。
【0046】
図50は、n型MOSトランジスタのみを記載した形態である。これは図1で説明したMOSトランジスタと同一基板上に製造することを前提にしている。以下、簡略に製造方法を説明する。
n型シリコン基板5101上に、熱酸化膜300nmからなる素子分離絶縁領域5102、n型不純物層5103およびn型不純物層5104を形成する。5103および5104は平均濃度 1×1017/cm3程度であり、本来、同一チップ内に存在するp型MOSトランジスタ(薄膜、厚膜共)との素子分離に必要な領域である。5103および5104への不純物導入方法は特に問わない。
各MOSトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ10nmのシリコンの熱酸化膜5105を形成し、続いて厚さ120 nmのポリシリコン層5106を全面に被着する。6106全面にボロンイオンを導入して、ポリシリコン層5106内部のボロン平均濃度を 1×1020/cm3以上に調整する。この時のボロンイオン導入方法は、加速エネルギー40KeV程度で2×1015/cm2程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚50nmのシリコン酸化膜からなるゲート電極保護膜5107を被着する(a)。
【0047】
熱酸化膜5105、ポリシリコン層5106およびゲート電極保護膜5107をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長0.18μm以上のゲート電極5108を形成する。このゲート電極5108は厚膜MOSトランジスタのゲート電極を構成する。ゲート電極をマスクとして、ヒ素を35KeVで2×1014/cm2程度導入しn型導電層5109Lとなし、ゲート電極5108に対するLDD型(Lightly Doped Drain)ソース・ドレイン領域とする。その理由は、図1で詳述した通りである。このn型不純物の導入はイオン打込みを用い、平均濃度 5×1018/cm3程度とする。これは、必用とするMOSトランジスタの特性に応じて、調整して構わない。
【0048】
ゲート電極5108の側壁には窒化シリコンからなる厚さ100nmのサイドウォール・スペーサ5110を形成する。サイドウォール・スペーサ5110は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極5108直下の酸化シリコン膜(この膜はゲート電極5108のゲート絶縁膜として機能する)が浸食されないための保護膜として機能する。この直後にリンを40KeVで2×1015/cm2程度導入しn型導電層5109となし、ゲート電極5108に対するソース・ドレイン領域とする。n型不純物の導入はイオン打込みを用い、平均濃度 5×1019/cm3程度とする。
【0049】
このように形成されたゲート電極5108を有するMOSトランジスタのゲート絶縁膜は、本実施例では、10nmである。
【0050】
次に、サイドウォール・スペーサ5110を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域5102、ゲート電極5108が形成された領域以外、即ちシリコン基板5101が露出した表面に、厚さ3.5nmの熱酸化膜5111を形成する。引き続き厚さ180nmのポリシリコン5112を全面に被着させる。ポリシリコン5112全面にボロンイオンを加速エネルギー40KeVで5×1015/cm2程度導入し、不純物平均濃度1×1020/cm3程度のn型ポリシリコンにする。その直上に、膜厚100nmの酸化シリコン5113を被着する(b)。
【0051】
熱酸化膜5111、ポリシリコン5112および酸化シリコン5113をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長0.18μmのゲート電極5114とする。ゲート電極5114は薄膜MOSトランジスタのゲートを構成する。この直後に、ヒ素40KeV、2×1015/cm2程度のイオン打込みによりn型ソース・ドレイン領域5115を設ける(c)。
【0052】
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜5116を形成した後、第1の金属配線層5117をもって各トランジスタの端子を接続する(d)。必要に応じて、第2、第3の配線層を形成する。
【0053】
図2を用いて本発明の第2の実施例を説明する。本実施例は、ゲートおよびソース部分の不純物濃度を変えることによってトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れないMOSトランジスタを製造する例である。本実施例では、第1の実施例(図1)と同様に、p型MOSトランジスタの断面のみを記載する。n型シリコン基板201上に、素子分離絶縁領域202、n型不純物層203およびp型不純物層204を形成する。ここでn型不純物層203は、主回路を構成するトランジスタのウエル領域に供するものであり、n型不純物層204は主回路への電源供給および電源遮断用MOSトランジスタのウエルに供するものである。n型不純物層203および204の不純物平均濃度は1×1017/cm3程度である。n型不純物層203および204への不純物導入方法は特に問わない。各トランジスタを形成する領域に、しきい値調整用イオンをイオン打込みで導入した後、露出した基板表面に厚さ3.5nmのシリコンの熱酸化膜205を形成する。続いて、205直上全面に厚さは180nmのポリシリコン層206を被着する(a)。
【0054】
通常の回路動作をするためのトランジスタを形成する領域へは、リンイオン207aを加速エネルギー25KeVで5×1015/cm2導入して、n型ポリシリコン207とする。
【0055】
電源遮断の機能を持つトランジスタを形成する領域へのリンイオン208aの導入は、ボロンイオン207aよりも飛呈の小さい15KeV程度の低エネルギー加速のボロンイオンあるいは同エネルギーの場合はフッ化ボロンで行ない、p型ポリシリコン208を形成する(b)。
【0056】
これらのボロンイオン導入工程の差異により、電源遮断の機能を持つトランジスタのゲート電極は上部のみ不純物濃度が高くなり(ほぼ1×1020/cm3)、ゲート絶縁膜に近いゲート電極下部の不純物濃度は低くなる(ほぼ1×1017/cm3)。従って、ゲート電極下部のキャリア濃度は低くなり、ゲート絶縁膜の厚いMOSトランジスタに電気的に類似した特性を示す。即ち、ゲート絶縁膜に流れるトンネル電流を小さく抑えることができる。
【0057】
リンイオン207aおよび208aの打込み後、全面に100nmのシリコン酸化膜209を堆積する。熱酸化膜205、n型ポリシリコン208、およびシリコン酸化膜209をフォトリソグラフィとドライエッチング工程により加工し、ゲート電極210および211を形成する(c)。ゲート電極210のゲート長は0.18μmとする。ゲート電極211はゲート酸化膜が厚く見えるので、ショートチャネル効果を考慮してゲート長を0.18μm以上とする。ゲート電極210および211形成直後にp型導電層212を形成し、ゲート電極210に対するソース・ドレイン領域とする。同様に、p型導電層213を形成し、ゲート電極211に対するソース・ドレイン領域とする(d)。p型不純物の導入はイオン打込みを用い、フッ化ボロンを20KeV、2×1015/cm2程度導入する。ショートチャネル効果抑制のためのイオン打込みは、図が煩雑になることを防ぐためここでも記載を省略してある。層間絶縁膜214を形成した後、第1の金属配線層215をもって各トランジスタの端子を接続する。必要に応じて、第2、第3の配線層を形成する。なお、第2の実施例(図2)の方法は、酸化膜のトンネル電流を根本的に低減させるまでの効果はないので、図1記載の形態よりは消費電力低減効果は小さい。一方、単なるイオンの打ち分けのみで済むプロセスであるから、簡便に製造できる長所がある。製造後のチェックは、実際に動作させる必要がある図2のプロセスによるものよりも、ゲート絶縁膜の厚さを測定するだけで良い図1のプロセスによるものの方が有利である。
【0058】
次に、図3および図4を用いて本発明の第3の実施例を説明する。図3および図4は本発明に係わる半導体集積回路装置の具体的構成例で、図3は本実施例のレイアウト図であり、図4は、図3のレイアウト図のA−A’間の断面図である。本回路装置は連続した2NANDゲート回路をもった例である。
【0059】
図3において、MPおよびMNは電源遮断用(制御回路用)のMOSトランジスタであり、ゲート絶縁膜の厚さは5nm程度でも使用可能であるが、本実施例では10nmである。また、TPおよびTNは論理回路用(主回路用)のMOSトランジスタであり、ゲート絶縁膜の厚さは3.5nmである。本実施例ではこのように、ゲート絶縁膜の厚さの異なる2種類のMOSトランジスタを用いている。このとき、ゲート絶縁膜の厚さの厚いMOSトランジスタのゲート長LMは、ゲート絶縁膜の厚さの薄いMOSトランジスタのゲート長よりも大きくしている。これは前述の通り、ゲート絶縁膜に適したゲート長を設定する必要があり、絶縁膜が厚いときにゲート長が短いと、ソース・ドレイン間のサブスレッシショルドリークが生じ、on/offが完全に行えなくなるからである。
【0060】
図4を用いて本実施例における半導体集積回路装置の内部構造を説明する。この実施例においては基本的に薄膜MOSトランジスタを用いて高速の動作を得ているが、薄膜MOSトランジスタの待機時におけるリーク電流の消費を防止するために、待機時の電源を遮断するスイッチを設けるものである。そして、このスイッチの部分にはトンネルリーク電流の小さな厚膜MOSトランジスタを用いる。
【0061】
n型基板301上にp型ウエル302を設け、素子分離領域303を設ける。304ないし307は論理回路用MOSトランジスタTPのソース・ドレイン領域、308および309は電源遮断用MOSトランジスタMPのソース・ドレイン領域である。310および311は論理回路用MOSトランジスタTPのゲート電極、312は電源遮断用MOSトランジスタMPのゲート電極である。GITはTPのゲート酸化膜、GIMはMPのゲート酸化膜である。
【0062】
第1の層間膜313を形成し、それを穿孔して第1の配線層314,315,316,317により各トランジスタのソース、ドレインおよびゲート電極に結線する。配線層314および316は論理回路用MOSトランジスタpMOSLのソース領域へ、配線層315は論理回路用MOSトランジスタpMOSLのドレイン領域へ接続されている。配線層317は論理回路用MOSトランジスタpMOSLのソース領域と電源遮断用MOSトランジスタpMOSVのドレイン領域を接続している。配線層318は電源遮断用MOSトランジスタpMOSVのソース領域へ接続されている。
【0063】
第2の層間膜319を形成した後、それを穿孔して第2の配線層320,321を前記第1の配線層の所望の領域に結線する。配線層320は電源遮断用MOSトランジスタpMOSVのドレインをシャントする。配線層321は電源遮断用MOSトランジスタpMOSVのソースをシャントする第1の電源線である。配線層321は穿孔した第2の層間膜319を通じて第1の配線層318へ結線される。以上のレイアウトにより、論理回路用MOSトランジスタpMOSLおよびnMOSLで構成される論理回路と第1の電源との接続を電源遮断用MOSトランジスタpMOSVで制御できる。なお、ここでもp型の電源遮断用MOSトランジスタpMOSVのみを記したが、厚いゲート絶縁膜を有するn型の電源遮断用MOSトランジスタnMOSVを、論理回路用MOSトランジスタnMOSLと第2の電源線の間に接続することもできる。以降説明する回路図(図5,図6ないし図9参照)ではこの構成も記載してある。
【0064】
図5を用いて本発明の第4の実施例を説明する。図5は、本発明を最も簡単なインバータ回路に適用したものである。
【0065】
図5において、L1はCMOSインバータであり、TP1およびMP1はp型MOSトランジスタ、TN1およびMN1はn型MOSトランジスタである。(本出願のトランジスタ回路図では以降、p型MOSトランジスタはゲート端子部に○印を付けて記す。)TP1およびTN1はそれぞれ図1のTPおよびTNに対応する。TP1およびTN1のMOSトランジスタのゲート絶縁膜厚はMP1およびMN1のMOSトランジスタのゲート絶縁膜厚よりも薄い。以下、TP1およびTN1のように薄いゲート絶縁膜を使用したトランジスタを薄膜MOSトランジスタまたは薄膜トランジスタ、MP1およびMN1のように厚いゲート絶縁膜を使用したトランジスタを厚膜MOSトランジスタまたは厚膜トランジスタと記す。(本出願のトランジスタ回路図では以降、薄膜MOSトランジスタは円で囲んで示す。)なお、通常、TFT(Thin Film Transistor)と呼ばれる薄膜トランジスタは絶縁基板上に薄膜形成技術で作ったものであるが、本発明でいう薄膜、厚膜トランジスタは単純にゲート絶縁膜の厚さの比較だけで便宜上定義付けしているものであることに注意されたい。
【0066】
CMOSインバータL1と第1の電源Vdd,第2の電源Vssの間に厚膜MOSトランジスタMP1およびMN1が挿入されている。この回路を使用して信号を処理する際(定常時)には、制御信号CSを‘H’とする。この信号により、厚膜MOSトランジスタMP1およびMN1はONし、第1の電源Vddおよび第2の電源Vssを直接インバータL1に接続する。CMOSインバータL1は薄膜MOSトランジスタTP1およびTN1で構成されているので、そのゲート・ソース間およびゲート・ドレイン間にリーク電流(トンネル電流)が流れる。このリーク電流は厚膜MOSトランジスタMP1およびMN1を通じて第1の電源Vddと第2の電源Vss間に流れ、回路全体としての消費電力が増加する。この回路を使用しない時、すなわち待機時には、制御信号CSを‘L’とする。この時、厚膜MOSトランジスタMP1およびMN1はOFFし、第1の電源Vdd,第2の電源VssとCMOSインバータL1は分離される。上記ゲート・ソース間およびゲート・ドレイン間のリーク電流は、厚膜MOSトランジスタMP1およびMN1がオフであるため第1の電源Vddと第2の電源Vss間に流れることはない。この時、第1の電源Vddおよび第2の電源Vssが供給されないのでCMOSインバータL1はインバータとして機能しないが(CSが‘L’の時、出力OUTはハイインピーダンス状態になる。)、厚膜MOSトランジスタMP1およびMN1によって、上記リーク電流による消費電力増加を防ぐことができる。この実施例では厚膜MOSトランジスタのゲート絶縁膜の厚さを3.5nm、薄膜MOSトランジスタのゲート絶縁膜の厚さを6.0nmとしたが、膜厚の差が少しでもあれば(すなわち、厚膜トランジスタのトンネルリーク電流が薄膜トランジスタのトンネルリーク電流より少なければ)、待機時のリーク電流減少の効果を得ることができる。なお、通常クロックドインバータ回路と呼ばれる回路はCSをクロック入力にした形になっているが、MP1とTP1およびMN1とTN1が直列接続になっていれば、MP1とTP1の順番および、MN1とTN1の順番を変えても回路動作には支障がない。本発明の回路ではMP1とTP1の接続順番を変えたり、 MN1とTN1の接続順番を変えたりするとその効果がなくなるという点で性質の異なるものである。
【0067】
次に、図6および図7を用いて本発明の第5の実施例を説明する。本実施例は、本発明を薄膜PMOSトランジスタTP1ないしTP3と薄膜n型MOSトランジスタTN1ないしTN3から構成された3段構成のCMOSインバータに適用した実施例である。
【0068】
同図において、p型MOSトランジスタMP1ないしMP3およびn型MOSトランジスタMN1ないしMN3は厚膜トランジスタである。
【0069】
図6では、回路の第1の電源Vddおよび第2の電源Vssと3個のCMOSインバータの各電源電極Vcd1,Vcs1ないしVcd3,Vcs3間に厚膜MOSトランジスタを挿入している。厚膜MOSトランジスタに印加する制御信号CSを‘L’にすることで、薄膜MOSトランジスタTP1ないしTP3、TN1ないしTN3のゲート・ソース間およびゲート・ドレイン間に流れる電流を小さくすることができ、消費電力を削減できる。
【0070】
図7の実施例では、3段のインバータを形成する薄膜MOSトランジスタのソースを仮想電源線Vcd0,Vcs0に接続し、仮想電源線Vcd0,Vcs0および第1の電源Vdd,第2の電源Vssの間に厚膜MOSトランジスタを挿入している。この構成により図6の場合と同様の効果が得られる。
【0071】
図6と図7を比較すると、図7の方が小面積になることが多い。MP1ないしMP3およびMN1ないしMN3のゲート幅は、それぞれのインバータの遅延時間が、MP1ないしMP3およびMN1ないしMN3を挿入したことにより遅くならないように決定する必要がある。図6の場合にはたとえばMP1およびMN1のゲート幅はTP1およびTN1のゲート幅と同じ大きさ程度にすることになる。ところが、図7ではそれぞれのインバータの活性化率を考慮に入れてMP1およびMN1のゲート幅を決めることができる。すなわち、MP1およびMN1に接続されている論理回路(図7の例では3段のインバータ)の最大活性化率を考慮してMP1およびMN1のゲート幅を決める。図7の例では3段のインバータのうち、一度に動作するインバータは1段だけなので、その1段のインバータに十分に電流を供給できるようなゲート幅にMP1およびMN1を設計すればよい。結果的には図6のMP1ないしMP3およびMN1ないしMN3のゲート幅と同じゲート幅程度で済むことになり、図7の方が図6よりも小面積になる。
【0072】
図8を用いて本発明の第6の実施例を説明する。図8は、図7に示した第5の実施例にレベルホルダLH1を接続し、制御信号CSが‘L’になってインバータの動作が停止し、出力(OUT2)がハイインピーダンス状態になっても、出力OUTのレベルを保持できるようにした実施例である。制御信号CSが‘H’から‘L’に変わったときに、‘H’のときの最後の論理レベルを保持する。ここではレベルホルダLH1としてインバータ2個によるラッチで実現しているが、制御信号CSが‘L’のときに出力OUTのレベルが保持でき、出力OUTを入力とする次段の回路に影響がないようなものであれば如何なるものでもよい。
【0073】
本実施例ではレベルホルダー回路LH1は高速性を要求しないものとし、厚膜MOSトランジスタで構成してリーク電流を押さえた。高速性を要求する場合には、レベルホルダー回路は薄膜MOSトランジスタで構成することもできるが、インバータ本体よりリーク電流が増えては意味がないので、設計に留意する必要がある。
【0074】
また、レベルホルダー回路の挿入する場所は回路中のどこであっても良いわけではない、たとえば図8で、OUT1やOUT2に挿入しても意味がない。制御信号CSが‘L’のときも論理レベルを保持する必要のある信号線(図8ではOUT3)に挿入する必要がある。
【0075】
図9を用いて本発明の第7の実施例を説明する。上述した図5(第4の実施例)ないし図8(第6の実施例)では薄膜MOSトランジスタで「インバータ」を形成した実施例を示したが、薄膜MOSトランジスタで構成された回路であれば如何なる機能をもつものでもよい。この例を図9に示す。図9は、図5のインバータを2入力(IN1,IN2)を有するNANDゲートに変えたものである。この構成によっても図5と同様に消費電力の増加を防ぐことができる。
【0076】
図5ないし図9に示した実施例では、制御信号CSにつながれた制御回路として厚い酸化膜で構成された厚膜MOSトランジスタを用いているが、制御信号CSによって薄膜MOSトランジスタのゲート・ソース間およびゲート・ドレイン間のリーク電流の量を制御できるものであれば如何なるものでもよい。例えば、図2に示した製造工程に対応した、ゲート電極の空乏化率が主回路のそれより大きいMOSトランジスタや、薄膜ゲート絶縁膜であってもゲートリークが小さいゲート絶縁膜で構成されたMOSトランジスタで構成してもよい。
【0077】
また、図5ないし図9に示した実施例では、MOSトランジスタの基板電極について特に言及していないが、本発明ではその接続は特に規定しない。例えば、p型MOSトランジスタの基板電極は第1の電源Vddに、n型MOSトランジスタの基板電極は第2の電源Vssに接続してもよい。また、図5では薄膜MOSトランジスタTP1の基板電極をVcd1に、薄膜トランジスタTN1の基板電極をVcs1に接続してもよい。この場合、主回路であるインバータL1に、基板電極を電源に接続しているCMOSインバータの標準セルをそのまま使用できる。
【0078】
図1および図2に記載した手順で製造した半導体集積回路装置は、下記、図5ないし図9全ての回路構成に適用できる。さらに図5ないし図9に記載された実施例は、その回路の動作頻度が小さい回路へ用いればより効果がある。たとえば,メモリ回路のワードデコーダ・ドライバ回路が挙げられる。シングルポートのメモリ回路の場合,ワード線数だけあるワードデコーダ・ドライバ回路は一度に一つのワードデコーダ・ドライバ回路しか活性化されない。他の多数あるワードデコーダ・ドライバ回路は不活性のままであり、ゲートリークがあると定常電流が流れ消費電力が増加する。上記実施例を用いれば、多数ある不活性のワードデコーダ・ドライバ回路の消費電力を低減できる。
【0079】
図12〜図19は薄膜MOSトランジスタTP1−TP4,TN1−TN4で構成された回路における待機時のリーク電流を低減するための厚膜MOSトランジスタの挿入方法の他の例を示す。
【0080】
図12と図13は待機時間中のINとOUTの論理レベルが等しい場合の例である。
図12に示すように待機時間中にIN=OUT=‘H’であることがわかっていれば、Vss側のみにスイッチMN1を挿入すればよく、Vdd側には不要である。
【0081】
図13に示すように待機時間中にIN=OUT=‘L’であることがわかっていれば、Vss側のみにスイッチMP1を挿入すればよく、Vdd側には不要である。LH1はレベルホールド回路で、待機時間中に出力をホールドするものである。
【0082】
図14〜図17は待機時間中のINとOUTの論理レベルが異なる場合の例である。
【0083】
図14に示すように、待機時間中にINとOutの論理レベルが異なる場合には、IN−OUT間のリークを防止するために、INまたはOUTにスイッチを挿入する。IN=‘H’,OUT=‘L’の場合は、VssとOUTに入れるかVddとINに入れる。図14はVssとOUTにスイッチNM1とスイッチMP4,MN4を入れたものである。
【0084】
図15はスイッチをVssとOUTに入れるのではなく、VddとINに入れたものである(MP1,MP5,NM5で示される)。負荷駆動能力の必要なOUTにスイッチを入れる場合、そのスイッチは大きなゲート幅のMOSトランジスタで構成する必要があるため望ましくないので、実用上は図15の例の方が良い。
【0085】
図16に示すように、待機時間中にINの論理レベルがOutの論理レベルと異なる場合には、IN−OUT間のリークを防止するために、INまたはOUTにスイッチを挿入する。IN=‘L’,OUT=‘H’の場合は、VddとOUTにスイッチMP1とMP4,MN4を入れる。
【0086】
図17はスイッチをVddとOUTに入れるのではなく、VssとINに入れたものである(MN1,MP5,NM5で示される)。負荷駆動能力の必要なOUTにスイッチを入れることは望ましくないので、実用上は図17の例の方が良い。
【0087】
図18は待機時のIN,OUTの論理レベルは不明だが、IN=OUTであることがわかっている場合の例であり、VddとVssにスイッチMP1とMN1を入れれば良い。inとoutにはスイッチは不要である。
【0088】
図19は入力信号が複数(IN1,IN2) ある場合の例を示す。待機時にはIN1=‘H’,IN2=OUT=‘L’であり、VddとIN1にスイッチMP1とMP5,MN5を入れれば良い。
【0089】
図12から図19の例で明らかなように、ゲートリーク電流を削減するための厚膜MOSトランジスタの挿入箇所は回路によって最適な場所がある。したがって、回路全体で同一の挿入方法にする必要はなく、回路ブロック毎に最適な箇所に挿入すればよい。
【0090】
図20と図21は、レベルホールド回路LH1の他の例を示す。
【0091】
図20はインバータ2段構成としており、後段のトランジスタの電流駆動能力は、INに接続されている論理ゲートのトランジスタのそれより十分小さく、また、その論理ゲートのトンネルリーク電流より十分大きくする。
【0092】
図21は後段をクロックドインバータにした例であり、トランジスタの電流駆動能力の設計自由度が大きくなる効果がある。
【0093】
以上の実施例の説明では、トランジスタのしきい値については何も限定していないが、薄膜MOSトランジスタを低しきい値にし、厚膜MOSトランジスタをそれよりも高しきい値にするのが効果的である。トランジスタを低しきい値にするといわゆるサブスレッショルドリーク電流がソース・ドレイン間に流れるが、電源間に挿入した高しきい値の厚膜MOSトランジスタでそのリーク電流をカットすることができる。以下の図22からの実施例では基本的に厚膜MOSトランジスタはサブスレッショルドリーク電流が問題にならない程度のたとえば0.5V程度の高しきい値で、また、薄膜MOSトランジスタはたとえば0.1V程度の低しきい値で構成した例を示す。
【0094】
また、以上の実施例では薄膜MOSトランジスタのゲート端子に入力される電圧と厚膜MOSトランジスタのゲート端子に入力される電圧との関係については何も言及していないが、厚膜MOSトランジスタのゲート端子に入力される電圧を薄膜MOSトランジスタのゲート端子に入力される電圧よりも高くすると効果的である。厚膜MOSトランジスタのゲート酸化膜は厚いために薄膜MOSトランジスタよりも高い電圧を印加でき、これにより厚膜MOSトランジスタの電流駆動能力を高めるられる。図5から図21までの実施例ではCSおよび/CSの信号振幅を大きくすればよい。その時には、厚膜MOSトランジスタのゲート長は薄膜MOSトランジスタのゲート長よりも長くするのがよい。厚膜MOSトランジスタのしきい値を高くできるし、高電圧で動作する厚膜MOSトランジスタのデバイスの信頼性を向上させることができる。以下の図22からの実施例では基本的に厚膜MOSトランジスタにはたとえば3.3V程度の高電圧を印加し、また、薄膜MOSトランジスタにはたとえば1.5V程度の低電圧を印加した例を示す。
【0095】
以下に本発明を用いた各種の半導体集積回路例を示す。
【0096】
図22は本発明による半導体集積回路のブロック図を示したものである。以下の図において、面積比率において主に薄膜MOSトランジスタで構成されている回路ブロックを実線で、厚膜MOSトランジスタで構成される回路ブロックを点線で、両者が混在する回路ブロックを両者で囲んで区別した。
【0097】
CPUコアなどからなる主回路2201は入出力回路2202を介して、入出力端子と信号をやりとりする。主回路2201はまた、メモリ直接周辺回路2204を介してメモリセル2205(例えばDRAMで構成される)と信号をやりとりする。スタンバイ制御回路(電源制御回路)2206は上記各モジュール内の薄膜MOSトランジスタに対してその電源等の制御をする。通常半導体集積回路チップ内の信号電圧とチップ外の信号振幅が異なるので、後述するレベル変換回路で信号振幅のレベル変換を行っている。
【0098】
図22において、点線で示されるメモリセル2205は主にトンネルリーク電流が無視しうるゲート酸化膜を有するMOS(厚膜MOSトランジスタ)により構成される。ゲート酸化膜は例えば5〜10nm程度の厚い酸化膜である。
【0099】
主回路2201、入出力回路2202、メモリ直接周辺回路2204、およびスタンバイ制御回路2206は薄膜MOSトランジスタを主として用いる。特に論理素子を多く含む主回路は、薄膜MOSトランジスタの割合が多い。
【0100】
これらの回路中にある薄膜MOSトランジスタは、図5から図21で詳述したように、待機時のリーク電流を低減するため電源制御用のスイッチで電源を遮断できるようにしてある。電源制御用スイッチとなるトランジスタにはリーク電流があると意味がないので、厚膜MOSトランジスタを用いる。これら電源スイッチ用MOSはスタンバイ制御回路2206からの制御によりon/offが行われる。
【0101】
また、この半導体集積回路装置の中で、電源スイッチ用の厚膜MOSトランジスタの他に、チップ外部からの大きな信号振幅の入力が直接かかる部分のトランジスタ(I/O回路等)にも厚膜MOSトランジスタを用いる。これは大きな信号振幅が入力されるI/O回路には高ゲート耐圧MOSが必要で、一般に厚膜MOSトランジスタはゲート耐圧が高いためである。I/O回路に用いる高耐圧MOSトランジスタに図5から図21までで説明した薄膜MOSトランジスタのゲートリーク削減のための厚膜MOSトランジスタを用いることができる。両者のMOSトランジスタに同じ厚膜MOSトランジスタを用いることでプロセスの簡単化が実現できる。
【0102】
メモリセル2205は待機時にデータを保持する必要のあるメモリで、これらはトンネルリーク電流が無視しうる厚膜MOSトランジスタで構成される。メモリセルに厚膜MOSトランジスタを使用すれば動作速度が遅くなるが、ゲートリークによる消費電力増加の問題がないので、待機時にメモリセルに電源を供給し続けることができる。逆に、待機時に情報を保持する必要がないメモリはそのメモリセルに薄膜MOSトランジスタを使用することができる。待機時には、メモリセルに蓄えられている情報は消えてしまうが、メモリセルに供給する電源をオフすることによってゲートリークによる消費電力増加を防ぐことができる。また、メモリの容量が小容量で待機時に電源を供給し続けてもゲートリークによる消費電力増加が無視できるのであれば、同様にメモリセルを薄膜MOSトランジスタで構成することができる。たとえばレジスタファイル等は小容量であるためリーク電流がそれほど問題にならず、速度が重視される。このようなメモリは薄膜MOSトランジスタで構成することが望ましい。また、本実施例の半導体集積回路装置においては、特にラッチ、フリップフロップ等のメモリ回路は高速を要求されるために薄膜MOSトランジスタを用いることが望ましい。なお、高電圧で駆動され、早い応答性が要求されない回路、例えば前述の薄膜MOSトランジスタの電源制御用のスイッチは厚膜MOSトランジスタを用いることが望ましい。
【0103】
図22の例ではチップは少なくとも2種類の電源で駆動されており、電源Vcc2はVcc1より大きく設定されている。厚膜MOSトランジスタは電流供給能力の高いVcc2により駆動されることとし、薄膜MOSトランジスタはVcc1により駆動されることとする。以下の実施例ではVcc1は1.5V、Vcc2は3.3Vと仮定しているが、それぞれVcc2>Vcc1の関係を満たせばどのような値であってもよいことは言うまでもない。
【0104】
以上で説明した図22の半導体集積回路では、主な部分を薄膜MOSトランジスタで構成しているので、高速の動作が可能となる。
【0105】
図23は半導体集積回路の他の実施例である。基本構成は論理回路などで構成される主回路2301と、入出力回路2302、およびスタンバイ制御回路2303で構成されている。この例では、外部から供給される3.3Vの電圧Vcc2を降圧回路2304で1.5VのVcc1に降圧させる。降圧回路2304は主回路などと同一のチップ上にあってもよいし、別のチップ上に形成されていてもよい。主回路2301は、主に薄膜MOSトランジスタで構成され、高速動作が可能となる。降圧回路2304は主に厚膜MOSトランジスタで構成される。入出力回路2302、スタンバイ制御回路には薄膜と厚膜のMOSトランジスタが混在する。これらの回路において、薄膜MOSトランジスタはVcc1で、厚膜MOSトランジスタはVcc2で駆動することとする。スタンバイ制御回路は、リーク電流による電力損失を押さえるために、回路の待機時に降圧回路2304の出力をオフにする。また、入出力回路2302から主回路2301への出力も‘L’とする。主回路2301への入力が‘L’になり、かつ主回路に供給される電源電圧が0Vになるため、主回路中の主なノードの電位が‘L’になりトンネルリークによる消費電力増加を削減できる。なお、薄膜MOSトランジスタを低しきい値にした場合、サブスレッショルドリーク電流による消費電力増加も同時に削減できることは言うまでない。
【0106】
図24は他の実施例であり、図23と共通の部分は同じ符号で示した。この実施例では外部から2種の電源Vcc1とVcc2がチップに供給されるが、Vcc1は厚膜PMOSトランジスタで構成されたスイッチ2404を介して主回路2301などに供給される。待機時にはスタンバイ制御回路2303により、スイッチ2404がオフになり、Vcc1の給電がオフとなる。また、図23と同様に待機時には出力回路2302から主回路2301への出力は‘L’となる。スイッチ2404は主回路などと同一のチップ上にあってもよいし、チップ外に外づけしたパワーMOSトランジスタであってもよい。ここでスイッチ2404は厚膜MOSトランジスタで構成されている。図23と同様に、主回路2301への入力が‘L’になり、かつ主回路に供給される電源電圧が0Vになるため、主回路中の主なノードの電位が‘L’になりトンネルリークによる消費電力増加を削減できる。
【0107】
図25は図23にさらに主回路の動作速度ばらつきを補償する回路を組み込んだ実施例を示す図である。先の実施例と同様の構成は同一の番号を付した。この実施例では主回路2501は遅延モニタ回路MONIを備えている。遅延モニタ回路MONIは主回路中の論理回路の遅延時間をモニタするものである。したがって、この遅延モニタ回路は原則として主回路の薄膜MOSトランジスタと同様の薄膜MOSトランジスタで構成する。遅延モニタ回路は、例えばリングオシレータで構成される。Vcc2からVcc1を作る降圧回路2504は、主回路中の遅延モニタ回路MONIからの信号に応じて、主回路のトランジスタの製造及び温度等の環境の変化による主回路を構成する論理回路の遅延時間のばらつきを補償するようにVcc1の値を制御する。これは例えば図28に示すようなPLL方式で実現される。たとえば、温度が上昇し、主回路を構成する論理回路の遅延時間が遅くなったときには、降圧回路2504はその出力Vcc1を上昇させる。また逆に、温度が低下し、主回路を構成する論理回路の遅延時間が速くなったときには、降圧回路2504はその出力Vcc1を下降させる。これにより主回路を構成する論理回路の遅延時間を一定に保つことができる。
【0108】
図26は他の実施例を示す図である。図25ではモニタ回路MONIによって主回路を構成する論理回路の遅延時間をモニタする実施例を示したが、ここでは、チップの製造時の検査で主回路を構成するMOSトランジスタあるいは論理回路の特性を測定し、そのデバイス情報を2605に格納しておく。この2605からの制御信号に基づいて、降圧回路2604はVcc1の値を決定する。たとえば、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも大きめに製造されたことが分かると、降圧回路2604がVcc1を設計値よりも大きな値で出力するように2605に記憶する。また逆に、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも小さめに製造されたことが分かると、降圧回路2604がVcc1を設計値よりも小さな値で出力するように2605に記憶する。このようにすることによって、製造ばらつきを補償できる。なお、2605に記憶するデバイス情報はトランジスタのしきい値でもよいし、トランジスタの飽和電流値でもよい、要は主回路を構成する論理回路の遅延時間を反映するものであればよい。また、その記憶方法は特に問わない。簡単な方法としてはたとえば図27の降圧回路のVrefの値をイオンビームによってヒューズ(アルミ配線等)を切断するFIB加工を用いた物理的な方法等で変化させる方法でもよい。
【0109】
図25の方法では、主回路のトランジスタの製造及び温度等の環境の変化を補償することができるが、図26の方法では、主回路のトランジスタの製造ばらつきのみを補償することができる。しかし、図26の方法の方が図25の方法よりも簡便で面積オーバーヘッドが小さくできるという利点がある。
【0110】
図25や図26の方法以外にも、製造及び温度等の環境の変化に伴う主回路の動作速度ばらつきを補償する方法は考えられるが、いかなる方法でもよい。
【0111】
図27は、図23で示した高電圧Vcc2を低い電圧Vcc1に変換する降圧回路(電圧リミッタ)2304の回路構成例である。この降圧回路はスタンバイ制御回路2303からの制御信号STBで制御され、Vcc1の供給をon/offする。電圧リミッタは高い電圧をとりあつかうので、原則として厚膜MOSトランジスタで構成する。ただし、位相補償容量CCはμA程度ならばリーク電流があってもよい。薄膜MOSトランジスタで形成した方が回路面積を小さくできる。特にCCは通常数百〜数千pFであるので、チップの面積縮小に効果がある。分圧回路DIV1を構成するトランジスタもμA程度のリーク電流は許容でき、リークがあっても分圧抵抗として働くだけなので、薄いゲート絶縁膜を有するMOSトランジスタで構成できる。
【0112】
図28は図25で説明した遅延モニタ回路MONIと降圧回路2504の詳細回路図である。遅延モニタとしてはCMOSインバータで構成したリングオシレータを用いている。この回路はPhase Locked Loop(PLL)を形成しており、遅延モニタMONIの発振周波数と主回路へのクロック信号f1とを周波数位相比較記PFDで比較し、レベル変換器LC3を通してチャージポンプ回路CPを駆動する。CPの出力はローパスフィルターLPFを通過して、Vrefとして出力される。このVrefの値をもとにVcc1が作られる。クロック信号f1に応じたVcc1が作られる。ここで、リングオシレータMONI、周波数位相比較器PFDは薄膜MOSトランジスタで構成する。また、チャージポンプは電源としてVcc2を用いるために厚膜MOSトランジスタで構成する。主回路をクロック信号f1に同期させて動作させることで、そのクロック周波数に最適な電源電圧で主回路を動作させることができる。
【0113】
図29は図28の遅延モニタ回路と降圧回路の他の例を示す。基本構成は図28と同様であるが、主回路に供給する電源Vcc1を遅延モニタ回路に供給するVcc3とを分離している。Vcc1とVcc3は本来同じ電圧であるが、Vcc1には主回路からノイズが混入することがある。そこで、Vcc1に混入するノイズの遅延モニタ回路への影響を低減するため、遅延モニタ回路への電源Vcc3をVcc1とは独立にしてモニタ精度を向上させている。
【0114】
図30は図22〜図26における入出力回路2202,2302の例を示す。ここでは1ビット分のみを示している。入出力回路はチップ内部と外部の信号を入出力端子PADを介して行う。SELが‘L’のときPADは入力端子となり、SELが‘H’のときは出力端子となる。LC1はレベル変換回路であり、スタンバイ制御回路2206,2303(図22〜図26参照)からの制御信号STBが‘L’のときにVcc1の振幅の信号を振幅の大きなVcc2の信号に変換して出力端子PADから外部に出力する。従ってレベル変換回路LC1と入出力端子PADの間のトランジスタはVcc2で駆動される厚膜MOSトランジスタで構成する。ここではPULLはプルアップする必要があるときに‘L’にしてPMOSのプルアップトランジスタでプルアップする。このPMOSは厚膜MOSトランジスタで構成する。回路のスタンバイ(待機)を示すSTBが‘H’のとき、チップ内部の薄膜MOSトランジスタは電源を遮断されているので、LC1は出力をホールドする。
【0115】
入力側においては、外部から入力されるVcc2の振幅を有する信号を、4004Pおよび4004Nで構成されるインバータでVcc1の振幅に変換する。従って、その二つのトランジスタはレベル変換前の信号を扱うので厚膜MOSトランジスタで構成する。待機時には4015P2によってPADからの信号はカットされ、INは‘L’に固定される。
【0116】
抵抗R1、R2、ダイオード4002D1、4002D2、トランジスタ4014Nは入力保護回路である。なお、ダイオード4002D1および4002D2はMOSトランジスタで構成しても良い。この入力保護回路中のMOSトランジスタは高耐圧の厚膜MOSトランジスタで構成する。
【0117】
図31は図30のレベルホールド及びレベル変換回路LC1の具体的な回路例を示している。スタンバイ制御信号STBによって、レベルホールド回路3101はVcc1の振幅の信号をホールドし、その後レベル変換回路3102でVcc2の振幅に変換して出力する。
【0118】
図32は図30のレベルホールド及びレベル変換回路LC1の他の具体的な回路例を示している。スタンバイ制御信号STBによって、レベルホールド回路3201はレベル変換回路3202からみて出力側にあり、Vcc2の振幅の信号に変換後の信号をホールドし出力する。
【0119】
図31と図32を比較すると、機能的には小さな振幅(Vcc1)の信号を大きな振幅(Vcc2)の信号にレベル変換し、STBが‘H’になったときにはその直前の値を出力し続けるという意味で同じである。ただし、図31の方が小面積で済むという利点がある。
【0120】
図33はスタンバイ制御回路2206,2303(図22〜図26参照)の例を示す。主回路2202,2301などから出されるSTBIN信号(Vcc1振幅)をVcc2にレベル変換してSTBおよびその反転信号/STBを作る。速度が重視されないので、リーク電流を防止するため主に厚膜MOSトランジスタで構成するが、Vcc1の信号振幅を扱う部分は薄膜MOSトランジスタを用いている(円で囲んだトランジスタ部分)。本図では、STBIN信号を出力する回路もSTB信号により待機状態になることを想定し、待機時にSTBIN信号が不定となるのを、STB出力を保持するようにゲート幅小(W小)のトランジスタ3301,3302でラッチをかけて保護している。
【0121】
図34はマイコンの実施例である。記憶容量が大きくてゲートリークが問題になるため、命令キャッシュ3401とデータキャッシュ3402のメモリセル3403,3404には厚膜MOSトランジスタを用いている。なお、消費電力よりも高速性を重視し、高速が要求される部分を薄膜MOSトランジスタで構成し、階層的なメモリ構造とすることもできる。また、同様に速度を重視するTLB(3410や3411中にある)やレジスタファイル(3405や3406)は薄膜MOSトランジスタを主体として消費電力を低減する。
【0122】
命令発行ユニット3412、汎用レジスタ3405、浮動小数点レジスタ3406、整数演算ユニット3407、浮動小数点演算ユニット3408、ロード・ストアユニット3409は、速度が重要であり、また、小容量であれば消費電力の影響は無視できるので薄膜MOSトランジスタで形成している。スタンバイ制御回路3413、入出力回路3414はすでに説明したものと同様なので説明は省略する。
【0123】
図35は、図30に示した入出力回路の部分断面図である。図中Aで示す部分は入力保護回路であり、Bで示す部分は入出力回路領域である。入出力回路領域はレベル変換回路を含んでいる。
【0124】
n型基板4006上にp型ウエル4007PとN型ウエル4007Nを設け、素子分離領域4008を設ける。4010P1,4009P1,4009P,4010N1は入力保護回路用MOSトランジスタpMOSLのソース・ドレイン領域である。R1およびR2は抵抗素子、4004P1,4004P2,4000N2,4000P2,4004N1,および4004N2はレベル変換回路MOSトランジスタのソース・ドレイン領域である。4004N4、4004P4はMOSトランジスタ4004P,4004Nのゲート電極である。4004N3、4004P3はMOSトランジスタ4004P,4004Nのゲート絶縁膜である。また、配線層4013は、コンタクトホール4012を介して電源を供給する。ここで、入力回路領域中レベル変換回路は厚膜MOSトランジスタ4004P3,4004N3で形成されている。その他の概略は図4に示す構成と同様である。
【0125】
図36〜図42は本発明のマスクROMの例を示すものである。マスクROMでは、基本的にビット線にプリチャージされた電荷を放電して接地電位とするか、そのまま保持して高電位に保つかで2値の情報を蓄積する。
【0126】
図36は拡散層プログラム方式のNOR型マスクROMのブロック図を示す。ワードデコーダ3604はN組の行アドレスとM組の列アドレスを受けて、メモリセルの中の一つのアドレス(メモリセル単位)を選択する。ワードドライバ3602はワードデコーダの出力を受けて当該メモリセル単位を駆動する。ここで、後述するようにメモリセルは厚膜MOSトランジスタで構成しているため、ワード線振幅は大振幅(Vcc2)になっている。このためワードドライバにはVcc2が給電された厚膜MOSトランジスタで構成されており、通常CPUなどから送られる小振幅(Vcc1)のアドレスは、レベル変換回路を通して信号振幅をVcc2の振幅に変換してワードドライバに接続されている。小振幅信号を扱うワードデコーダ3604は薄膜MOSトランジスタで構成されている。メモリセル3601を薄膜トランジスタで構成すると最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのゲートリーク電流)だけのリーク電流が、ワード線を通じてビット線に流れてしまう。このため厚膜トランジスタで構成している。従って、一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。メモリセル3601を薄膜トランジスタで構成すると非選択セルからのリーク電流がながれ、ビット線へのノイズの混入と同等の働きをし、S/Nを悪化させ、誤動作の原因となる。レベル変換回路3603、センスアンプ回路3605、スタンバイ制御回路3606は薄膜MOSトランジスタと厚膜MOSトランジスタの両者を含む。
【0127】
図36の例では“1”を保持するセルMMN00には、トランジスタを形成しないようにする。すなわち、拡散層を形成しない。ワード線W12を‘H’にするとMMN11がonになり、ビット線BL1は‘L’になる。一方“0”を保持するセルMMN11はトランジスタを構成し、ワード線W11を‘H’にしても、ビット線BL1は‘L’にならない。
【0128】
図37はイオン打ち込みプログラム方式のNOR型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル3701内部構成が若干異なる。ワード線W21,W22を‘H’にする際に、セルのトランジスタがonになるかoffになるかを、各MOSトランジスタの閾値電圧Vthで制御する。
【0129】
図38は図37のメモリセルの要部断面図である。ワード線を選択した時にMOSがonになるかどうかで、情報を決定する。ワード線の電圧(メモリセルのゲートに印加される電圧)は、ワードドライバの出力の電圧なので、この回路の場合はVcc2(>;Vcc1)となる。よって、高いVthとはVth>;Vcc2を意味する。低いVthの場合は、MOSがonになれば十分なので、Vth<;Vccc2となる。本実施例においては、ワード線W21に接続されるMOSのゲート絶縁膜直下の部分に低いVthとするための拡散層を設けている。
【0130】
図39はコンタクトホールプログラム方式のNOR型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル3901内部構成が若干異なる。各トランジスタMMN31,MMN32の構成は同一であるが、ビット線BL3に接続されているかどうかで、出力の‘H’と‘L’を制御する。
【0131】
図40は図39のメモリセル部分の要部断面図である。右側のMOSのはビット線BL3に接続されていない。
【0132】
図41はイオン打ち込みプログラム方式のNAND型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル4101の内部構成が若干異なる。MOSトランジスタはセルブロックを構成している。これらのMOSトランジスタの閾値を正にするか(エンハンスメント型)、負にするか(デプリーション型)で、記憶内容が“1”か“0”かが定まる。この例ではMMN4nをデプリーション型のMOSとする。選択ワード線BS4を‘H’にすると、ブロック選択トランジスタBSMN4がOnになる。同時にこのブロック内のワード線のどれかを選択して‘L’にする。選択されたワード線がW4nだった場合、このブロックにはセル電流が流れBSMN4を通じてビット線BL4に信号‘L’が出力される。
【0133】
図42は図41のメモリセルの要部断面図を示す。以上の図面で共通の部分は同一の符号をつけて説明を省略した。
【0134】
以上のように各種のマスクROMに本発明は適用できるが、NOR方式のメモリでは、MOSトランジスタが並列に多数アレイ化されており、入力が多いためリーク電流が多い構造なので、本発明によるリーク電流低減の効果が顕著である。
【0135】
図43は本発明に関わるDRAMの例である。主に厚膜MOSトランジスタで構成される入出力回路4311、スタンバイ制御回路4306、およびワードドライバ4312はVcc1よりも高電圧に設定されるVcc2,VPPで動作する。メモリセル4301中のトランジスタは、情報を電荷の形で貯めているキャパシタンスから電荷が漏れるのを防ぐために厚膜MOSトランジスタで構成する。その厚膜トランジスタを駆動するため、ワード線Wは大振幅で駆動する。このとき、従来のDRAMのようにキャパシタンスから電荷が漏れるのを防ぐという同様の目的で、メモリセル中のトランジスタを高しきい値にするのがよい。小振幅信号を扱うデコーダ4313、4318や、アドレスバッファ4315、4316は薄膜MOSトランジスタで構成し、低電圧のVcc1で駆動する。センスアンプ4305は厚膜MOSトランジスタと薄膜MOSトランジスタが混在する。
【0136】
入力回路4311に入力される信号Aiは大きな振幅Vcc2を有しているので、これを小振幅Vcc1にしてアドレスバッファ4315、4316、デコーダ4313、4318で取り扱う。このため入力回路はVcc1へのレベル変換前の回路は厚膜MOSトランジスタが適している。また、同様の理由で、出力回路4320も厚膜MOSトランジスタを有する。アドレスバッファ4315、4316、デコーダ4313、4318内の薄膜MOSトランジスタに供給する電源を厚膜MOSトランジスタで制御することは、既述の実施例と同様である。図示されていないが、ロウデコーダ4313中にはレベル変換回路があり、Vcc1の振幅の信号をより大きい振幅(Vpp)の信号にしてワードドライバ4321に供給している。
【0137】
本実施例では電圧Vcc2を3.3V,Vcc1を1.8V、Vppを3.6V、VDDを1.5Vとした。これらの電圧は外部から印加してもよいし、電圧コンバータを用いて内部で電圧変換して形成しても良い。
【0138】
図44には、図43のセンスアンプ4305の内部構成を示す。待機時にはビット線対B,/Bはプリチャージ回路PCによってVDD1/2にプリチャージされている。また、センスアンプ駆動線NCS,PCSは共にVDD1/2レベルにある。従って、センスアンプSAを構成するトランジスタTP11,TP12,TN11,TN12はいずれもソース、ドレイン、ゲートがすべて同じ電位にあるため、サブスレッシショルドリーク電流も、トンネルリーク電流も流れない。したがって、これらは薄膜MOSトランジスタで構成し、センス動作を高速化することができる。
【0139】
プリチャージ信号PCBは、待機時には高い電位(>;VDD1/2)である。そこで、プリチャージ回路を構成するトランジスタMN11−MN13は厚いゲート酸化膜を有するMOSで構成し、トンネルリーク電流を防止する。なお、ソースとドレインが同電位なので高しきい値である必要はない。
【0140】
入出力ゲートYGを構成するトランジスタMN14,MN15も厚膜MOSトランジスタで構成する。これらのトランジスタのゲートにはカラムデコーダの出力YSが入力されており、待機時には接地レベルにあるからである。
【0141】
図45は、図43のセンスアンプ回路4305の詳細を示す。入力信号のうち、Ai,Ajはアドレス信号、φはタイミング信号である。一般のメモリではメモリアレイが複数のサブアレイに分割されているため、選択されたサブアレイのセンスアンプのみを動作させるためにアドレス信号(通常はロウアドレス信号のうち上位の数ビット)が必要である。NANDゲートNA1及びインバータIV1,IV2は薄膜MOSトランジスタで構成する。待機時にはAi,Aj,φは‘L’,SANも‘L’,SAPは‘H’であるから、トンネルリーク電流を防止するために、NA1とIV1の電源側、IV2の接地側と入力にスイッチを入れて待機時の電源をカットする。また、SAN,SAPのレベルを保持するためにレベルホールド回路LH1,LH2を設ける。
【0142】
NCS,PCSのプリチャージ回路は、厚膜MOSトランジスタとする。駆動トランジスタMN20,MP20は厚膜MOSトランジスタとする。これらのトランジスタのソース、ドレイン、ゲートは待機時には全て異なる電位にあるので、それらの間のリークを防止するためである。
【0143】
図46は、図43のメインアンプ4309の構成例を示す。この例は2段階の差動アンプMA1,MA2で構成されている。これらのアンプを構成するトランジスタは薄膜MOSトランジスタとして増幅動作の高速化を図る。アンプの入力信号D0,/D0、1段目の出力信号D1,/D1、2段目の出力回路D2,/D2は、いずれも図示されないプリチャージ回路によって、待機時には‘H’になっているのでリーク電流が流れないからである。しかし、活性化トランジスタMN31,MN32は厚膜MOSトランジスタとして、VSSへのリークを防止する。
【0144】
図47は本発明のSRAMの実施例である。基本的な回路構成は既に述べたROM,DRAMと同様であり詳細は省略する。ここでは、メモリセル4701の構造について説明する。メモリセル4701は基本的にはフリップフロップで構成され、これは厚膜MOSトランジスタで構成される。
【0145】
メモリセル4701を構成するトランジスタの内、トランスファトランジスタ(アクセストランジスタとも呼ぶ)を薄膜トランジスタで構成すると最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのゲートリーク電流)だけのリーク電流が、ワード線を通じてビット線に流れてしまうので、ビット線へのノイズの混入と同等の働きをし、S/Nを悪化させる。したがって、少なくともトランスファトランジスタは厚膜トランジスタとするのがよい。トランスファトランジスタ以外のトランジスタのゲートリークは消費電力の増加にしか関与しないため、消費電力を重視しないのであれば薄膜MOSトランジスタで構成してもよい。一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。
【0146】
また、トランスファトランジスタのしきい値電圧についても同様のことが言える。トランスファトランジスタのしきい値が小さいと、最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのトランスファートランジスタのソース・ドレイン間サブスレッショルドリーク電流)だけのリーク電流が、ビット線に流れる。これはビット線へのノイズの混入と同等の働きをし、S/Nを悪化させる。これを防ぐためには、トランスファトランジスタのしきい値を高くするとよい。これはたとえばトランスファトランジスタへのチャネルインプラの量を変えて調整してもよいし、トランスファトランジスタのゲート長を少し長めに設計してもよい。
【0147】
図48は図47のワードデコーダ4704、ワードドライバ4702、レベル変換回路4703の回路例を示す。ワードデコーダは小振幅の信号が入力される。このため、薄膜MOSトランジスタで構成され、さらに、待機時のゲートリーク電流をカットするための厚膜MOSトランジスタMN11を有する。ワード線は大振幅で駆動されるため、ワードドライバはVcc2の電源電圧で動作する回路となっており、ワードデコーダとワードドライバの間にレベル変換回路を有する。レベル変換回路は小振幅から大振幅の信号を形成するため、基本的に厚膜MOSトランジスタで構成する。基本的には図33で説明したもの同様である。
【0148】
待機時にはSTBは‘H’となり、電源Vcc1はオフされる。厚膜MOSトランジスタMN12によってレベル変換回路の出力WL2は‘H’(3.3V)になり、ワード線WLの電位は‘L’(0.0V)に固定される。これにより待機時のメモリセルからビット線への電流漏れを防いでいる。
【0149】
以上のワードデコーダ4704、ワードドライバ4702、レベル変換回路4703の構成は先に述べたSRAMやROMにおいても基本的には同様である。
【0150】
図49は図43のセンスアンプ・ライト回路4705の具体的回路の詳細を示す。データの保持にはビット線電位は影響しないので、待機時には電源Vcc1をオフにすればよい。このセンスアンプ・ライト回路は薄膜MOSトランジスタ回路で構成される。
【産業上の利用可能性】
【0151】
本発明の半導体集積回路装置によれば、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になり、実用的な効果が大きい。
【技術分野】
【0001】
本発明は、MOSトランジスタを構成要素に持つ半導体集積回路に関し、特に2V以下の低電圧電源下で動作させるのに適した、トンネル電流が流れる程に薄いゲート絶縁膜を有するMOSトランジスタを用いた半導体集積回路装置に関する。
【背景技術】
【0002】
微細なMOSトランジスタからなる半導体集積回路の一従来例として、「1994カスタム・インテグレーテッド・サーキット・コンファレンス(CICC)」の267ページから270ページに掲載されている「Limitation of CMOS Supply−Voltage Scaling by MOSFET Threshold−Voltage Variation」が挙げられる。この文献には、トランジスタのしきい値と待機時のリーク電流の関係が説明されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】1994カスタム・インテグレーテッド・サーキット・コンファレンス(CICC)、p.267−270
【非特許文献2】月刊semiconductor world、1995年7月号、p.80−94
【発明の概要】
【発明が解決しようとする課題】
【0004】
現在一般のMOSトランジスタでは1.8〜2.5V程度のゲート電圧(ゲート・ソース間電圧で、通常は電源電圧に等しい)で、5〜6nm程度のゲート絶縁膜を用いている。一般にMOSトランジスタの製造ルールが微細化されるにつれ、ゲート絶縁膜も薄膜化される。発明者らは次世代のMOSトランジスタでは、2V以下のゲート電圧で、4nm以下のゲート絶縁膜を用いたトランジスタを予想している。
【0005】
MOSトランジスタの動作速度は原理的にはゲート絶縁膜の厚さに反比例して高速化すると考えられる。しかし、あまりに薄い絶縁膜にはトンネル電流が流れることが知られている。MOSトランジスタでは、本来流れないはずのソース・ゲート電流あるいはドレイン・ゲート電流といったリーク電流(トンネルリーク電流)となって現われる。そしてMOSトランジスタの待機時消費電力を増大させるという問題を生じる。以下トンネルリーク電流が流れるこのような絶縁膜を薄ゲート絶縁膜と呼び、このような絶縁膜を用いたMOSトランジスタを薄膜MOSトランジスタと呼ぶことにする。また、トンネルリーク電流が流れないMOSトランジスタを厚膜MOSトランジスタということにする。トンネルリーク電流の問題については、月刊semiconductor world 1995年7月号80〜94頁に指摘があるが、この問題を解決するアイデアは提示されていなかった。
【0006】
図10を用いてトンネル電流による待機時消費電力の増大について具体的に説明する。
【0007】
図10(a)は、厚膜MOSトランジスタのドレイン電圧・電流特性を示している。ここではゲート酸化膜の厚さを約6nmと想定した。酸化膜厚が十分に厚いため、ゲート・ソース間およびゲート・ドレイン間に流れるトンネルチーク電流は無視できる。
【0008】
図10(b)は薄膜MOSトランジスタのドレイン電圧・電流特性を示している。ゲート酸化膜の厚さを3.5nmと想定した。酸化膜厚が薄いため、ゲート・ソース間およびゲート・ドレイン間にリーク電流が流れる。したがって、ドレイン電圧が0Vでもゲート電圧が0Vでない場合、ゲート・ドレイン間に無視できない電流が流れる。(b)ではゲート電圧が2.0Vのとき、0.5mA程度のドレイン電流が流れている。
【0009】
厚膜MOSトランジスタで構成されたCMOS回路ではゲートリークは無視できる量なので、ソース・ドレイン間にリーク電流がないかぎり定常電流(DC電流)は流れない。ところが薄膜MOSトランジスタで構成されたCMOS回路ではゲートリークが流れるので、定常電流(DC電流)が流れる。従って、回路が動作していない場合でも電力を消費することになる。
【0010】
図11にはゲート絶縁膜の厚さとゲートリーク電流の関係を示す。ゲート電圧が2〜3V程度あっても、絶縁膜の厚さが6nm程度以上あればトンネルリーク電流は問題のないレベルである。一方、ゲート電圧を2〜1.5Vと現状より低くしたとしても、ゲート絶縁膜の厚さが約3nm程度に薄くなると、リーク電流の大きさが無視できなくなることがわかる。ゲート電圧2V前後ならば、絶縁膜の厚さ4nm前後が境界と考えられる。前掲semiconductor world によると、ゲート酸化膜の厚さ5nmを臨界として量子力学的なトンネル効果が見られることが指摘されており、ゲート酸化膜が1.5nmと薄い場合はもちろん、3nm〜3.5nm程度でも顕著なトンネル電流が流れることが指摘されている。図11に示すように省電力のためにゲート電圧は小さくなる方向にあるが、それでも、ゲート絶縁膜が2.9nmから2.0nmへと薄くなると、1V以下のゲート電圧でも大きなリーク電流が流れることがわかる。なお、現在のところ酸化シリコンの性質を維持しうるゲート酸化膜の最小厚さは10オングストローム程度と推測されている。
【0011】
また、MOSトランジスタのしきい値を上昇させて、ソース・ドレイン間に流れるサブスレッシショルドリーク電流を抑制する技術を用いても、ソース・ゲート間に流れるトンネル電流に起因する待機時消費電力を低減させることは原理的に不可能である。
【0012】
ゲートリーク電流(トンネル電流)はゲート絶縁膜の膜厚を厚くすることで対処でき待機時消費電力を小さくできるが、既に述べたようにそのようなMOSトランジスタを回路に用いれば回路動作速度が遅くなり、所望の性能を得ることはできない。
【0013】
本発明の目的は、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【0014】
本発明は上記目的を達成するために、トンネルリーク電流を無視しうる厚膜MOSトランジスタと、トンネルリーク電流の問題があるが高速の動作可能な薄膜MOSトランジスタを効果的に使い分け、低消費電力で高性能な半導体集積回路装置を提供する。
【0015】
すなわち、同一基板上に、ソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きさが異なる複数種類のMOSトランジスタを設けるとともに、複数種類のMOSトランジスタのうち、リーク電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、主回路と2つの電源の少なくとも一方の間に挿入され、リーク電流が小さい少なくとも1つのMOSトランジスタで構成された制御回路を有する半導体集積回路装置として構成される。
【0016】
MOSトランジスタのゲート絶縁膜の厚さは、3.5nm以下でかなりの高速性能を得ることができ、また、3.0nm以下から、2.0nm以下へと薄くすることにより、さらに高速となる。しかし、トンネルリーク電流も増えるため、リーク電流の小さいMOSトランジスタで、薄膜MOSトランジスタへの待機電源を遮断することが望ましい。電源遮断用のMOSトランジスタのゲート絶縁膜の厚さは、5.0nm以上であれば十分効果があり、高速性を要求されなければ、10.0nm以上とすることができる。
【0017】
このようなMOSトランジスタは、ゲート絶縁膜の厚さを変えたり、ゲート電極のキャリア濃度もしくは分布を変えたり、ドレインあるいはソース電極のキャリア濃度もしくは分布を変えることにより、所望の特性を得ることができる。一般に、ゲート絶縁膜の厚さを厚くすると、ゲート長の大きさも増やす必要がある。
【0018】
また、製造プロセス上では、2種類のMOSトランジスタのゲート絶縁膜、ゲート電極は別々に形成すると特性制御が正確となる。特に、薄いゲート絶縁膜の方がプロセス中の特性の制御が難しいため、厚いゲート絶縁膜を先に形成し、薄いゲート絶縁膜を後に形成する方が好ましい。また、2種類のMOSトランジスタを別々に構成する際、ゲート電極層の上に保護用の絶縁膜を形成しておくと、次のプロセスによるゲート電極の劣化を防止することができる。
【0019】
ここで、本発明の半導体集積回路装置において、特に高速性を要求される情報信号を処理する部分、例えばCPUの中の論理回路(NAND,NOR等の論理ゲート)、ラッチ、高速性が要求されるメモリ、などは薄膜MOSトランジスタで構成することが望ましい。
【0020】
また、これら薄膜MOSトランジスタの待機中の電源を遮断するスイッチは電源遮断用トランジスタとして厚膜MOSトランジスタを用いるのが好ましい。さらに、高速性が要求されない回路、また、高耐圧が要求される回路は厚膜MOSトランジスタで構成するのがよい。例えば、高速性が要求されないSRAM、DRAM、マスクROMなどのメモリセル、ゲート絶縁膜破壊防止のために挿入される保護回路などである。また、高電圧が印加される厚膜MOSトランジスタのソース・ドレイン構造はLDD型のような電界緩和構造とすることが望ましい。
【0021】
また、本発明の半導体集積回路装置を集積回路チップとして構成した場合には、チップ内外の信号レベルが異なる場合があるため、信号のレベル変換を行うレベル変換回路を備えることが望ましいが、このとき、チップ外部の高い信号レベルがかかる部分には厚膜MOSトランジスタを、チップ内部の低い信号レベルがかかる部分には薄膜MOSトランジスタを用いることが回路の信頼性からも望ましい。
【0022】
厚膜MOSトランジスタで構成されるメモリセルは機能的にはレジスタファイル、キャッシュメモリ、TBL、およびDRAMセルのうちの少なくとも一つを含み、スタンバイ時にデータを保持するように構成されるのが好ましい。しかし、メモリセルはアクセス速度の速い第1の種類のメモリと、それよりアクセス速度の遅い第2の種類のメモリを含み、第1のメモリを構成するMOSトランジスタのリーク電流は、第2のメモリを構成するMOSトランジスタのリーク電流よりも大きいように階層的に構成しても良い。
【0023】
さらに、電源遮断用トランジスタが薄膜MOSトランジスタの電源を遮断したとき、薄膜MOSトランジスタで構成される論理回路などの出力を保持するレベル保持回路を有することにより、薄膜MOSトランジスタの電源遮断による影響をなくすことができる。このレベル保持回路はリーク電流が小さい厚膜MOSトランジスタで構成するのが好ましい。
【0024】
本発明に用いるような、薄膜MOSトランジスタはゲート電圧が2Vに達しない0.8V、もしくは、1.2V程度の電圧で動作されるときであっても、リーク電流が大きくなるので、上記のような待機中の電源の遮断は消費電流低減の効果大である。
【0025】
なお、このように、リーク電流が大きいMOSトランジスタとリーク電流が小さいMOSトランジスタは異なるゲート電圧で駆動されることが望ましい。具体的には、リーク電流が大きいMOSトランジスタは、リーク電流が小さいMOSトランジスタよりも低い電圧をゲートとソースもしくはドレインの間に印加して駆動される。
【0026】
また、本願発明の一側面はソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、この絶縁膜の厚さが4nmを越える第2のMOSトランジスタが同一のシリコン基板上に形成されている半導体集積回路装置としても特徴化される。
【0027】
また、本願発明の他の側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、ソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが第1のMOSトランジスタのそれよりも厚い第2のMOSトランジスタを有し、第1のMOSトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れる電流を第2のMOSトランジスタで制御する半導体集積回路装置である。
【0028】
また、他の一側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが4nm以下の第1のMOSトランジスタと、第1のMOSトランジスタへの電源の供給を遮断する第2のMOSトランジスタを有し、電源の遮断中において第1のMOSトランジスタの出力をホールドするレベルホールド回路を有する半導体集積回路装置として具体化される。
【0029】
さらにまた他の側面ではソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きい第1のMOSトランジスタと、リーク電流が第1のMOSトランジスタよりも小さい第2のMOSトランジスタが同一のシリコン基板上に形成されており、第2のMOSトランジスタを第1のMOSトランジスタよりも高電圧の電源で駆動する半導体集積回路装置として表される。
【0030】
また、本発明の集積回路構成は、振幅電圧Vcc2の入力信号を入力してこれに応答する半導体集積回路装置であって、入力信号の振幅電圧をVcc1に降下させて内部信号を形成するレベル変換回路を有し、内部信号を入力とするMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間のリーク電流は、入力信号を入力とするMOSトランジスタのそれよりも大きい半導体集積回路装として具体化される。
【0031】
また、本願発明を特にマイコンなどの集積回路装置に適用すると、演算処理装置と、マスクROM、SRAM、DRAMのうち少なくとも一つを含む記憶装置をMOSトランジスタで構成した半導体集積回路装置であって、演算装置中の論理回路を構成するMOSトランジスタのゲート絶縁膜厚は、記憶装置のメモリセルを構成するMOSトランジスタのゲート絶縁膜よりも薄い半導体集積回路装置として構成されることが望ましい。
【0032】
本発明は、また同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のMOSトランジスタのうち、トンネル電流が大きい少なくとも1つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも1つのMOSトランジスタで構成され、主回路と2つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいMOSトランジスタのソース・ゲート間あるいはドレイン・ゲート間に電流が流れることの許容/不許容を制御するようにしたことを特徴としている。
【0033】
また、複数種類のMOSトランジスタは、ゲート絶縁膜の厚さが異なるMOSトランジスタ、または、同一種類でかつ濃度の異なる不純物が導入されたゲート電極を有する同一導電型のMOSトランジスタで構成されることを特徴としている。
【0034】
さらに、ゲート絶縁膜の厚さが異なるMOSトランジスタで構成した場合、厚いゲート絶縁膜を有するMOSトランジスタのゲート電極側壁にフッ化水素酸に溶解しない絶縁材料からなるサイド・ウォール・スペーサを被着したことを特徴としている。このサイド・ウォール・スペーサは、前述のLDD構造を形成する際のマスクとして用いることもできる。
【発明の効果】
【0035】
本発明の好適な実施の形態では、ソース・ゲート間あるいはドレイン・ゲート間にトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを同一シリコン基板上に設け、トンネル電流が流れるMOSトランジスタを論理素子などの主回路として用い、トンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを該主回路への電源供給/遮断制御用の制御回路として用いる。この構成により、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になる。
【図面の簡単な説明】
【0036】
【図1】本発明の半導体集積回路装置を製造する一実施例を示す断面図である。
【図2】本発明の半導体集積回路装置を製造する他の一実施例を示す断面図である。
【図3】は本発明の半導体集積回路装置の一実施例を示す平面図である。
【図4】図3のA−A’の断面図である。
【図5】本発明の実施例の回路図である。
【図6】本発明の他の実施例を示す回路図である。
【図7】本発明の他の実施例を示す回路図である。
【図8】本発明の他の実施例を示す回路図である。
【図9】本発明の他の実施例を示す回路図である。
【図10】通常のMOSトランジスタおよびゲート絶縁膜にトンネル電流が流れるMOSトランジスタの典型的電流特性である。
【図11】ゲート絶縁膜の厚さとゲート電流密度の関係を表すグラフ図である。
【図12】本発明の他の実施例を示す回路図である。
【図13】本発明の他の実施例を示す回路図である。
【図14】本発明の他の実施例を示す回路図である。
【図15】本発明の他の実施例を示す回路図である。
【図16】本発明の他の実施例を示す回路図である。
【図17】本発明の他の実施例を示す回路図である。
【図18】本発明の他の実施例を示す回路図である。
【図19】本発明の他の実施例を示す回路図である。
【図20】本発明の他の実施例を示す回路図である。
【図21】本発明の他の実施例を示す回路図である。
【図22】本発明の集積回路チップの平面図。
【図23】本発明の他の実施例である集積回路チップの平面図。
【図24】本発明の他の実施例である集積回路チップの平面図。
【図25】本発明の他の実施例である集積回路チップの平面図。
【図26】本発明の他の実施例である集積回路チップの平面図。
【図27】本発明の降圧回路の回路図。
【図28】本発明の他の実施例である降圧回路の回路図。
【図29】本発明の他の実施例である降圧回路の回路図。
【図30】入出力回路の回路図。
【図31】レベルホールド付レベル変換回路の回路図。
【図32】他のレベルホールド付レベル変換回路の回路図。
【図33】スタンバイ制御回路の回路図。
【図34】本発明のマイクロコンピュータのブロック図。
【図35】入出力回路の断面図。
【図36】本発明のマスクROMの回路図。
【図37】本発明のマスクROMの他の回路図。
【図38】図37のマスクROMの部分断面図。
【図39】本発明のマスクROMの他の回路図。
【図40】は図39のマスクROMの部分断面図。
【図41】は本発明のマスクROMの他の回路図。
【図42】図41のマスクROMの部分断面図。
【図43】本発明のDRAMの回路構成図。
【図44】図43のセンスアンプの回路図。
【図45】図43のセンスアンプ駆動信号発生回路の回路図。
【図46】図43のメインアンプの回路図。
【図47】本発明のSRAMの回路図。
【図48】図47のワードデコーダ、ワードドライバ、レベル変換回路を示す回路図。
【図49】図47のセンスアンプ及びライト回路を示す回路図。
【図50】本発明のn型MOSトランジスタの要部拡大断面図。
【発明を実施するための形態】
【0037】
以下、本発明の半導体集積回路装置を図面を用いて説明する。
【0038】
図1および図2は、最小加工寸法0.18ミクロンの際に、トンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れない(または流れても非常に小さい)MOSトランジスタを同一シリコン基板上に設けた半導体集積回路装置の製造手順を説明する図である。図1は厚さの異なる絶縁膜を用いた本発明の第1の実施例を、図2は不純物濃度を利用した本発明の第2の実施例を示している。尚、ここで言う最小加工寸法は、通常はMOSトランジスタの加工ゲート長で規定され、ソースおよびドレインとゲート電極の重なりは殆ど無い。一方、ゲート長の形状加工寸法よりも、電気的な特性を評価して得られるゲート長を、敢えて短くする製造方法も存在する。その場合、電気的特性に基づいたゲート長、すなわち「実効ゲート長」が重要となる。図1および図2では、ゲート長の形状加工寸法と実効ゲート長とに殆ど差が無い形態を示すが、ゲート長の形状加工寸法より実効ゲート長を意図的に短くする製造方法でも、本技術の適用が可能である旨、明言しておく。
【0039】
図1を用いて本発明の第1の実施例を説明する。本実施例は、ゲート絶縁膜の厚さを変えることによってトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れないMOSトランジスタを製造する例である。本実施例はp型MOSトランジスタおよびn型MOSトランジスタ双方で、2種類のゲート絶縁膜厚を有するものを製造するが、図が煩雑になることを防ぐため、ここではp型MOSトランジスタの断面のみを記載する。n型シリコン基板101上に、熱酸化膜300nmからなる素子分離絶縁領域102、n型不純物層103およびn型不純物層104を形成する。103および104は平均濃度1×1017/cm3程度であり、本来、同一チップ内に存在するn型MOSトランジスタ(薄膜、厚膜共)との素子分離に必要な領域である。103および104への不純物導入方法は特に問わない。
各MOSトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ10nmのシリコンの熱酸化膜105を形成し、続いて厚さ120 nmのポリシリコン層106を全面に被着する。106全面にリンイオンを導入して、ポリシリコン層106内部のリン平均濃度を1×1020/cm3以上に調整する。この時のリンイオン導入方法は、加速エネルギー40KeV程度で2×1015/cm2程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚50nmのシリコン酸化膜からなるゲート電極保護膜107を被着する(a)。107の作用については、後述する。
【0040】
熱酸化膜105、ポリシリコン層106およびゲート電極保護膜107をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長0.18μm以上のゲート電極108を形成する。このゲート電極108は厚膜MOSトランジスタのゲート電極を構成する。ゲート電極をマスクとして、フッ化ボロンを20KeVで2×1014/cm2程度導入しp型導電層109Lとなし、ゲート電極108に対するLDD型(Lightly Doped Drain)ソース・ドレイン領域とする。その理由は、厚膜MOSトランジスタに印可される電圧は、ホットキャリアによる特性劣化の影響を受けなくなるほどには低くないからである。信頼性確保のため、LDD構造に代表される電界緩和構造の採用が望ましい。p型不純物の導入はイオン打込みを用い、平均濃度5×1018/cm3程度とする。これは、必用とするMOSトランジスタの特性に応じて、調整して構わない。
【0041】
ゲート電極108の側壁には窒化シリコンからなる厚さ100nmのサイドウォール・スペーサ110を形成する。サイドウォール・スペーサ110は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極108直下の酸化シリコン膜(この膜はゲート電極108のゲート絶縁膜として機能する)が浸食されないための保護膜として機能する。この直後にフッ化ボロンを20KeVで2×1015/cm2程度導入しp型導電層109となし、ゲート電極108に対するソース・ドレイン領域とする。p型不純物の導入はイオン打込みを用い、平均濃度5×1019/cm3程度とする。
【0042】
このように形成されたゲート電極108を有するMOSトランジスタのゲート絶縁膜は、本実施例では、10nmである。本例に示した0.18μmのゲート長でMOSトランジスタを設計した場合、電源電圧は1.8〜1.5Vとなる。ゲート酸化膜中の電界は1.8MV/cm2程度となる。トンネル電流は10−20A/cm2以下と非常に小さく、MOSトランジスタの正常な動作を妨げることはない。ゲートリーク電流による消費電力の増大もない。このp型MOSトランジスタは、ゲート絶縁膜が厚い(本実施例では10nm)ためにトンネル電流は殆ど流れない。このp型MOSトランジスタは、電源から主回路へ電荷を供給(ON時)したり遮断(OFF時)したりするために使用される。
【0043】
次に、サイドウォール・スペーサ110を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域102、ゲート電極108が形成された領域以外、即ちシリコン基板101が露出した表面に、厚さ3.5nmの熱酸化膜111を形成する。引き続き厚さ180nmのポリシリコン112を全面に被着させる。ポリシリコン112全面にリンイオンを加速エネルギー25 KeVで5×1015/cm2程度導入し、不純物平均濃度 1×1020/cm3程度のp型ポリシリコンにする。その直上に、膜厚100nmの酸化シリコン113を被着する(b)。113はゲート電極の保護膜である。
【0044】
熱酸化膜111、ポリシリコン112および酸化シリコン113をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長0.18μmのゲート電極114とする。ゲート電極114は薄膜MOSトランジスタのゲートを構成する。ここで、先の工程で形成した107がなければ、113の加工時には、厚膜MOSトランジスタのゲート電極106も同時に除去されてしまう。本製造形態では107は必要である。この直後に、フッ化ボロン20KeV、2×1015/cm2程度のイオン打込みによりp型ソース・ドレイン領域115を設ける(c)。薄膜MOSトランジスタで適用される電圧はかなり低くなるため、厚膜MOSトランジスタで懸念されるようなホットキャリアの影響は少なくなるので、LDD構造のような電界緩和構造とする必要はない。
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜116を形成した後、第1の金属配線層117をもって各トランジスタの端子を接続する(d)。必要に応じて、第2、第3の配線層を形成する。この薄いゲート酸化膜を有するMOSトランジスタは、電源電圧1.8Vという低電源電圧であっても、ゲート酸化膜にかかる電界は5MV/cm2以上となり、ゲートリーク電流は1×10―6A/cm2になる。この薄いゲート酸化膜を有するMOSトランジスタは、従来のスケーリング則に従って製造されており、主回路に使用するのに適している。尚、厚膜MOSトランジスタのゲート長は薄膜MOSトランジスタのゲート長、即ち、同一チップ内に存在するトランジスタの最小ゲート長よりも大きくすることが望ましい。厚膜MOSトランジスタのしきい値は薄膜MOSトランジスタのそれよりも高く設定する必要がある。しかし、同一のゲート長でゲート酸化膜のみを厚くすると、しきい値が低くなる傾向にあることがよく知られている。しきい値が低くなると、MOSトランジスタが完全にオフしない状態になりやすい、即ち、サブスレッショルド電流により、薄膜MOSトランジスタに電流が供給されてしまう。これでは本発明の効果を発揮できなくなる。この現象は、ソース・ドレインの距離を大きくする、即ち、ゲート長を大きくすることで解決できる。この方法は、一般に「スケーリング則」として呼び習わされてきた、MOSトランジスタの設計指針と整合性が良い。即ち、スケーリングしなかったMOSトランジスタを適用すれば十分である。但し、その分、面積が増大することは否めない。
【0045】
他の方法として、厚膜MOSトランジスタのチャネル部の不純物濃度を高くする方法が挙げられる。この手法は、先の方法よりもゲート長を小さくできるので、チップにおけるMOSトランジスタの占める面積を小さく抑える長所がある。短所としては、MOSトランジスタの内部にかかる電界が、スケーリング則で規定される以上に大きくなるため、MOSトランジスタの耐圧や信頼性が低くなることである。
【0046】
図50は、n型MOSトランジスタのみを記載した形態である。これは図1で説明したMOSトランジスタと同一基板上に製造することを前提にしている。以下、簡略に製造方法を説明する。
n型シリコン基板5101上に、熱酸化膜300nmからなる素子分離絶縁領域5102、n型不純物層5103およびn型不純物層5104を形成する。5103および5104は平均濃度 1×1017/cm3程度であり、本来、同一チップ内に存在するp型MOSトランジスタ(薄膜、厚膜共)との素子分離に必要な領域である。5103および5104への不純物導入方法は特に問わない。
各MOSトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ10nmのシリコンの熱酸化膜5105を形成し、続いて厚さ120 nmのポリシリコン層5106を全面に被着する。6106全面にボロンイオンを導入して、ポリシリコン層5106内部のボロン平均濃度を 1×1020/cm3以上に調整する。この時のボロンイオン導入方法は、加速エネルギー40KeV程度で2×1015/cm2程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚50nmのシリコン酸化膜からなるゲート電極保護膜5107を被着する(a)。
【0047】
熱酸化膜5105、ポリシリコン層5106およびゲート電極保護膜5107をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長0.18μm以上のゲート電極5108を形成する。このゲート電極5108は厚膜MOSトランジスタのゲート電極を構成する。ゲート電極をマスクとして、ヒ素を35KeVで2×1014/cm2程度導入しn型導電層5109Lとなし、ゲート電極5108に対するLDD型(Lightly Doped Drain)ソース・ドレイン領域とする。その理由は、図1で詳述した通りである。このn型不純物の導入はイオン打込みを用い、平均濃度 5×1018/cm3程度とする。これは、必用とするMOSトランジスタの特性に応じて、調整して構わない。
【0048】
ゲート電極5108の側壁には窒化シリコンからなる厚さ100nmのサイドウォール・スペーサ5110を形成する。サイドウォール・スペーサ5110は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極5108直下の酸化シリコン膜(この膜はゲート電極5108のゲート絶縁膜として機能する)が浸食されないための保護膜として機能する。この直後にリンを40KeVで2×1015/cm2程度導入しn型導電層5109となし、ゲート電極5108に対するソース・ドレイン領域とする。n型不純物の導入はイオン打込みを用い、平均濃度 5×1019/cm3程度とする。
【0049】
このように形成されたゲート電極5108を有するMOSトランジスタのゲート絶縁膜は、本実施例では、10nmである。
【0050】
次に、サイドウォール・スペーサ5110を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域5102、ゲート電極5108が形成された領域以外、即ちシリコン基板5101が露出した表面に、厚さ3.5nmの熱酸化膜5111を形成する。引き続き厚さ180nmのポリシリコン5112を全面に被着させる。ポリシリコン5112全面にボロンイオンを加速エネルギー40KeVで5×1015/cm2程度導入し、不純物平均濃度1×1020/cm3程度のn型ポリシリコンにする。その直上に、膜厚100nmの酸化シリコン5113を被着する(b)。
【0051】
熱酸化膜5111、ポリシリコン5112および酸化シリコン5113をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長0.18μmのゲート電極5114とする。ゲート電極5114は薄膜MOSトランジスタのゲートを構成する。この直後に、ヒ素40KeV、2×1015/cm2程度のイオン打込みによりn型ソース・ドレイン領域5115を設ける(c)。
【0052】
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜5116を形成した後、第1の金属配線層5117をもって各トランジスタの端子を接続する(d)。必要に応じて、第2、第3の配線層を形成する。
【0053】
図2を用いて本発明の第2の実施例を説明する。本実施例は、ゲートおよびソース部分の不純物濃度を変えることによってトンネル電流が流れるMOSトランジスタと実質的にこのようなトンネル電流が流れないMOSトランジスタを製造する例である。本実施例では、第1の実施例(図1)と同様に、p型MOSトランジスタの断面のみを記載する。n型シリコン基板201上に、素子分離絶縁領域202、n型不純物層203およびp型不純物層204を形成する。ここでn型不純物層203は、主回路を構成するトランジスタのウエル領域に供するものであり、n型不純物層204は主回路への電源供給および電源遮断用MOSトランジスタのウエルに供するものである。n型不純物層203および204の不純物平均濃度は1×1017/cm3程度である。n型不純物層203および204への不純物導入方法は特に問わない。各トランジスタを形成する領域に、しきい値調整用イオンをイオン打込みで導入した後、露出した基板表面に厚さ3.5nmのシリコンの熱酸化膜205を形成する。続いて、205直上全面に厚さは180nmのポリシリコン層206を被着する(a)。
【0054】
通常の回路動作をするためのトランジスタを形成する領域へは、リンイオン207aを加速エネルギー25KeVで5×1015/cm2導入して、n型ポリシリコン207とする。
【0055】
電源遮断の機能を持つトランジスタを形成する領域へのリンイオン208aの導入は、ボロンイオン207aよりも飛呈の小さい15KeV程度の低エネルギー加速のボロンイオンあるいは同エネルギーの場合はフッ化ボロンで行ない、p型ポリシリコン208を形成する(b)。
【0056】
これらのボロンイオン導入工程の差異により、電源遮断の機能を持つトランジスタのゲート電極は上部のみ不純物濃度が高くなり(ほぼ1×1020/cm3)、ゲート絶縁膜に近いゲート電極下部の不純物濃度は低くなる(ほぼ1×1017/cm3)。従って、ゲート電極下部のキャリア濃度は低くなり、ゲート絶縁膜の厚いMOSトランジスタに電気的に類似した特性を示す。即ち、ゲート絶縁膜に流れるトンネル電流を小さく抑えることができる。
【0057】
リンイオン207aおよび208aの打込み後、全面に100nmのシリコン酸化膜209を堆積する。熱酸化膜205、n型ポリシリコン208、およびシリコン酸化膜209をフォトリソグラフィとドライエッチング工程により加工し、ゲート電極210および211を形成する(c)。ゲート電極210のゲート長は0.18μmとする。ゲート電極211はゲート酸化膜が厚く見えるので、ショートチャネル効果を考慮してゲート長を0.18μm以上とする。ゲート電極210および211形成直後にp型導電層212を形成し、ゲート電極210に対するソース・ドレイン領域とする。同様に、p型導電層213を形成し、ゲート電極211に対するソース・ドレイン領域とする(d)。p型不純物の導入はイオン打込みを用い、フッ化ボロンを20KeV、2×1015/cm2程度導入する。ショートチャネル効果抑制のためのイオン打込みは、図が煩雑になることを防ぐためここでも記載を省略してある。層間絶縁膜214を形成した後、第1の金属配線層215をもって各トランジスタの端子を接続する。必要に応じて、第2、第3の配線層を形成する。なお、第2の実施例(図2)の方法は、酸化膜のトンネル電流を根本的に低減させるまでの効果はないので、図1記載の形態よりは消費電力低減効果は小さい。一方、単なるイオンの打ち分けのみで済むプロセスであるから、簡便に製造できる長所がある。製造後のチェックは、実際に動作させる必要がある図2のプロセスによるものよりも、ゲート絶縁膜の厚さを測定するだけで良い図1のプロセスによるものの方が有利である。
【0058】
次に、図3および図4を用いて本発明の第3の実施例を説明する。図3および図4は本発明に係わる半導体集積回路装置の具体的構成例で、図3は本実施例のレイアウト図であり、図4は、図3のレイアウト図のA−A’間の断面図である。本回路装置は連続した2NANDゲート回路をもった例である。
【0059】
図3において、MPおよびMNは電源遮断用(制御回路用)のMOSトランジスタであり、ゲート絶縁膜の厚さは5nm程度でも使用可能であるが、本実施例では10nmである。また、TPおよびTNは論理回路用(主回路用)のMOSトランジスタであり、ゲート絶縁膜の厚さは3.5nmである。本実施例ではこのように、ゲート絶縁膜の厚さの異なる2種類のMOSトランジスタを用いている。このとき、ゲート絶縁膜の厚さの厚いMOSトランジスタのゲート長LMは、ゲート絶縁膜の厚さの薄いMOSトランジスタのゲート長よりも大きくしている。これは前述の通り、ゲート絶縁膜に適したゲート長を設定する必要があり、絶縁膜が厚いときにゲート長が短いと、ソース・ドレイン間のサブスレッシショルドリークが生じ、on/offが完全に行えなくなるからである。
【0060】
図4を用いて本実施例における半導体集積回路装置の内部構造を説明する。この実施例においては基本的に薄膜MOSトランジスタを用いて高速の動作を得ているが、薄膜MOSトランジスタの待機時におけるリーク電流の消費を防止するために、待機時の電源を遮断するスイッチを設けるものである。そして、このスイッチの部分にはトンネルリーク電流の小さな厚膜MOSトランジスタを用いる。
【0061】
n型基板301上にp型ウエル302を設け、素子分離領域303を設ける。304ないし307は論理回路用MOSトランジスタTPのソース・ドレイン領域、308および309は電源遮断用MOSトランジスタMPのソース・ドレイン領域である。310および311は論理回路用MOSトランジスタTPのゲート電極、312は電源遮断用MOSトランジスタMPのゲート電極である。GITはTPのゲート酸化膜、GIMはMPのゲート酸化膜である。
【0062】
第1の層間膜313を形成し、それを穿孔して第1の配線層314,315,316,317により各トランジスタのソース、ドレインおよびゲート電極に結線する。配線層314および316は論理回路用MOSトランジスタpMOSLのソース領域へ、配線層315は論理回路用MOSトランジスタpMOSLのドレイン領域へ接続されている。配線層317は論理回路用MOSトランジスタpMOSLのソース領域と電源遮断用MOSトランジスタpMOSVのドレイン領域を接続している。配線層318は電源遮断用MOSトランジスタpMOSVのソース領域へ接続されている。
【0063】
第2の層間膜319を形成した後、それを穿孔して第2の配線層320,321を前記第1の配線層の所望の領域に結線する。配線層320は電源遮断用MOSトランジスタpMOSVのドレインをシャントする。配線層321は電源遮断用MOSトランジスタpMOSVのソースをシャントする第1の電源線である。配線層321は穿孔した第2の層間膜319を通じて第1の配線層318へ結線される。以上のレイアウトにより、論理回路用MOSトランジスタpMOSLおよびnMOSLで構成される論理回路と第1の電源との接続を電源遮断用MOSトランジスタpMOSVで制御できる。なお、ここでもp型の電源遮断用MOSトランジスタpMOSVのみを記したが、厚いゲート絶縁膜を有するn型の電源遮断用MOSトランジスタnMOSVを、論理回路用MOSトランジスタnMOSLと第2の電源線の間に接続することもできる。以降説明する回路図(図5,図6ないし図9参照)ではこの構成も記載してある。
【0064】
図5を用いて本発明の第4の実施例を説明する。図5は、本発明を最も簡単なインバータ回路に適用したものである。
【0065】
図5において、L1はCMOSインバータであり、TP1およびMP1はp型MOSトランジスタ、TN1およびMN1はn型MOSトランジスタである。(本出願のトランジスタ回路図では以降、p型MOSトランジスタはゲート端子部に○印を付けて記す。)TP1およびTN1はそれぞれ図1のTPおよびTNに対応する。TP1およびTN1のMOSトランジスタのゲート絶縁膜厚はMP1およびMN1のMOSトランジスタのゲート絶縁膜厚よりも薄い。以下、TP1およびTN1のように薄いゲート絶縁膜を使用したトランジスタを薄膜MOSトランジスタまたは薄膜トランジスタ、MP1およびMN1のように厚いゲート絶縁膜を使用したトランジスタを厚膜MOSトランジスタまたは厚膜トランジスタと記す。(本出願のトランジスタ回路図では以降、薄膜MOSトランジスタは円で囲んで示す。)なお、通常、TFT(Thin Film Transistor)と呼ばれる薄膜トランジスタは絶縁基板上に薄膜形成技術で作ったものであるが、本発明でいう薄膜、厚膜トランジスタは単純にゲート絶縁膜の厚さの比較だけで便宜上定義付けしているものであることに注意されたい。
【0066】
CMOSインバータL1と第1の電源Vdd,第2の電源Vssの間に厚膜MOSトランジスタMP1およびMN1が挿入されている。この回路を使用して信号を処理する際(定常時)には、制御信号CSを‘H’とする。この信号により、厚膜MOSトランジスタMP1およびMN1はONし、第1の電源Vddおよび第2の電源Vssを直接インバータL1に接続する。CMOSインバータL1は薄膜MOSトランジスタTP1およびTN1で構成されているので、そのゲート・ソース間およびゲート・ドレイン間にリーク電流(トンネル電流)が流れる。このリーク電流は厚膜MOSトランジスタMP1およびMN1を通じて第1の電源Vddと第2の電源Vss間に流れ、回路全体としての消費電力が増加する。この回路を使用しない時、すなわち待機時には、制御信号CSを‘L’とする。この時、厚膜MOSトランジスタMP1およびMN1はOFFし、第1の電源Vdd,第2の電源VssとCMOSインバータL1は分離される。上記ゲート・ソース間およびゲート・ドレイン間のリーク電流は、厚膜MOSトランジスタMP1およびMN1がオフであるため第1の電源Vddと第2の電源Vss間に流れることはない。この時、第1の電源Vddおよび第2の電源Vssが供給されないのでCMOSインバータL1はインバータとして機能しないが(CSが‘L’の時、出力OUTはハイインピーダンス状態になる。)、厚膜MOSトランジスタMP1およびMN1によって、上記リーク電流による消費電力増加を防ぐことができる。この実施例では厚膜MOSトランジスタのゲート絶縁膜の厚さを3.5nm、薄膜MOSトランジスタのゲート絶縁膜の厚さを6.0nmとしたが、膜厚の差が少しでもあれば(すなわち、厚膜トランジスタのトンネルリーク電流が薄膜トランジスタのトンネルリーク電流より少なければ)、待機時のリーク電流減少の効果を得ることができる。なお、通常クロックドインバータ回路と呼ばれる回路はCSをクロック入力にした形になっているが、MP1とTP1およびMN1とTN1が直列接続になっていれば、MP1とTP1の順番および、MN1とTN1の順番を変えても回路動作には支障がない。本発明の回路ではMP1とTP1の接続順番を変えたり、 MN1とTN1の接続順番を変えたりするとその効果がなくなるという点で性質の異なるものである。
【0067】
次に、図6および図7を用いて本発明の第5の実施例を説明する。本実施例は、本発明を薄膜PMOSトランジスタTP1ないしTP3と薄膜n型MOSトランジスタTN1ないしTN3から構成された3段構成のCMOSインバータに適用した実施例である。
【0068】
同図において、p型MOSトランジスタMP1ないしMP3およびn型MOSトランジスタMN1ないしMN3は厚膜トランジスタである。
【0069】
図6では、回路の第1の電源Vddおよび第2の電源Vssと3個のCMOSインバータの各電源電極Vcd1,Vcs1ないしVcd3,Vcs3間に厚膜MOSトランジスタを挿入している。厚膜MOSトランジスタに印加する制御信号CSを‘L’にすることで、薄膜MOSトランジスタTP1ないしTP3、TN1ないしTN3のゲート・ソース間およびゲート・ドレイン間に流れる電流を小さくすることができ、消費電力を削減できる。
【0070】
図7の実施例では、3段のインバータを形成する薄膜MOSトランジスタのソースを仮想電源線Vcd0,Vcs0に接続し、仮想電源線Vcd0,Vcs0および第1の電源Vdd,第2の電源Vssの間に厚膜MOSトランジスタを挿入している。この構成により図6の場合と同様の効果が得られる。
【0071】
図6と図7を比較すると、図7の方が小面積になることが多い。MP1ないしMP3およびMN1ないしMN3のゲート幅は、それぞれのインバータの遅延時間が、MP1ないしMP3およびMN1ないしMN3を挿入したことにより遅くならないように決定する必要がある。図6の場合にはたとえばMP1およびMN1のゲート幅はTP1およびTN1のゲート幅と同じ大きさ程度にすることになる。ところが、図7ではそれぞれのインバータの活性化率を考慮に入れてMP1およびMN1のゲート幅を決めることができる。すなわち、MP1およびMN1に接続されている論理回路(図7の例では3段のインバータ)の最大活性化率を考慮してMP1およびMN1のゲート幅を決める。図7の例では3段のインバータのうち、一度に動作するインバータは1段だけなので、その1段のインバータに十分に電流を供給できるようなゲート幅にMP1およびMN1を設計すればよい。結果的には図6のMP1ないしMP3およびMN1ないしMN3のゲート幅と同じゲート幅程度で済むことになり、図7の方が図6よりも小面積になる。
【0072】
図8を用いて本発明の第6の実施例を説明する。図8は、図7に示した第5の実施例にレベルホルダLH1を接続し、制御信号CSが‘L’になってインバータの動作が停止し、出力(OUT2)がハイインピーダンス状態になっても、出力OUTのレベルを保持できるようにした実施例である。制御信号CSが‘H’から‘L’に変わったときに、‘H’のときの最後の論理レベルを保持する。ここではレベルホルダLH1としてインバータ2個によるラッチで実現しているが、制御信号CSが‘L’のときに出力OUTのレベルが保持でき、出力OUTを入力とする次段の回路に影響がないようなものであれば如何なるものでもよい。
【0073】
本実施例ではレベルホルダー回路LH1は高速性を要求しないものとし、厚膜MOSトランジスタで構成してリーク電流を押さえた。高速性を要求する場合には、レベルホルダー回路は薄膜MOSトランジスタで構成することもできるが、インバータ本体よりリーク電流が増えては意味がないので、設計に留意する必要がある。
【0074】
また、レベルホルダー回路の挿入する場所は回路中のどこであっても良いわけではない、たとえば図8で、OUT1やOUT2に挿入しても意味がない。制御信号CSが‘L’のときも論理レベルを保持する必要のある信号線(図8ではOUT3)に挿入する必要がある。
【0075】
図9を用いて本発明の第7の実施例を説明する。上述した図5(第4の実施例)ないし図8(第6の実施例)では薄膜MOSトランジスタで「インバータ」を形成した実施例を示したが、薄膜MOSトランジスタで構成された回路であれば如何なる機能をもつものでもよい。この例を図9に示す。図9は、図5のインバータを2入力(IN1,IN2)を有するNANDゲートに変えたものである。この構成によっても図5と同様に消費電力の増加を防ぐことができる。
【0076】
図5ないし図9に示した実施例では、制御信号CSにつながれた制御回路として厚い酸化膜で構成された厚膜MOSトランジスタを用いているが、制御信号CSによって薄膜MOSトランジスタのゲート・ソース間およびゲート・ドレイン間のリーク電流の量を制御できるものであれば如何なるものでもよい。例えば、図2に示した製造工程に対応した、ゲート電極の空乏化率が主回路のそれより大きいMOSトランジスタや、薄膜ゲート絶縁膜であってもゲートリークが小さいゲート絶縁膜で構成されたMOSトランジスタで構成してもよい。
【0077】
また、図5ないし図9に示した実施例では、MOSトランジスタの基板電極について特に言及していないが、本発明ではその接続は特に規定しない。例えば、p型MOSトランジスタの基板電極は第1の電源Vddに、n型MOSトランジスタの基板電極は第2の電源Vssに接続してもよい。また、図5では薄膜MOSトランジスタTP1の基板電極をVcd1に、薄膜トランジスタTN1の基板電極をVcs1に接続してもよい。この場合、主回路であるインバータL1に、基板電極を電源に接続しているCMOSインバータの標準セルをそのまま使用できる。
【0078】
図1および図2に記載した手順で製造した半導体集積回路装置は、下記、図5ないし図9全ての回路構成に適用できる。さらに図5ないし図9に記載された実施例は、その回路の動作頻度が小さい回路へ用いればより効果がある。たとえば,メモリ回路のワードデコーダ・ドライバ回路が挙げられる。シングルポートのメモリ回路の場合,ワード線数だけあるワードデコーダ・ドライバ回路は一度に一つのワードデコーダ・ドライバ回路しか活性化されない。他の多数あるワードデコーダ・ドライバ回路は不活性のままであり、ゲートリークがあると定常電流が流れ消費電力が増加する。上記実施例を用いれば、多数ある不活性のワードデコーダ・ドライバ回路の消費電力を低減できる。
【0079】
図12〜図19は薄膜MOSトランジスタTP1−TP4,TN1−TN4で構成された回路における待機時のリーク電流を低減するための厚膜MOSトランジスタの挿入方法の他の例を示す。
【0080】
図12と図13は待機時間中のINとOUTの論理レベルが等しい場合の例である。
図12に示すように待機時間中にIN=OUT=‘H’であることがわかっていれば、Vss側のみにスイッチMN1を挿入すればよく、Vdd側には不要である。
【0081】
図13に示すように待機時間中にIN=OUT=‘L’であることがわかっていれば、Vss側のみにスイッチMP1を挿入すればよく、Vdd側には不要である。LH1はレベルホールド回路で、待機時間中に出力をホールドするものである。
【0082】
図14〜図17は待機時間中のINとOUTの論理レベルが異なる場合の例である。
【0083】
図14に示すように、待機時間中にINとOutの論理レベルが異なる場合には、IN−OUT間のリークを防止するために、INまたはOUTにスイッチを挿入する。IN=‘H’,OUT=‘L’の場合は、VssとOUTに入れるかVddとINに入れる。図14はVssとOUTにスイッチNM1とスイッチMP4,MN4を入れたものである。
【0084】
図15はスイッチをVssとOUTに入れるのではなく、VddとINに入れたものである(MP1,MP5,NM5で示される)。負荷駆動能力の必要なOUTにスイッチを入れる場合、そのスイッチは大きなゲート幅のMOSトランジスタで構成する必要があるため望ましくないので、実用上は図15の例の方が良い。
【0085】
図16に示すように、待機時間中にINの論理レベルがOutの論理レベルと異なる場合には、IN−OUT間のリークを防止するために、INまたはOUTにスイッチを挿入する。IN=‘L’,OUT=‘H’の場合は、VddとOUTにスイッチMP1とMP4,MN4を入れる。
【0086】
図17はスイッチをVddとOUTに入れるのではなく、VssとINに入れたものである(MN1,MP5,NM5で示される)。負荷駆動能力の必要なOUTにスイッチを入れることは望ましくないので、実用上は図17の例の方が良い。
【0087】
図18は待機時のIN,OUTの論理レベルは不明だが、IN=OUTであることがわかっている場合の例であり、VddとVssにスイッチMP1とMN1を入れれば良い。inとoutにはスイッチは不要である。
【0088】
図19は入力信号が複数(IN1,IN2) ある場合の例を示す。待機時にはIN1=‘H’,IN2=OUT=‘L’であり、VddとIN1にスイッチMP1とMP5,MN5を入れれば良い。
【0089】
図12から図19の例で明らかなように、ゲートリーク電流を削減するための厚膜MOSトランジスタの挿入箇所は回路によって最適な場所がある。したがって、回路全体で同一の挿入方法にする必要はなく、回路ブロック毎に最適な箇所に挿入すればよい。
【0090】
図20と図21は、レベルホールド回路LH1の他の例を示す。
【0091】
図20はインバータ2段構成としており、後段のトランジスタの電流駆動能力は、INに接続されている論理ゲートのトランジスタのそれより十分小さく、また、その論理ゲートのトンネルリーク電流より十分大きくする。
【0092】
図21は後段をクロックドインバータにした例であり、トランジスタの電流駆動能力の設計自由度が大きくなる効果がある。
【0093】
以上の実施例の説明では、トランジスタのしきい値については何も限定していないが、薄膜MOSトランジスタを低しきい値にし、厚膜MOSトランジスタをそれよりも高しきい値にするのが効果的である。トランジスタを低しきい値にするといわゆるサブスレッショルドリーク電流がソース・ドレイン間に流れるが、電源間に挿入した高しきい値の厚膜MOSトランジスタでそのリーク電流をカットすることができる。以下の図22からの実施例では基本的に厚膜MOSトランジスタはサブスレッショルドリーク電流が問題にならない程度のたとえば0.5V程度の高しきい値で、また、薄膜MOSトランジスタはたとえば0.1V程度の低しきい値で構成した例を示す。
【0094】
また、以上の実施例では薄膜MOSトランジスタのゲート端子に入力される電圧と厚膜MOSトランジスタのゲート端子に入力される電圧との関係については何も言及していないが、厚膜MOSトランジスタのゲート端子に入力される電圧を薄膜MOSトランジスタのゲート端子に入力される電圧よりも高くすると効果的である。厚膜MOSトランジスタのゲート酸化膜は厚いために薄膜MOSトランジスタよりも高い電圧を印加でき、これにより厚膜MOSトランジスタの電流駆動能力を高めるられる。図5から図21までの実施例ではCSおよび/CSの信号振幅を大きくすればよい。その時には、厚膜MOSトランジスタのゲート長は薄膜MOSトランジスタのゲート長よりも長くするのがよい。厚膜MOSトランジスタのしきい値を高くできるし、高電圧で動作する厚膜MOSトランジスタのデバイスの信頼性を向上させることができる。以下の図22からの実施例では基本的に厚膜MOSトランジスタにはたとえば3.3V程度の高電圧を印加し、また、薄膜MOSトランジスタにはたとえば1.5V程度の低電圧を印加した例を示す。
【0095】
以下に本発明を用いた各種の半導体集積回路例を示す。
【0096】
図22は本発明による半導体集積回路のブロック図を示したものである。以下の図において、面積比率において主に薄膜MOSトランジスタで構成されている回路ブロックを実線で、厚膜MOSトランジスタで構成される回路ブロックを点線で、両者が混在する回路ブロックを両者で囲んで区別した。
【0097】
CPUコアなどからなる主回路2201は入出力回路2202を介して、入出力端子と信号をやりとりする。主回路2201はまた、メモリ直接周辺回路2204を介してメモリセル2205(例えばDRAMで構成される)と信号をやりとりする。スタンバイ制御回路(電源制御回路)2206は上記各モジュール内の薄膜MOSトランジスタに対してその電源等の制御をする。通常半導体集積回路チップ内の信号電圧とチップ外の信号振幅が異なるので、後述するレベル変換回路で信号振幅のレベル変換を行っている。
【0098】
図22において、点線で示されるメモリセル2205は主にトンネルリーク電流が無視しうるゲート酸化膜を有するMOS(厚膜MOSトランジスタ)により構成される。ゲート酸化膜は例えば5〜10nm程度の厚い酸化膜である。
【0099】
主回路2201、入出力回路2202、メモリ直接周辺回路2204、およびスタンバイ制御回路2206は薄膜MOSトランジスタを主として用いる。特に論理素子を多く含む主回路は、薄膜MOSトランジスタの割合が多い。
【0100】
これらの回路中にある薄膜MOSトランジスタは、図5から図21で詳述したように、待機時のリーク電流を低減するため電源制御用のスイッチで電源を遮断できるようにしてある。電源制御用スイッチとなるトランジスタにはリーク電流があると意味がないので、厚膜MOSトランジスタを用いる。これら電源スイッチ用MOSはスタンバイ制御回路2206からの制御によりon/offが行われる。
【0101】
また、この半導体集積回路装置の中で、電源スイッチ用の厚膜MOSトランジスタの他に、チップ外部からの大きな信号振幅の入力が直接かかる部分のトランジスタ(I/O回路等)にも厚膜MOSトランジスタを用いる。これは大きな信号振幅が入力されるI/O回路には高ゲート耐圧MOSが必要で、一般に厚膜MOSトランジスタはゲート耐圧が高いためである。I/O回路に用いる高耐圧MOSトランジスタに図5から図21までで説明した薄膜MOSトランジスタのゲートリーク削減のための厚膜MOSトランジスタを用いることができる。両者のMOSトランジスタに同じ厚膜MOSトランジスタを用いることでプロセスの簡単化が実現できる。
【0102】
メモリセル2205は待機時にデータを保持する必要のあるメモリで、これらはトンネルリーク電流が無視しうる厚膜MOSトランジスタで構成される。メモリセルに厚膜MOSトランジスタを使用すれば動作速度が遅くなるが、ゲートリークによる消費電力増加の問題がないので、待機時にメモリセルに電源を供給し続けることができる。逆に、待機時に情報を保持する必要がないメモリはそのメモリセルに薄膜MOSトランジスタを使用することができる。待機時には、メモリセルに蓄えられている情報は消えてしまうが、メモリセルに供給する電源をオフすることによってゲートリークによる消費電力増加を防ぐことができる。また、メモリの容量が小容量で待機時に電源を供給し続けてもゲートリークによる消費電力増加が無視できるのであれば、同様にメモリセルを薄膜MOSトランジスタで構成することができる。たとえばレジスタファイル等は小容量であるためリーク電流がそれほど問題にならず、速度が重視される。このようなメモリは薄膜MOSトランジスタで構成することが望ましい。また、本実施例の半導体集積回路装置においては、特にラッチ、フリップフロップ等のメモリ回路は高速を要求されるために薄膜MOSトランジスタを用いることが望ましい。なお、高電圧で駆動され、早い応答性が要求されない回路、例えば前述の薄膜MOSトランジスタの電源制御用のスイッチは厚膜MOSトランジスタを用いることが望ましい。
【0103】
図22の例ではチップは少なくとも2種類の電源で駆動されており、電源Vcc2はVcc1より大きく設定されている。厚膜MOSトランジスタは電流供給能力の高いVcc2により駆動されることとし、薄膜MOSトランジスタはVcc1により駆動されることとする。以下の実施例ではVcc1は1.5V、Vcc2は3.3Vと仮定しているが、それぞれVcc2>Vcc1の関係を満たせばどのような値であってもよいことは言うまでもない。
【0104】
以上で説明した図22の半導体集積回路では、主な部分を薄膜MOSトランジスタで構成しているので、高速の動作が可能となる。
【0105】
図23は半導体集積回路の他の実施例である。基本構成は論理回路などで構成される主回路2301と、入出力回路2302、およびスタンバイ制御回路2303で構成されている。この例では、外部から供給される3.3Vの電圧Vcc2を降圧回路2304で1.5VのVcc1に降圧させる。降圧回路2304は主回路などと同一のチップ上にあってもよいし、別のチップ上に形成されていてもよい。主回路2301は、主に薄膜MOSトランジスタで構成され、高速動作が可能となる。降圧回路2304は主に厚膜MOSトランジスタで構成される。入出力回路2302、スタンバイ制御回路には薄膜と厚膜のMOSトランジスタが混在する。これらの回路において、薄膜MOSトランジスタはVcc1で、厚膜MOSトランジスタはVcc2で駆動することとする。スタンバイ制御回路は、リーク電流による電力損失を押さえるために、回路の待機時に降圧回路2304の出力をオフにする。また、入出力回路2302から主回路2301への出力も‘L’とする。主回路2301への入力が‘L’になり、かつ主回路に供給される電源電圧が0Vになるため、主回路中の主なノードの電位が‘L’になりトンネルリークによる消費電力増加を削減できる。なお、薄膜MOSトランジスタを低しきい値にした場合、サブスレッショルドリーク電流による消費電力増加も同時に削減できることは言うまでない。
【0106】
図24は他の実施例であり、図23と共通の部分は同じ符号で示した。この実施例では外部から2種の電源Vcc1とVcc2がチップに供給されるが、Vcc1は厚膜PMOSトランジスタで構成されたスイッチ2404を介して主回路2301などに供給される。待機時にはスタンバイ制御回路2303により、スイッチ2404がオフになり、Vcc1の給電がオフとなる。また、図23と同様に待機時には出力回路2302から主回路2301への出力は‘L’となる。スイッチ2404は主回路などと同一のチップ上にあってもよいし、チップ外に外づけしたパワーMOSトランジスタであってもよい。ここでスイッチ2404は厚膜MOSトランジスタで構成されている。図23と同様に、主回路2301への入力が‘L’になり、かつ主回路に供給される電源電圧が0Vになるため、主回路中の主なノードの電位が‘L’になりトンネルリークによる消費電力増加を削減できる。
【0107】
図25は図23にさらに主回路の動作速度ばらつきを補償する回路を組み込んだ実施例を示す図である。先の実施例と同様の構成は同一の番号を付した。この実施例では主回路2501は遅延モニタ回路MONIを備えている。遅延モニタ回路MONIは主回路中の論理回路の遅延時間をモニタするものである。したがって、この遅延モニタ回路は原則として主回路の薄膜MOSトランジスタと同様の薄膜MOSトランジスタで構成する。遅延モニタ回路は、例えばリングオシレータで構成される。Vcc2からVcc1を作る降圧回路2504は、主回路中の遅延モニタ回路MONIからの信号に応じて、主回路のトランジスタの製造及び温度等の環境の変化による主回路を構成する論理回路の遅延時間のばらつきを補償するようにVcc1の値を制御する。これは例えば図28に示すようなPLL方式で実現される。たとえば、温度が上昇し、主回路を構成する論理回路の遅延時間が遅くなったときには、降圧回路2504はその出力Vcc1を上昇させる。また逆に、温度が低下し、主回路を構成する論理回路の遅延時間が速くなったときには、降圧回路2504はその出力Vcc1を下降させる。これにより主回路を構成する論理回路の遅延時間を一定に保つことができる。
【0108】
図26は他の実施例を示す図である。図25ではモニタ回路MONIによって主回路を構成する論理回路の遅延時間をモニタする実施例を示したが、ここでは、チップの製造時の検査で主回路を構成するMOSトランジスタあるいは論理回路の特性を測定し、そのデバイス情報を2605に格納しておく。この2605からの制御信号に基づいて、降圧回路2604はVcc1の値を決定する。たとえば、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも大きめに製造されたことが分かると、降圧回路2604がVcc1を設計値よりも大きな値で出力するように2605に記憶する。また逆に、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも小さめに製造されたことが分かると、降圧回路2604がVcc1を設計値よりも小さな値で出力するように2605に記憶する。このようにすることによって、製造ばらつきを補償できる。なお、2605に記憶するデバイス情報はトランジスタのしきい値でもよいし、トランジスタの飽和電流値でもよい、要は主回路を構成する論理回路の遅延時間を反映するものであればよい。また、その記憶方法は特に問わない。簡単な方法としてはたとえば図27の降圧回路のVrefの値をイオンビームによってヒューズ(アルミ配線等)を切断するFIB加工を用いた物理的な方法等で変化させる方法でもよい。
【0109】
図25の方法では、主回路のトランジスタの製造及び温度等の環境の変化を補償することができるが、図26の方法では、主回路のトランジスタの製造ばらつきのみを補償することができる。しかし、図26の方法の方が図25の方法よりも簡便で面積オーバーヘッドが小さくできるという利点がある。
【0110】
図25や図26の方法以外にも、製造及び温度等の環境の変化に伴う主回路の動作速度ばらつきを補償する方法は考えられるが、いかなる方法でもよい。
【0111】
図27は、図23で示した高電圧Vcc2を低い電圧Vcc1に変換する降圧回路(電圧リミッタ)2304の回路構成例である。この降圧回路はスタンバイ制御回路2303からの制御信号STBで制御され、Vcc1の供給をon/offする。電圧リミッタは高い電圧をとりあつかうので、原則として厚膜MOSトランジスタで構成する。ただし、位相補償容量CCはμA程度ならばリーク電流があってもよい。薄膜MOSトランジスタで形成した方が回路面積を小さくできる。特にCCは通常数百〜数千pFであるので、チップの面積縮小に効果がある。分圧回路DIV1を構成するトランジスタもμA程度のリーク電流は許容でき、リークがあっても分圧抵抗として働くだけなので、薄いゲート絶縁膜を有するMOSトランジスタで構成できる。
【0112】
図28は図25で説明した遅延モニタ回路MONIと降圧回路2504の詳細回路図である。遅延モニタとしてはCMOSインバータで構成したリングオシレータを用いている。この回路はPhase Locked Loop(PLL)を形成しており、遅延モニタMONIの発振周波数と主回路へのクロック信号f1とを周波数位相比較記PFDで比較し、レベル変換器LC3を通してチャージポンプ回路CPを駆動する。CPの出力はローパスフィルターLPFを通過して、Vrefとして出力される。このVrefの値をもとにVcc1が作られる。クロック信号f1に応じたVcc1が作られる。ここで、リングオシレータMONI、周波数位相比較器PFDは薄膜MOSトランジスタで構成する。また、チャージポンプは電源としてVcc2を用いるために厚膜MOSトランジスタで構成する。主回路をクロック信号f1に同期させて動作させることで、そのクロック周波数に最適な電源電圧で主回路を動作させることができる。
【0113】
図29は図28の遅延モニタ回路と降圧回路の他の例を示す。基本構成は図28と同様であるが、主回路に供給する電源Vcc1を遅延モニタ回路に供給するVcc3とを分離している。Vcc1とVcc3は本来同じ電圧であるが、Vcc1には主回路からノイズが混入することがある。そこで、Vcc1に混入するノイズの遅延モニタ回路への影響を低減するため、遅延モニタ回路への電源Vcc3をVcc1とは独立にしてモニタ精度を向上させている。
【0114】
図30は図22〜図26における入出力回路2202,2302の例を示す。ここでは1ビット分のみを示している。入出力回路はチップ内部と外部の信号を入出力端子PADを介して行う。SELが‘L’のときPADは入力端子となり、SELが‘H’のときは出力端子となる。LC1はレベル変換回路であり、スタンバイ制御回路2206,2303(図22〜図26参照)からの制御信号STBが‘L’のときにVcc1の振幅の信号を振幅の大きなVcc2の信号に変換して出力端子PADから外部に出力する。従ってレベル変換回路LC1と入出力端子PADの間のトランジスタはVcc2で駆動される厚膜MOSトランジスタで構成する。ここではPULLはプルアップする必要があるときに‘L’にしてPMOSのプルアップトランジスタでプルアップする。このPMOSは厚膜MOSトランジスタで構成する。回路のスタンバイ(待機)を示すSTBが‘H’のとき、チップ内部の薄膜MOSトランジスタは電源を遮断されているので、LC1は出力をホールドする。
【0115】
入力側においては、外部から入力されるVcc2の振幅を有する信号を、4004Pおよび4004Nで構成されるインバータでVcc1の振幅に変換する。従って、その二つのトランジスタはレベル変換前の信号を扱うので厚膜MOSトランジスタで構成する。待機時には4015P2によってPADからの信号はカットされ、INは‘L’に固定される。
【0116】
抵抗R1、R2、ダイオード4002D1、4002D2、トランジスタ4014Nは入力保護回路である。なお、ダイオード4002D1および4002D2はMOSトランジスタで構成しても良い。この入力保護回路中のMOSトランジスタは高耐圧の厚膜MOSトランジスタで構成する。
【0117】
図31は図30のレベルホールド及びレベル変換回路LC1の具体的な回路例を示している。スタンバイ制御信号STBによって、レベルホールド回路3101はVcc1の振幅の信号をホールドし、その後レベル変換回路3102でVcc2の振幅に変換して出力する。
【0118】
図32は図30のレベルホールド及びレベル変換回路LC1の他の具体的な回路例を示している。スタンバイ制御信号STBによって、レベルホールド回路3201はレベル変換回路3202からみて出力側にあり、Vcc2の振幅の信号に変換後の信号をホールドし出力する。
【0119】
図31と図32を比較すると、機能的には小さな振幅(Vcc1)の信号を大きな振幅(Vcc2)の信号にレベル変換し、STBが‘H’になったときにはその直前の値を出力し続けるという意味で同じである。ただし、図31の方が小面積で済むという利点がある。
【0120】
図33はスタンバイ制御回路2206,2303(図22〜図26参照)の例を示す。主回路2202,2301などから出されるSTBIN信号(Vcc1振幅)をVcc2にレベル変換してSTBおよびその反転信号/STBを作る。速度が重視されないので、リーク電流を防止するため主に厚膜MOSトランジスタで構成するが、Vcc1の信号振幅を扱う部分は薄膜MOSトランジスタを用いている(円で囲んだトランジスタ部分)。本図では、STBIN信号を出力する回路もSTB信号により待機状態になることを想定し、待機時にSTBIN信号が不定となるのを、STB出力を保持するようにゲート幅小(W小)のトランジスタ3301,3302でラッチをかけて保護している。
【0121】
図34はマイコンの実施例である。記憶容量が大きくてゲートリークが問題になるため、命令キャッシュ3401とデータキャッシュ3402のメモリセル3403,3404には厚膜MOSトランジスタを用いている。なお、消費電力よりも高速性を重視し、高速が要求される部分を薄膜MOSトランジスタで構成し、階層的なメモリ構造とすることもできる。また、同様に速度を重視するTLB(3410や3411中にある)やレジスタファイル(3405や3406)は薄膜MOSトランジスタを主体として消費電力を低減する。
【0122】
命令発行ユニット3412、汎用レジスタ3405、浮動小数点レジスタ3406、整数演算ユニット3407、浮動小数点演算ユニット3408、ロード・ストアユニット3409は、速度が重要であり、また、小容量であれば消費電力の影響は無視できるので薄膜MOSトランジスタで形成している。スタンバイ制御回路3413、入出力回路3414はすでに説明したものと同様なので説明は省略する。
【0123】
図35は、図30に示した入出力回路の部分断面図である。図中Aで示す部分は入力保護回路であり、Bで示す部分は入出力回路領域である。入出力回路領域はレベル変換回路を含んでいる。
【0124】
n型基板4006上にp型ウエル4007PとN型ウエル4007Nを設け、素子分離領域4008を設ける。4010P1,4009P1,4009P,4010N1は入力保護回路用MOSトランジスタpMOSLのソース・ドレイン領域である。R1およびR2は抵抗素子、4004P1,4004P2,4000N2,4000P2,4004N1,および4004N2はレベル変換回路MOSトランジスタのソース・ドレイン領域である。4004N4、4004P4はMOSトランジスタ4004P,4004Nのゲート電極である。4004N3、4004P3はMOSトランジスタ4004P,4004Nのゲート絶縁膜である。また、配線層4013は、コンタクトホール4012を介して電源を供給する。ここで、入力回路領域中レベル変換回路は厚膜MOSトランジスタ4004P3,4004N3で形成されている。その他の概略は図4に示す構成と同様である。
【0125】
図36〜図42は本発明のマスクROMの例を示すものである。マスクROMでは、基本的にビット線にプリチャージされた電荷を放電して接地電位とするか、そのまま保持して高電位に保つかで2値の情報を蓄積する。
【0126】
図36は拡散層プログラム方式のNOR型マスクROMのブロック図を示す。ワードデコーダ3604はN組の行アドレスとM組の列アドレスを受けて、メモリセルの中の一つのアドレス(メモリセル単位)を選択する。ワードドライバ3602はワードデコーダの出力を受けて当該メモリセル単位を駆動する。ここで、後述するようにメモリセルは厚膜MOSトランジスタで構成しているため、ワード線振幅は大振幅(Vcc2)になっている。このためワードドライバにはVcc2が給電された厚膜MOSトランジスタで構成されており、通常CPUなどから送られる小振幅(Vcc1)のアドレスは、レベル変換回路を通して信号振幅をVcc2の振幅に変換してワードドライバに接続されている。小振幅信号を扱うワードデコーダ3604は薄膜MOSトランジスタで構成されている。メモリセル3601を薄膜トランジスタで構成すると最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのゲートリーク電流)だけのリーク電流が、ワード線を通じてビット線に流れてしまう。このため厚膜トランジスタで構成している。従って、一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。メモリセル3601を薄膜トランジスタで構成すると非選択セルからのリーク電流がながれ、ビット線へのノイズの混入と同等の働きをし、S/Nを悪化させ、誤動作の原因となる。レベル変換回路3603、センスアンプ回路3605、スタンバイ制御回路3606は薄膜MOSトランジスタと厚膜MOSトランジスタの両者を含む。
【0127】
図36の例では“1”を保持するセルMMN00には、トランジスタを形成しないようにする。すなわち、拡散層を形成しない。ワード線W12を‘H’にするとMMN11がonになり、ビット線BL1は‘L’になる。一方“0”を保持するセルMMN11はトランジスタを構成し、ワード線W11を‘H’にしても、ビット線BL1は‘L’にならない。
【0128】
図37はイオン打ち込みプログラム方式のNOR型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル3701内部構成が若干異なる。ワード線W21,W22を‘H’にする際に、セルのトランジスタがonになるかoffになるかを、各MOSトランジスタの閾値電圧Vthで制御する。
【0129】
図38は図37のメモリセルの要部断面図である。ワード線を選択した時にMOSがonになるかどうかで、情報を決定する。ワード線の電圧(メモリセルのゲートに印加される電圧)は、ワードドライバの出力の電圧なので、この回路の場合はVcc2(>;Vcc1)となる。よって、高いVthとはVth>;Vcc2を意味する。低いVthの場合は、MOSがonになれば十分なので、Vth<;Vccc2となる。本実施例においては、ワード線W21に接続されるMOSのゲート絶縁膜直下の部分に低いVthとするための拡散層を設けている。
【0130】
図39はコンタクトホールプログラム方式のNOR型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル3901内部構成が若干異なる。各トランジスタMMN31,MMN32の構成は同一であるが、ビット線BL3に接続されているかどうかで、出力の‘H’と‘L’を制御する。
【0131】
図40は図39のメモリセル部分の要部断面図である。右側のMOSのはビット線BL3に接続されていない。
【0132】
図41はイオン打ち込みプログラム方式のNAND型マスクROMの例を示す。基本的に図36の例と同様であるが、メモリセル4101の内部構成が若干異なる。MOSトランジスタはセルブロックを構成している。これらのMOSトランジスタの閾値を正にするか(エンハンスメント型)、負にするか(デプリーション型)で、記憶内容が“1”か“0”かが定まる。この例ではMMN4nをデプリーション型のMOSとする。選択ワード線BS4を‘H’にすると、ブロック選択トランジスタBSMN4がOnになる。同時にこのブロック内のワード線のどれかを選択して‘L’にする。選択されたワード線がW4nだった場合、このブロックにはセル電流が流れBSMN4を通じてビット線BL4に信号‘L’が出力される。
【0133】
図42は図41のメモリセルの要部断面図を示す。以上の図面で共通の部分は同一の符号をつけて説明を省略した。
【0134】
以上のように各種のマスクROMに本発明は適用できるが、NOR方式のメモリでは、MOSトランジスタが並列に多数アレイ化されており、入力が多いためリーク電流が多い構造なので、本発明によるリーク電流低減の効果が顕著である。
【0135】
図43は本発明に関わるDRAMの例である。主に厚膜MOSトランジスタで構成される入出力回路4311、スタンバイ制御回路4306、およびワードドライバ4312はVcc1よりも高電圧に設定されるVcc2,VPPで動作する。メモリセル4301中のトランジスタは、情報を電荷の形で貯めているキャパシタンスから電荷が漏れるのを防ぐために厚膜MOSトランジスタで構成する。その厚膜トランジスタを駆動するため、ワード線Wは大振幅で駆動する。このとき、従来のDRAMのようにキャパシタンスから電荷が漏れるのを防ぐという同様の目的で、メモリセル中のトランジスタを高しきい値にするのがよい。小振幅信号を扱うデコーダ4313、4318や、アドレスバッファ4315、4316は薄膜MOSトランジスタで構成し、低電圧のVcc1で駆動する。センスアンプ4305は厚膜MOSトランジスタと薄膜MOSトランジスタが混在する。
【0136】
入力回路4311に入力される信号Aiは大きな振幅Vcc2を有しているので、これを小振幅Vcc1にしてアドレスバッファ4315、4316、デコーダ4313、4318で取り扱う。このため入力回路はVcc1へのレベル変換前の回路は厚膜MOSトランジスタが適している。また、同様の理由で、出力回路4320も厚膜MOSトランジスタを有する。アドレスバッファ4315、4316、デコーダ4313、4318内の薄膜MOSトランジスタに供給する電源を厚膜MOSトランジスタで制御することは、既述の実施例と同様である。図示されていないが、ロウデコーダ4313中にはレベル変換回路があり、Vcc1の振幅の信号をより大きい振幅(Vpp)の信号にしてワードドライバ4321に供給している。
【0137】
本実施例では電圧Vcc2を3.3V,Vcc1を1.8V、Vppを3.6V、VDDを1.5Vとした。これらの電圧は外部から印加してもよいし、電圧コンバータを用いて内部で電圧変換して形成しても良い。
【0138】
図44には、図43のセンスアンプ4305の内部構成を示す。待機時にはビット線対B,/Bはプリチャージ回路PCによってVDD1/2にプリチャージされている。また、センスアンプ駆動線NCS,PCSは共にVDD1/2レベルにある。従って、センスアンプSAを構成するトランジスタTP11,TP12,TN11,TN12はいずれもソース、ドレイン、ゲートがすべて同じ電位にあるため、サブスレッシショルドリーク電流も、トンネルリーク電流も流れない。したがって、これらは薄膜MOSトランジスタで構成し、センス動作を高速化することができる。
【0139】
プリチャージ信号PCBは、待機時には高い電位(>;VDD1/2)である。そこで、プリチャージ回路を構成するトランジスタMN11−MN13は厚いゲート酸化膜を有するMOSで構成し、トンネルリーク電流を防止する。なお、ソースとドレインが同電位なので高しきい値である必要はない。
【0140】
入出力ゲートYGを構成するトランジスタMN14,MN15も厚膜MOSトランジスタで構成する。これらのトランジスタのゲートにはカラムデコーダの出力YSが入力されており、待機時には接地レベルにあるからである。
【0141】
図45は、図43のセンスアンプ回路4305の詳細を示す。入力信号のうち、Ai,Ajはアドレス信号、φはタイミング信号である。一般のメモリではメモリアレイが複数のサブアレイに分割されているため、選択されたサブアレイのセンスアンプのみを動作させるためにアドレス信号(通常はロウアドレス信号のうち上位の数ビット)が必要である。NANDゲートNA1及びインバータIV1,IV2は薄膜MOSトランジスタで構成する。待機時にはAi,Aj,φは‘L’,SANも‘L’,SAPは‘H’であるから、トンネルリーク電流を防止するために、NA1とIV1の電源側、IV2の接地側と入力にスイッチを入れて待機時の電源をカットする。また、SAN,SAPのレベルを保持するためにレベルホールド回路LH1,LH2を設ける。
【0142】
NCS,PCSのプリチャージ回路は、厚膜MOSトランジスタとする。駆動トランジスタMN20,MP20は厚膜MOSトランジスタとする。これらのトランジスタのソース、ドレイン、ゲートは待機時には全て異なる電位にあるので、それらの間のリークを防止するためである。
【0143】
図46は、図43のメインアンプ4309の構成例を示す。この例は2段階の差動アンプMA1,MA2で構成されている。これらのアンプを構成するトランジスタは薄膜MOSトランジスタとして増幅動作の高速化を図る。アンプの入力信号D0,/D0、1段目の出力信号D1,/D1、2段目の出力回路D2,/D2は、いずれも図示されないプリチャージ回路によって、待機時には‘H’になっているのでリーク電流が流れないからである。しかし、活性化トランジスタMN31,MN32は厚膜MOSトランジスタとして、VSSへのリークを防止する。
【0144】
図47は本発明のSRAMの実施例である。基本的な回路構成は既に述べたROM,DRAMと同様であり詳細は省略する。ここでは、メモリセル4701の構造について説明する。メモリセル4701は基本的にはフリップフロップで構成され、これは厚膜MOSトランジスタで構成される。
【0145】
メモリセル4701を構成するトランジスタの内、トランスファトランジスタ(アクセストランジスタとも呼ぶ)を薄膜トランジスタで構成すると最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのゲートリーク電流)だけのリーク電流が、ワード線を通じてビット線に流れてしまうので、ビット線へのノイズの混入と同等の働きをし、S/Nを悪化させる。したがって、少なくともトランスファトランジスタは厚膜トランジスタとするのがよい。トランスファトランジスタ以外のトランジスタのゲートリークは消費電力の増加にしか関与しないため、消費電力を重視しないのであれば薄膜MOSトランジスタで構成してもよい。一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。
【0146】
また、トランスファトランジスタのしきい値電圧についても同様のことが言える。トランスファトランジスタのしきい値が小さいと、最大値として(一つのビット線につながれているメモリセルの数)×(メモリセル一個あたりのトランスファートランジスタのソース・ドレイン間サブスレッショルドリーク電流)だけのリーク電流が、ビット線に流れる。これはビット線へのノイズの混入と同等の働きをし、S/Nを悪化させる。これを防ぐためには、トランスファトランジスタのしきい値を高くするとよい。これはたとえばトランスファトランジスタへのチャネルインプラの量を変えて調整してもよいし、トランスファトランジスタのゲート長を少し長めに設計してもよい。
【0147】
図48は図47のワードデコーダ4704、ワードドライバ4702、レベル変換回路4703の回路例を示す。ワードデコーダは小振幅の信号が入力される。このため、薄膜MOSトランジスタで構成され、さらに、待機時のゲートリーク電流をカットするための厚膜MOSトランジスタMN11を有する。ワード線は大振幅で駆動されるため、ワードドライバはVcc2の電源電圧で動作する回路となっており、ワードデコーダとワードドライバの間にレベル変換回路を有する。レベル変換回路は小振幅から大振幅の信号を形成するため、基本的に厚膜MOSトランジスタで構成する。基本的には図33で説明したもの同様である。
【0148】
待機時にはSTBは‘H’となり、電源Vcc1はオフされる。厚膜MOSトランジスタMN12によってレベル変換回路の出力WL2は‘H’(3.3V)になり、ワード線WLの電位は‘L’(0.0V)に固定される。これにより待機時のメモリセルからビット線への電流漏れを防いでいる。
【0149】
以上のワードデコーダ4704、ワードドライバ4702、レベル変換回路4703の構成は先に述べたSRAMやROMにおいても基本的には同様である。
【0150】
図49は図43のセンスアンプ・ライト回路4705の具体的回路の詳細を示す。データの保持にはビット線電位は影響しないので、待機時には電源Vcc1をオフにすればよい。このセンスアンプ・ライト回路は薄膜MOSトランジスタ回路で構成される。
【産業上の利用可能性】
【0151】
本発明の半導体集積回路装置によれば、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になり、実用的な効果が大きい。
【特許請求の範囲】
【請求項1】
第1導電型の第1MOSトランジスタと、上記第1導電型と導電型が異なる第2導電型の第2MOSトランジスタとを有する論理回路と、
上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第2導電型の第3MOSトランジスタとを有し、
上記第1MOSトランジスタのソースが第1電源線に接続され、上記第1MOSトランジスタのドレイン及び上記第2MOSトランジスタのドレインが出力ノードに接続され、上記第2MOSトランジスタのソースが上記第3MOSトランジスタのドレインに接続され、上記第3MOSトランジスタのソースが第2電源線に接続され、
上記第1電源線及び上記第2電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように接続され、上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第4MOSトランジスタを有するスイッチ回路とを具備し、
上記第4MOSトランジスタは、上記第3MOSトランジスタがオフ状態のときに、オフ状態となり、上記第3MOSトランジスタがオン状態のときに、オン状態となり、
上記第3MOSトランジスタがオフ状態のとき上記第1MOSトランジスタのソースと上記第1電源線の間は通電状態にあり、
上記ホールド回路は、上記第3及び第4MOSトランジスタがオフ状態の場合においても、上記第1電源線及び上記第2電源線からの動作電圧が供給されることを特徴とする半導体集積回路装置。
【請求項2】
第1導電型の第1MOSトランジスタと、上記第1導電型と導電型が異なる第2導電型の第2MOSトランジスタとを有する論理回路と、
上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第2導電型の第3MOSトランジスタとを有し、
上記第1MOSトランジスタのソースが第1電源線に接続され、上記第1MOSトランジスタのドレイン及び上記第2MOSトランジスタのドレインが出力ノードに接続され、上記第2MOSトランジスタのソースが上記第3MOSトランジスタのドレインに接続され、上記第3MOSトランジスタのソースが第2電源線に接続され、
上記第1電源線及び上記第2電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように設けられ、上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第4MOSトランジスタを具備し、
上記第4MOSトランジスタは、上記第3MOSトランジスタがオン状態のときは、上記論理回路の出力を上記ホールド回路に伝達し、上記第3MOSトランジスタがオフ状態のときは、上記論理回路と上記ホールド回路間の経路を遮断するように制御されることを特徴とする半導体集積回路装置。
【請求項3】
請求項1又は2において、
上記半導体集積回路装置の外部からの入力を受ける入出力回路を有し、
上記入出力回路は上記第1MOSトランジスタよりも高耐圧の第5MOSトランジスタを含んでおり、
上記第5MOSトランジスタのゲート絶縁膜は、上記第1及び第2MOSトランジスタのゲート絶縁膜厚よりも厚いことを特徴とする半導体集積回路装置。
【請求項4】
請求項1乃至3のいずれかにおいて、
上記第3MOSトランジスタは、オン状態とされる場合に、上記第1MOSトランジスタのソースとゲートの間に印加される電圧よりも大きい電圧をゲートとソースの間に印加して駆動されることを特徴とする半導体集積回路装置。
【請求項5】
請求項1乃至4の何れかにおいて、
上記論理回路は、複数の第2MOSトランジスタを含み、
上記第2MOSトランジスタのソースは第3電源線に接続され、
上記第3MOSトランジスタのソース・ドレイン経路は、上記第3電源線と上記第2電源線との間に接続されることを特徴とする半導体集積回路装置。
【請求項6】
請求項1乃至5のいずれかにおいて、
上記第3及び第4MOSトランジスタのゲート長は、上記第1MOSトランジスタのゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項7】
請求項1乃至6のいずれかにおいて、
上記第4MOSトランジスタのゲート幅は、上記第1MOSトランジスタのゲート幅より大きいことを特徴とする半導体集積回路装置。
【請求項8】
請求項1乃至7のいずれかにおいて、
上記第3MOSトランジスタと上記第4MOSトランジスタは、同じ制御信号により制御されることを特徴とする半導体集積回路装置。
【請求項1】
第1導電型の第1MOSトランジスタと、上記第1導電型と導電型が異なる第2導電型の第2MOSトランジスタとを有する論理回路と、
上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第2導電型の第3MOSトランジスタとを有し、
上記第1MOSトランジスタのソースが第1電源線に接続され、上記第1MOSトランジスタのドレイン及び上記第2MOSトランジスタのドレインが出力ノードに接続され、上記第2MOSトランジスタのソースが上記第3MOSトランジスタのドレインに接続され、上記第3MOSトランジスタのソースが第2電源線に接続され、
上記第1電源線及び上記第2電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように接続され、上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第4MOSトランジスタを有するスイッチ回路とを具備し、
上記第4MOSトランジスタは、上記第3MOSトランジスタがオフ状態のときに、オフ状態となり、上記第3MOSトランジスタがオン状態のときに、オン状態となり、
上記第3MOSトランジスタがオフ状態のとき上記第1MOSトランジスタのソースと上記第1電源線の間は通電状態にあり、
上記ホールド回路は、上記第3及び第4MOSトランジスタがオフ状態の場合においても、上記第1電源線及び上記第2電源線からの動作電圧が供給されることを特徴とする半導体集積回路装置。
【請求項2】
第1導電型の第1MOSトランジスタと、上記第1導電型と導電型が異なる第2導電型の第2MOSトランジスタとを有する論理回路と、
上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第2導電型の第3MOSトランジスタとを有し、
上記第1MOSトランジスタのソースが第1電源線に接続され、上記第1MOSトランジスタのドレイン及び上記第2MOSトランジスタのドレインが出力ノードに接続され、上記第2MOSトランジスタのソースが上記第3MOSトランジスタのドレインに接続され、上記第3MOSトランジスタのソースが第2電源線に接続され、
上記第1電源線及び上記第2電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように設けられ、上記第1及び第2MOSトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第4MOSトランジスタを具備し、
上記第4MOSトランジスタは、上記第3MOSトランジスタがオン状態のときは、上記論理回路の出力を上記ホールド回路に伝達し、上記第3MOSトランジスタがオフ状態のときは、上記論理回路と上記ホールド回路間の経路を遮断するように制御されることを特徴とする半導体集積回路装置。
【請求項3】
請求項1又は2において、
上記半導体集積回路装置の外部からの入力を受ける入出力回路を有し、
上記入出力回路は上記第1MOSトランジスタよりも高耐圧の第5MOSトランジスタを含んでおり、
上記第5MOSトランジスタのゲート絶縁膜は、上記第1及び第2MOSトランジスタのゲート絶縁膜厚よりも厚いことを特徴とする半導体集積回路装置。
【請求項4】
請求項1乃至3のいずれかにおいて、
上記第3MOSトランジスタは、オン状態とされる場合に、上記第1MOSトランジスタのソースとゲートの間に印加される電圧よりも大きい電圧をゲートとソースの間に印加して駆動されることを特徴とする半導体集積回路装置。
【請求項5】
請求項1乃至4の何れかにおいて、
上記論理回路は、複数の第2MOSトランジスタを含み、
上記第2MOSトランジスタのソースは第3電源線に接続され、
上記第3MOSトランジスタのソース・ドレイン経路は、上記第3電源線と上記第2電源線との間に接続されることを特徴とする半導体集積回路装置。
【請求項6】
請求項1乃至5のいずれかにおいて、
上記第3及び第4MOSトランジスタのゲート長は、上記第1MOSトランジスタのゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項7】
請求項1乃至6のいずれかにおいて、
上記第4MOSトランジスタのゲート幅は、上記第1MOSトランジスタのゲート幅より大きいことを特徴とする半導体集積回路装置。
【請求項8】
請求項1乃至7のいずれかにおいて、
上記第3MOSトランジスタと上記第4MOSトランジスタは、同じ制御信号により制御されることを特徴とする半導体集積回路装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【公開番号】特開2012−195594(P2012−195594A)
【公開日】平成24年10月11日(2012.10.11)
【国際特許分類】
【出願番号】特願2012−99642(P2012−99642)
【出願日】平成24年4月25日(2012.4.25)
【分割の表示】特願2007−257415(P2007−257415)の分割
【原出願日】平成9年4月8日(1997.4.8)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年10月11日(2012.10.11)
【国際特許分類】
【出願日】平成24年4月25日(2012.4.25)
【分割の表示】特願2007−257415(P2007−257415)の分割
【原出願日】平成9年4月8日(1997.4.8)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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