国際特許分類[G11C11/413]の内容
物理学 (1,541,580) | 情報記憶 (112,808) | 静的記憶 (17,688) | 特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子 (6,432) | 電気的素子を用いるもの (5,515) | 半導体装置を用いるもの (5,114) | トランジスタを用いるもの (5,110) | 正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ (1,516) | 周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用 (887)
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バイポーラ型のメモリセル用 (4)
電界効果型のメモリセル用 (300)
国際特許分類[G11C11/413]に分類される特許
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半導体メモリおよびシステム
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半導体記憶装置
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半導体メモリおよびシステム
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半導体装置
【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路15において、トランジスタPTRS1は、外部電源電圧を受ける電源ノードと出力ノード18との間に接続される。比較器50は、第1の入力端子および参照電圧が入力される第2の入力端子を有し、第1および第2の入力端子間の電圧差に応じた制御電圧をトランジスタPTRS1の制御電極に出力する。分圧回路40は、出力ノードの電圧を分圧した電圧を比較器50の第1の入力端子に出力する回路であり、分圧比を変更可能である。電源回路15は、負荷回路が動作状態のときに、分圧回路40の分圧比を第1の分圧比から第1の分圧比よりも高い第2の分圧比に変更する。
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半導体記憶装置
【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部16は、メモリセルMCの読み出し速度を検知し、電圧制御部17は、メモリセルMCの読み出し速度に基づいてワード線WL1〜WLnの電圧VWLまたはメモリセルMCのセル電源電圧VCSのいずれか少なくとも一方を制御する。
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半導体記憶装置
【課題】1つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】1つの実施形態によれば、メモリセルは、第1の駆動トランジスタと第1の負荷トランジスタと第1の読み出し転送トランジスタと第1の書き込み転送トランジスタと第2の駆動トランジスタと第2の負荷トランジスタと第2の読み出し転送トランジスタと第2の書き込み転送トランジスタと1以上の抵抗変化素子とを有する。1以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。1以上の抵抗変化素子は、第1の記憶ノード及び第1の書き込み転送トランジスタの間と第2の記憶ノード及び第2の書き込み転送トランジスタの間との少なくとも一方に配される。
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半導体装置
【課題】低電源電圧下においても、安定にデータの書込/読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線(APVL0−APVLn)を配設するとともに書込補助回路(BPCK0−BPCKn)を配設する。この書込み補助回路(PCK)は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路(VCT,10)と、第1の電源電圧よりも低い第2の電源電圧を供給する供給線(VL)とセル電源線(VDM)との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第1のスイッチ素子(NT1)とを有する。
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メモリにおけるピーク電力管理のためのメカニズム
【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、1つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に1つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に1つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。
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デュアルポートメモリおよびその方法
【課題】デュアルポートメモリを提供すること。
【解決手段】デュアルポートメモリは、第1のシングルポートメモリおよび第2のシングルポートメモリを含む。第1のシングルポートメモリは、デュアルポートメモリの偶数アドレス中のデータを記憶するように構成される。第2のシングルポートメモリは、デュアルポートメモリの奇数アドレス中のデータを記憶するように構成される。デュアルポートメモリは、奇数アドレスからデータを読み出す読出動作および偶数アドレスの中へデータを書き込む書込動作を同時に実行する。デュアルポートメモリは、偶数アドレスからデータを読み出す読出動作および奇数アドレスの中へデータを書き込む書込動作を同時に実行する。
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マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法
【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。
【解決手段】第1バス128に結合された第1トライステートデバイスにおいて、センスアンプの第1センスアウトプットおよび第2センスアウトプットを受け取ることと、第2バス130に結合された第2トライステートデバイスにおいて、センスアンプの第1センスアウトプットおよび第2センスアウトプットを受け取ることと、バス選択インプットに応じて第1バスまたは第2バスを駆動するために第1トライステートデバイスおよび第2トライステートデバイスの1つを選択的にアクティブにする。
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