【課題】バッファの長さより短いデータ伝送ラインを備える半導体メモリ装置を提供すること。
【解決手段】１つのメモリバンク３１０と、前記メモリバンクから伝達されるデータを格納するために、第１の方向に延長された複数のバッファＰＢを含むバッファリング部３４０と、前記バッファに格納されたデータを伝達する複数のデータ伝送ラインＩＯと、複数のデータ伝送経路のうち、いずれか１つをアドレスによって選択し、前記複数のデータ伝送ラインを介して伝達されるデータを選択されたデータ伝送経路を介して伝達する経路多重化部３６０とを備えることを特徴とする。 （もっと読む）

【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。
【解決手段】第１バス１２８に結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、第２バス１３０に結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプットに応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスおよび第２トライステートデバイスの１つを選択的にアクティブにする。 （もっと読む）

【課題】より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性を向上する。
【解決手段】スタティックランダムアクセスメモリセルにおいて、電源電圧印加点と一方のビット線との間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線と一方のビット線との間の電圧差をパスゲートトランジスタの閾値電圧より若干高い電圧差Ｖｗｄとして、一方のビット線に接続されているパスゲートトランジスタのソース，ドレインとなる拡散層のうちメモリセルを構成するインバータの出力端子に接続されているほうの拡散層近傍の絶縁層へエレクトロンを注入する（ステップＳ１１０）。これにより、より簡易な方法でメモリセルの電圧特性の向上を図ることができる。 （もっと読む）

【課題】ランダムアクセスメモリコントローラのためのシステム及び方法を提供する。
【解決手段】ランダムアクセスメモリコントローラであって、列マルチプレクサ及びセンスアンプ対を備え、列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成された列マルチプレクサ及びセンスアンプを含む。共通回路は、メモリコントローラが列マルチプレクサ及びセンスアンプ対について１つのインスタンスの共通回路を含むように、列マルチプレクサとセンスアンプとの間で共有される。共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路を含む。 （もっと読む）

【課題】消費電力を低減すること。
【解決手段】グローバル入出力回路２１のライトアンプＷＡＧは一対のスイッチＳＷ１，ＳＷ２を介してデータビット線対ＤＢＬ，ＤＢＬＸと接続されている。データビット線対ＤＢＬ，ＤＢＬＸは、スイッチＳＷ３，ＳＷ４を介して、グローバル入出力回路２１と各ブロック２２，２３との間でデータを転送するグローバルビット線対ＧＢＬ，ＧＢＬＸとそれぞれ接続されている。ライトアンプＷＡＧは、入力データＤＩに応じてデータビット線対ＤＢＬ，ＤＢＬＸを駆動する。スイッチＳＷ１，ＳＷ２をオフし、ライトアンプＷＡＧからデータビット線対ＤＢＬ，ＤＢＬＸを切り離す。そして、スイッチＳＷ３，ＳＷ４をオンし、データビット線対ＤＢＬ，ＤＢＬＸにグローバルビット線対ＧＢＬ，ＧＢＬＸを接続する。 （もっと読む）

【課題】入力逆流防止回路の寄生抵抗成分による電圧降下により入力電圧識別回路の誤動作を減少させ、メモリ回路へのメモリ誤書き込みを減少させる１線式シリアルインターフェースを提供する。
【解決手段】 １線式シリアルインターフェースは、１本の信号線によりシリアルデータの受信を可能とし、入力端子１に接続された２つのＰＭＯＳトランジスタから構成された入力逆流防止回路２と、抵抗分圧器５及び電圧比較回路６から構成された入力電圧識別回路３と、１端が電源に接続されたプルアップ抵抗Ｒ１が設けられた電源供給線４とを有する。入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。即ち、入力端子１、入力電圧識別回路３、入力逆流防止回路２、プルアップ抵抗Ｒ１の順に配列されている。 （もっと読む）

【課題】遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供する。
【解決手段】ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、センスアンプイネーブル信号がセンスアンプに供給されることによって、ビット線の読み出し信号がセンスアンプにより増幅され、センスアンプの出力端子から読み出しデータが生成される。 （もっと読む）

【課題】フル・スイング・メモリ・アレイを読み出す時の電力を削減する。
【解決手段】フル・スイング・メモリ・アレイは、複数のローカルビット線およびグローバルビット線を含んでいる。消費電力低減のために、グローバルビット線を駆動する方法は、トライステイト・デバイスを介してグローバルビット線に複数のローカルビット線をつなぐステップを含んでいる。方法は、複数のトライステイト・デバイスのうちの１つを有効にするためのグローバル選択信号を生成し、有効とされたトライステイト・デバイスの出力を駆動するために対応するローカルビット線を選択するステップをさらに含んでいる。グローバルビット線上で同じ値を連続して読み取る場合に、グローバルビット線の状態を遷移させないように、グローバルビット線が駆動される。 （もっと読む）

【課題】ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。
【解決手段】ＡポートのロウアドレスＡＲＡＤとＢポートのロウアドレスＢＲＡＤとが一致した場合、クロックＡＣＬＫ、ＢＣＬＫに基づいて生成されたクロックＸＣＬＫに基づいてＡポートのワード線電位ＡＷＬを制御することでＡポートのみからメモリセルＭＣにアクセスさせ、クロックＡＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＡポートとの間でデータをやり取りさせるとともに、クロックＢＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＢポートとの間でデータをやり取りさせる。 （もっと読む）

【課題】メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減する。
【解決手段】例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。各列方向負荷回路は、オフ状態に固定された複数のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備え、この内のＭＮａ２，ＭＮａ３のソースおよびドレインがＤＢＬ１又はＤＢＬ２に適宜接続される。ＤＢＬ１，ＤＢＬ２には、ＭＮａ２，ＭＮａ３の拡散層容量に伴う負荷容量が付加され、これに応じてデコード起動信号ＴＤＥＣからダミービット線信号ＳＤＢＬまでの遅延時間が設定される。ＳＤＢＬは、センスアンプの起動タイミングを定める際に使用される。 （もっと読む）