マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法
【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。
【解決手段】第１バス１２８に結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、第２バス１３０に結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプットに応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスおよび第２トライステートデバイスの１つを選択的にアクティブにする。
【解決手段】第１バス１２８に結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、第２バス１３０に結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプットに応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスおよび第２トライステートデバイスの１つを選択的にアクティブにする。
【発明の詳細な説明】
【背景】
【０００１】
［Ｉ．分野］
本開示は、一般にメモリアレイに関係し、より具体的には、少なくとも１つのメモリバスを含む方法およびデバイスに関係する。
【０００２】
［ＩＩ．関連技術の説明］
一般に、メモリデバイスは、メモリアレイのマルチバンク(multiple banks)を含むことができる。マルチメモリバンク(multiple memory banks)のうちの１つに保存されたデータをアクセスするために、選択されたメモリバンクは、マルチプレクサ(multiplexer)にデータ信号を供給するためにアクティブにされる(activate)ことができ、マルチプレクサは、スタティックまたはダイナミックなマルチプレクサであってもよい。各メモリバンクは、マルチプレクサに１つまたは複数のアウトプット(outputs)を供給することができる。制御装置(control device)は、選択されたメモリバンクのアウトプットを選択するために、マルチプレクサに制御信号を供給することができる。しかしながら、もしマルチプレクサがスタティックなマルチプレクサである場合、そのときは、各メモリアレイの選択された線のためのトランジスタゲート負荷(transistor gate loading)は増やされる。もしマルチプレクサがダイナミックなマルチプレクサである場合、マルチプレクサはクロック負荷を増大させるかもしれない。
【０００３】
従来のデバイスでは、メモリバンクのアウトプットバスをテストすることは、タイミング遅れあるいは望まれない電力消費を加えるかもしれない。さらに、マルチバンクメモリデバイスの特定のメモリバンクのアウトプットバスに自動テストパターン生成データを加えることは、複雑さを加える可能性がある。したがって、改善されたメモリバスアウトプットドライバ(memory bus output driver)の必要性がある。
【発明の概要】
【０００４】
詳細な実施形態(particular embodiment)では、第１バスに結合された第１トライステートデバイス(tri-state device)において、センスアンプの第１センスアウトプット(first sense output)および第２センスアウトプット(second sense output)を受け取ることと、第２バスに結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプット(bus selection input)に応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスか第２トライステートデバイスを選択的にアクティブにすること(activating)と、を含む方法が開示される。
【０００５】
別の詳細な実施形態においては、回路デバイスは、第１バスに結合された第１トライステートデバイスと、第２バスに結合された第２トライステートデバイスと、メモリアレイの第１および第２のビット線に応答するセンスアンプと、を含んでいる。センスアンプは、第１トライステートデバイスおよび第２トライステートデバイスにそれぞれ結合された、第１アウトプットおよび第２アウトプットを含んでいる。センスアンプは、選択的に、第１バスまたは第２バスを駆動する。
【０００６】
さらに別の詳細な実施形態においては、システムは、メモリアレイと、メモリアレイに応答するアウトプットバスと、メモリアレイをアクティブにすることなしにアウトプットバスをテストするためにアウトプットバスに結合されたテスト構造(test structure)と、を含むシステムが提供される。テスト構造は、バンクイネーブルインプット(bank enable input)、テストイネーブルインプット(test enable input)、ロジックゲート、第１トランジスタと、第２トランジスタと、を含む。ロジックゲートは、バンクイネーブルインプットに結合された第１インプットと、テストイネーブルインプットに結合された第２インプットと、ロジックアウトプット、とを含む。第１トランジスタは、第１電源端子(power supply terminal)に結合された第１パワー端子(power terminal)と、バンクイネーブルインプットに結合された第１コントロール端子と、アウトプットバスに結合された第１アウトプット端子と、を含んでいる。第２トランジスタは、アウトプットバスに結合された第２アウトプット端子と、ロジックアウトプットに結合された第２コントロール端子と、第２電源端子に結合された第２パワー端子と、を含む。
【０００７】
さらに別の詳細な実施形態においては、複数のメモリバスと、データバスと、ロジックと、を含むデバイスが提供される。複数のメモリバスの各々は、それぞれのメモリバンクに結合される。ロジックは、マルチプレクサを使用せずに、選択的に、複数のメモリバスの選択された１つをデータバスに結合する。詳細な説明のための実施形態では、ロジックは、ＡＮＤゲートを含んでいる。別の詳細な実施形態では、ロジックは、ＮＡＮＤゲートとインバータとを含むことができる。詳細な説明のための実施形態の具体的な１つの利点は、メモリバンク間で選択するためにインバータを備えたＡＮＤゲートあるいはＮＡＮＤゲートを使用することは、リードアクセスタイミング(read access timing)を改善する、ということである。詳細な説明のための実施形態の別の利点は、マルチプレクサバンク選択に関連するルーティング(routing)が除去されるので、設計の複雑さが軽減される、ということである。
【０００８】
詳細な説明のための実施形態のさらに別の利点は、望まれないタイミング遅れを導入することなく、メモリバンクアウトプットをテストする自動テストパターン生成の範囲が増やされることができる、という点で提供される。
【０００９】
詳細な説明のための実施形態のさらに別の利点は、センスアンプのデュアルアウトプット(dual outputs)がデュアルバス(dual buses)を駆動するために利用されることができるので、マルチスレッドアクセス(multi-thread access)が特別のセンスアンプ(extra sense-amplifiers)を追加せずにサポートされることができる、という点で提供され、それは２つのスレッドメモリアクセスをサポートする。
【００１０】
詳細な説明のための実施形態の別の利点は、センスアンプのアウトプット動作(output behavior)が、プッシュプルタイプ(push-pull type)のトライステートバスを生成するために利用されることができる、という点で提供される。デフォルトプルアップデバイス(default pull-up device)が、各バス上の電圧を、特定の電圧レベルに、例えば、バンクがインアクティブ(inactive)であるときに論理ｈｉｇｈの電圧レベル(logic high voltage level)に保持するために各トライステートバスに追加されることができ、バス間のアウトプット選択が、マルチプレクサよりはむしろ単一のロジックゲートを使用して行なわれることを、可能とする。
【００１１】
本開示の他の態様、利点、および特徴は、以下の部分(the following sections)、すなわち、図面の簡単な説明、詳細な説明、および特許請求の範囲、を含んだ明細書全体の検討の後に明らかになるであろう。
【００１２】
ここに説明される実施形態の態様および付随する利点は、ここに添付の図面と併せて以下の詳細な説明を参照することによって、より容易に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、メモリデバイスの詳細な説明のための実施形態のブロック図であり、マルチメモリバンク(multiple memory banks)と、マルチメモリバンクのアウトプット間で選択するロジックと、を含む。
【図２】図２は、図１のメモリデバイスのような、メモリデバイスの詳細な説明のための実施形態のブロック図である。
【図３】図３は、センスアンプおよびプリチャージデバイスを含む、図２のメモリデバイスのような、メモリデバイスの一部分の詳細な説明のための実施形態の回路図である。
【図４】図４は、図３のセンスアンプのような、代表的なセンスアンプの詳細な説明のための実施形態の回路図である。
【図５】図５は、図３のセンスアンプのアウトプットを使用して、メモリアレイのデュアルアウトプットバスを駆動する回路デバイスの詳細な説明のための実施形態のブロック図である。
【図６】図６は、図３のセンスアンプのような、センスアンプの詳細な説明のための実施形態のタイミング図である。
【図７】図７は、図３のセンスアンプのような、センスアンプのアウトプットによって駆動されるトライステートバスを有するメモリアレイを含む、メモリバンクの詳細な説明のための実施形態のブロック図である。
【図８】図８は、メモリバンクの別の詳細な説明のための実施形態のブロック図であり、図３のセンスアンプのような、センスアンプのアウトプットによって駆動されるトライステートバスを含み、自動テストプログラム生成（ＡＴＰＧ）インプット構造(automatic test program generation (ATPG) input structure)を含む。
【図９】図９は、図３のセンスアンプのような、センスアンプを使用するメモリアレイの２つのアウトプットバスの１つを選択的に駆動する方法の、詳細な説明のための実施形態の流れ図である。
【詳細な説明】
【００１４】
図１は、マルチメモリバンク(multiple memory banks)と、メモリバンク間で選択し、かつメモリバンクアウトプット間で選択するロジックと、を含んでいるメモリデバイス１００の、詳細な説明のための実施形態のブロック図である。メモリデバイス１００は、バンク選択インプット(bank select input)１０２と、マルチメモリバンク（メモリバンク０、メモリバンク１、およびメモリバンクＮ−１）１０６、１０８、および１１０と、メモリバンク１０６、１０８、および１１０の間から選択するロジック、例えば、バンク選択デコーダ(bank select decoder)１０４、とを含む。メモリバンク（メモリバンク０）１０６は、ＯＵＴＡバンクイネーブルインプット１１４およびＯＵＴＢバンクイネーブルインプット１１６を含んでいる１対のバンクイネーブルインプット(a pair of bank enable inputs)１１２によって、バンク選択デコーダに結合されている。メモリバンク（メモリバンク１、．．．、およびメモリバンク（Ｎ−１））１０８および１１０は、対のバンクイネーブルインプット１１８および１２０によって、バンク選択デコーダ１０４に結合されることができる。一般に、メモリデバイス１００は、点線１２２によって示されるように、他のメモリバンクを含むことができる。各メモリバンク１０６、１０８、および１１０は、対応するアウトプットバスによって、第１ロジックデバイス(logic device)１２４および第２ロジックデバイス１２６に結合される。例えば、メモリバンク１０６は、第１アウトプットバス（ＯＵＴＡ）１２８によって第１ロジックデバイス１２４に、そして、第２アウトプットバス（ＯＵＴＢ）１３０によって第２ロジックデバイス１２６に、結合される。メモリバンク１０８は、第１アウトプットバス１３２によって第１ロジックデバイス１２４に、そして、第２アウトプットバス１３４によって第２ロジックデバイス１２６に、結合される。メモリバンク１１０は、第１アウトプットバス１３６によって第１ロジックデバイス１２４に、そして、第２アウトプットバス１３８によって第２ロジックデバイス１２６に、結合される。第１ロジックデバイス１２４は、アウトプットバス１２８、１３２、および１３６の各々を受け取るインプットを含んでおり、また、アウトプット１４０を含んでいる。アウトプット１４０は、メモリデバイス１００の第１スレッドバスアウトプット(first thread bus output)を駆動するために利用されることができる。第２ロジックデバイス１２６は、アウトプットバス１３０、１３４、および１３８の各々を受け取るインプットを含んでおり、そして、アウトプット１４２を含んでおり、それは、メモリデバイス１００の第２スレッドバスアウトプットを駆動するために使用されることができる。詳細な実施形態では、第１および第２ロジックデバイス１２４および１２６は、ＡＮＤロジックゲート(AND logic gates)であってもよい。この例では、アウトプットバス１２８、１３２、および１３６のうちの１つは、同時に(at a time)アクティブ(active)であり、そして、他のアウトプットバスは、論理ｈｉｇｈの電圧レベル(logic high voltage level)に保持される。このように、メモリバンク１０６、１０８、および１１０のアクティブなアウトプット(active output)は、論理ＡＮＤ演算(logical AND operation)によって、第１スレッドバスアウトプット(first thread bus output)１４０に供給されることができる。
【００１５】
詳細な説明のための実施形態において、各ロジックデバイス１２４および１２６は、ＮＡＮＤロジックゲートおよびインバータを含むことができる。別の詳細な説明のための実施形態においては、各ロジックデバイス１２４および１２６は、ＯＲ論理ゲート(OR logic gate)を含むことができ、そして、インアクティブなアウトプットバスは、論理ｌｏｗの電圧レベル(logic low voltage level)に保持されることができ、ＯＲ論理ゲートが、アウトプットバス１２８、１３０、１３２、１３４、１３６、および１３８、のうちの１つからのデータを、アウトプット１４０および１４２のうちの１つへ、供給することを可能にする。
【００１６】
詳細な実施形態においては、アウトプットバス１３０がアクティブであるとき、アウトプットバス１３４および１３８は、インアクティブであって、論理ｈｉｇｈの電圧レベルに保持されることができる。ロジックデバイス１２６は、アウトプットバス１３０、１３２、および１３８からのインプットに関し論理ＡＮＤ演算を行なうことができ、アクティブなアウトプットバス１３０からのデータを第２スレッドバスアウトプット１４２に供給する。イネーブルにされていない(non-enabled)バンクアウトプット１３４および１３８が、固定の電圧レベル、例えば論理ｈｉｇｈの電圧レベル、に維持されることができるので、マルチプレクサは、アウトプット１３０、１３４、および１３８の間から選択するためには必要とされない。したがって、ＡＮＤロジックゲートのようなロジックデバイス１２６が、バスアウトプット間で選択するために使用されることができ、アウトプットマルチプレクサを備えたメモリデバイスと比較して、複雑さを軽減し、メモリデバイスの全体的なリードタイミング(overall read-timing)を改善する。
【００１７】
図２は、図１のメモリデバイス１００のようなメモリデバイスの、詳細な説明のための実施形態のさらなる詳細を示すブロック図である。メモリデバイスは、バンク選択インプット１０２と、バンク選択デコーダ１０４と、メモリバンク１０６および１１０と、を含んでいる。メモリバンク１０６および１１０は、それぞれ、対のバンクイネーブルインプット１１２および１１６を介して、バンク選択デコーダに結合される。対のバンクイネーブルインプット１１２は、メモリバンク１０６のアウトプット１２８と１３０との間で選択するために、アウトプットＡバンクイネーブルインプット１１４とアウトプットＢバンクイネーブルインプット１１６とを含んでいる。メモリデバイス１００は、メモリバス１２８、１３０、１３６、および１３８に結合された第１ロジックデバイス１２４および第２ロジックデバイス１２６を含んでいる。ロジックデバイス１２４は、アウトプット１４０に結合され、そして、ロジックデバイス１２６は、アウトプット１４２に結合される。メモリバンク（０）１０６は、複数のメモリアレイ、例えばメモリアレイ（セット０）２１０、メモリアレイ（セット１）２２６、およびメモリアレイ（セットＮ−１）２３４など、を含んでいる。メモリアレイ（セット０）２１０は、セットイネーブルインプット２０４によってセットデコーダ２０２に結合され、またビット線２１４および２１６によってセンスアンプ２１２に結合される。セットデコーダ２０２は、セット選択インプット(set selection input)（セットイネーブル(set enable)）に、対のバンクイネーブルインプット１１２に、あるいはそれらの任意の組合せに、応答することができる。センスアンプ２１２は、センスアンプアウトプット２１８および２２２を含んでおり、それらは、それぞれ、第１トライステートデバイス２２０および第２トライステートデバイス２２４に結合されている。第１トライステートデバイス２２０は、アウトプットバス（ＯＵＴＡ）１２８に結合され、また、第２トライステートデバイス２２４は、アウトプットバス（ＯＵＴＢ）１３０に結合されている。
【００１８】
メモリアレイ（セット１）２２６は、セットイネーブルインプット２０６によってセットデコーダ２０２に結合され、１対のビット線によってセンスアンプ２２８に結合される。センスアンプ２２８は、第３トライステートデバイス２３０および第４トライステートデバイス２３２に結合され、それらは、それぞれ、アウトプットバス１２８および１３０に結合される。メモリアレイ（セットＮ−１）２３４は、セットイネーブルインプット２０８によってセットデコーダ２０２に結合され、１対のビット線によってセンスアンプ２３６に結合される。センスアンプ２３６は、第５トライステートデバイス２３８および第６トライステートデバイス２４０に結合され、それらは、それぞれ、アウトプットバス１２８および１３０に結合される。
【００１９】
メモリバンク（Ｎ−１）１１０は、複数のメモリアレイ、例えばメモリアレイ（セット０）２５０、メモリアレイ（セット１）２６６、およびメモリアレイ（セットＮ−１）２７４など、を含んでいる。セットデコーダ２４２は、セットイネーブルインプット２４４、２４６、および２４８を生成するために、セット選択インプット（セットイネーブル）に、対のバンクイネーブルインプット１１６に、あるいは、それらの任意の組合せに、応答することができる。メモリアレイ（セットＮ−１）２５０は、セットイネーブルインプット２４４によってセットデコーダ２４２に結合され、ビット線２５４および２５６によってセンスアンプ２５２に結合される。センスアンプ２５２は、センスアンプアウトプット２５８および２６２を含んでおり、それらは、第１トライステートデバイス２６０および第２トライステートデバイス２６４に結合されている。第１トライステートデバイス２６０は、第１アウトプットバス（ＯＵＴＡ）１３６に結合され、第２トライステートデバイス２６４は、第２アウトプットバス（ＯＵＴＢ）１３８に結合される。メモリアレイ（セット１）２６６は、セットイネーブルインプット２４６によってセットデコーダ２４２に結合され、１対のビット線によってセンスアンプ２６８に結合される。センスアンプ２６８は、第３トライステートデバイス２７０および第４トライステートデバイス２７２に結合され、それらは、それぞれ、アウトプットバス１３６および１３８に結合される。メモリアレイ（セットＮ−１）２７４は、セットイネーブルインプット２４８によってセットデコーダ２４２に結合され、１対のビット線によってセンスアンプ２７６に結合される。センスアンプ２７６は、第５トライステートデバイス２７８および第６トライステートデバイス２８０に結合され、それらは、それぞれ、アウトプットバス１３６および１３８に結合される。アウトプットバス１２８および１３６は、ロジックデバイス１２４介して、アウトプット１４０に結合され、アウトプットバス１３０および１３８は、ロジックデバイス１２６を介してアウトプット１４２に結合される。
【００２０】
詳細な説明のための実施形態では、バンク選択は、バンク選択インプット１０２で受け取られることができる。バンク選択デコーダ１０４は、バンク選択をデコードすることができ、そして、デコードされたバンク選択に応じて、対のバンクイネーブルインプット１１２のいずれかの１つを、あるいは、対のバンクイネーブルインプット１１６のうちのいずれかの１つを、選択的にイネーブルにする(enable)ことができる。詳細な説明のための実施形態においては、バンクイネーブルインプット１１４は、イネーブルにされることができる。メモリバンク（０）１０６は、バンクイネーブルインプット１１４によってアクティブにされる(activated)。セットデコーダ２０２は、メモリアレイ２１０、２２６、および２３４のどれをアクティブにするかを決定するために、セットイネーブルインプット（セットイネーブル）、バンクイネーブルインプット１１４、あるいは任意のそれらの組合せを介して受け取られた情報をデコードする(decode)ことができる。セットデコーダ２０２は、セットイネーブルインプット２０４、２０６、あるいは２０８のうちの１つを、選択的にイネーブルにすることができる。詳細な実施形態においては、メモリアレイ（セット０）２１０は、ビット線２１４および２１６に電圧を加えるために、セットイネーブルインプット２０４に応じてアクティブにされる。センスアンプ２１２は、ビット線２１４および２１６からの差動電圧(differential voltage)を決定し、第１センスアンプアウトプット２１８および第２センスアンプアウトプット２２２を、第１トライステートデバイス２２０および第２トライステートデバイス２２４に供給する。一般に、第１アウトプットバス１２８か第２アウトプットバス１３０かのいずれかが、対応するアウトプット１４０か１４２にデータを供給するために、アクティブにされることができる。詳細な実施形態においては、もしアウトプットバス（ＯＵＴＢ）１３０がアクティブである場合、アウトプットバス（ＯＵＴＢ）１３８は、論理ｈｉｇｈの電圧レベルに維持されることができ、それは、複雑な多重化(complex multiplexing)無しに、ロジックデバイス１２６のアウトプット１４２に、アウトプットバス（ＯＵＴＢ）１３０を反映させる。
【００２１】
図３は、図１の中で示されるメモリデバイス１００のようなメモリデバイスの一部分３００の、詳細な説明のための実施形態の回路図であり、メモリアレイ２１０の一部、および、関連するセンスアンプ、例えば図４の中で示される代表的なセンスアンプ２１２、を含んでいる。メモリアレイ２１０は、代表的な説明のためのワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．、ＷＬ＜６３＞）３０２、３０４、および３０６、第１ビット線２１４、第２ビット線２１６（ビットＢ）、センスアンプ２１２、センスアンプコントロールインプット(sense amplifier control input)３０８、第１センスアンプアウトプット２１８、および、第２センスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２を含んでいる。代表的な図示されたワード線（ＷＬ＜０＞）３０２は、第１トランジスタ３１０と、第２トランジスタ３１２と、インバータ３１４および３１６を含むクロスカップル型(cross-coupled)インバータと、を含む関連する回路構造を含んでいる。代表的な図示されたワード線（ＷＬ＜１＞）３０４は、第１トランジスタ３１８と、第２トランジスタ３２０と、インバータ３２２および３２４を含むクロスカップル型インバータと、を含む関連する回路構造を含んでいる。代表的な図示されたワード線（ＷＬ＜６３＞）３０６は、第１トランジスタ３２６と、第２トランジスタ３２８と、インバータ３３０および３３２を含むクロスカップル型インバータと、を含む関連する回路構造を含んでいる。一般に、データは、各ワード線に関連した回路構造において保存されることができる。メモリデバイスの一部分３００の具体的なメモリアレイは、６４の代表的なワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．、ＷＬ＜６３＞）を有するとして表されている。しかしながら、具体的なメモリアレイは、任意の数のワード線を含むことができる。
【００２２】
メモリデバイスの一部分３００はまた、トランジスタ３４２、３４４、および３４６を含むプリチャージデバイス３４０と、プリチャージクロックインプット３４８とを含むことができる。トランジスタ３４２は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１４に結合された第２端子と、を含んでいる。トランジスタ３４４は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１６に結合された第２端子と、を含んでいる。トランジスタ３４６は、ビット線２１４に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１６に結合された第２端子と、を含んでいる。
【００２３】
詳細な説明のための実施形態では、ビット線２１４および２１６は、それらがインアクティブなとき、電圧レベル（ＶＤＤ）にプリチャージされる。ワード線（ＷＬ＜０＞）３０２のような特定のワード線がアクティブなとき、第１および第２トランジスタ３１０および３１２をとおしてのそれぞれのビット線からの放電路のために、ビット線２１４あるいはビット線２１６のいずれかは電圧降下を有し得る。データは、関連する回路構造からビット線２１４および２１６上に読まれる。センスアンプコントロールインプット３０８がｌｏｗであるとき、第１および第２センスアンプアウトプット２１８および２２２はｌｏｗである。センスアンプコントロールインプット３０８がｈｉｇｈであるとき、第１センスアンプアウトプット２１８あるいは第２センスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２のいずれかが、ビット線２１４（ビット）とビット線２１６（ビットＢ）の間の電圧差に基づいて電圧レベル（ＶＤＤ）に上昇し得る。
【００２４】
図４は、図２および３の中のセンスアンプ２１２のような代表的なセンスアンプの詳細な説明のための実施形態の回路図である。センスアンプ２１２は、ビット線インプット２１４および２１６と、第１および第２センスアンプアウトプット２１８および２２２と、センスアンプコントロールインプット３０８と、を含んでいる。センスアンプ２１２はまた、トランジスタ４０２、４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０と、線（ノード＿Ａ）４２２と、線（ノード＿Ｂ）４２４と、インバータ４２６および４２８と、を含んでいる。線（ノード＿Ａおよびノード＿Ｂ）４２２および４２４は、代表的なセンスアンプの内部のノード(internal nodes)である。トランジスタ４０２は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、インバータ４２６に結合された第２端子と、を含んでいる。トランジスタ４０８は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプインプット３０８に結合されたコントロール端子と、インバータ４２８に結合された第２端子と、を含んでいる。トランジスタ４０４は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、線（ノード＿Ａ）４２２に結合されたコントロール端子と、線（ノード＿Ｂ）４２４に結合された第２端子と、を含んでいる。トランジスタ４１０は、線（ノード＿Ｂ）４２４に結合された第１端子と、線（ノード＿Ａ）４２２に結合されたコントロール端子と、第２端子とを含んでいる。トランジスタ４１４は、トランジスタ４１０の第２端子に結合された第１端子と、ビット線インプット２１４に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。トランジスタ４１６は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。トランジスタ４２０は、ノード４２６に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、（電気接地のような）電圧供給端子に結合された第２端子と、を含んでいる。トランジスタ４０６は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、線（ノード＿Ｂ）４２４に結合されたコントロール端子と、線（ノード＿Ａ）４２２に結合された第２端子と、を含んでいる。トランジスタ４１２は、線（ノード＿Ａ）４２２に結合された第１端子と、線（ノード＿Ｂ）４２４に結合されたコントロール端子と、第２端子と、を含んでいる。トランジスタ４１８は、トランジスタ４１２の第２端子に結合された第１端子と、ビット線インプット（ビットＢ）２１６に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。
【００２５】
詳細な実施形態においては、センスアンプコントロールインプット３０８が論理ｌｏｗレベル（例えば０ボルト）にあるとき、トランジスタ４０２および４０８は、インバータ４２６および４２８に（ＶＤＤのような）電圧レベルを印加するためにアクティブにされ、アウトプット２１８および２２２において論理ｌｏｗレベルの結果となる。さらに、センスアンプコントロールインプット３０８のｌｏｗの論理レベルは、ノード４２６に（ＶＤＤのような）電圧レベルを印加するために、トランジスタ４２０を非アクティブにし(deactivates)、トランジスタ４１６をアクティブにする(activates)。
【００２６】
詳細な説明のための実施形態においては、センスアンプコントロールインプット３０８が高電圧レベルにあるとき、トランジスタ４０２、４０８および４１６は、非アクティブにされる。ビット線（ビット）２１４とビット線（ビットＢ）２１６との間の電圧差は、線（ノード＿Ａ）４２２または線（ノード＿Ｂ）４２４のうちの一方を論理ｌｏｗレベルへ、他方を（ＶＤＤのような）論理ｈｉｇｈの電圧レベルへと強制することができ、また、センスアンプアウトプット（ＳＡ＿ＯＵＴ）２１８および（ＳＡ＿ＯＵＴＢ）２２２のような対応するインバータのアウトプットのうちの一方を、論理ｈｉｇｈレベルであるように、他方を論理ｌｏｗレベルであるように、強制することができる。
【００２７】
１つに強いることができる。
【００２８】
図５は、図３の中のセンスアンプ２１２のアウトプット２１８および２２２のような、センスアンプのアウトプットを使用して、デュアルバスメモリアレイを駆動する回路デバイス５００の詳細な説明のための実施形態のブロック図である。回路デバイス５００は、センスアンプ第１アウトプット（ＳＡ＿ＯＵＴ）２１８、センスアンプ第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２、第１トライステートデバイス２２０、および、第２トライステートデバイス２２４、を含んでいる。回路デバイス５００はまた、第１バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４、および、第２バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６、を含んでいる。第１トライステートデバイス２２０は、第１ＮＡＮＤゲート５０２と、データ線５０８、５１０、および５１２と、トランジスタ５１６、５１８、および５２０と、を含んでいる。第１トライステートデバイス２２０はまた、第１アウトプットバス（ＯＵＴＡ）１２８に結合されている。第２トライステートデバイス２２４は、第２ＮＡＮＤゲート５２２と、データ線５２４、５２６、および５２８と、トランジスタ５３２、５３４、および５３６と、を含んでいる。第２トライステートデバイス２２４はまた、第２アウトプットバス（ＯＵＴＢ）１３０に結合されている。
【００２９】
センスアンプ第１アウトプット２１８は、第２トライステートデバイス２２４の第２ＮＡＮＤゲート５２２に結合され、第１トライステートデバイス２２０のトランジスタ５１８に結合される。センスアンプ第２アウトプット２２２は、第１トライステートデバイス２２０の第１ＮＡＮＤゲート５０２に結合され、第２トライステートデバイス２２４のトランジスタ５３４に結合される。バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４は、第１トライステートデバイス２２０の第１ＮＡＮＤゲート５０２に結合され、データ線５１２を介してトランジスタ５２０に結合される。第１ＮＡＮＤゲート５０２のアウトプットは、データ線５０８を介してトランジスタ５１６に結合される。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、第２ＮＡＮＤゲート５２２に結合され、データ線５２８を介してトランジスタ５３６に結合される。第２ＮＡＮＤゲート５２２のアウトプットは、データ線５２４を介してトランジスタ５３２に結合される。
【００３０】
詳細な説明のための実施形態では、図３の中のセンスアンプ２１２のようなセンスアンプは、第１アウトプット信号をセンスアンプ第１アウトプット２１８に、そして、第２アウトプット信号をセンスアンプ第２アウトプット２２２に、適用する。一般に、第１バス選択インプット５０４および第２選択バスインプット５０６は、同時にアクティブであることができ、センスアンプ２１２が、図１の中で示されるメモリバンク１０６のようなメモリバンクのアウトプットバス１２８および１３０の一方または両方を駆動することを可能にする。
【００３１】
詳細な実施形態においては、トランジスタ５１６および５３２は、ｐ−チャネルトランジスタであることができ、そして、トランジスタ５１８、５２０、５３４、および５３６は、ｎ−チャネルトランジスタであることができる。一般に、バス選択インプット５０４および５０６は、アウトプットバス１２８あるいはアウトプットバス１３０を、それぞれ選択する。
【００３２】
詳細な説明のための実施形態においては、もしバス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４が論理ｌｏｗレベルにあり、バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６が論理ｈｉｇｈレベルにある場合、第１ＮＡＮＤゲート５０２は固定論理ｈｉｇｈアウトプットをデータ線５０８に印加し、それは、トランジスタ５１６のコントロール端子で反転する。バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４は、トランジスタ５２０をオフ(off)にし、第１トライステートデバイス２２０をインアクティブ(inactive)に保つ。アウトプットバス（ＯＵＴＡ）１２８は、例えば、図７のトランジスタ７１０と同様なトランジスタのようなトランジスタデバイスによって、固定の電圧レベルに保持されるか、あるいは、図７の中で示されるメモリアレイ７０４および７０６のような他のイネーブルにされたセットの、トライステートデバイス、例えばトライステートデバイス２２０、によって駆動されることができる。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６の論理ｈｉｇｈレベルは、センスアンプの第１および第２アウトプット２１８および２２２からのデータをアウトプットバス（ＯＵＴＢ）１３０に供給するために、第２トライステートデバイス２２４をアクティブにする。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、トランジスタ５３６をアクティブにし、そして、第２ＮＡＮＤゲート５２２に論理ｈｉｇｈインプットを提供し、センスアンプの第１アウトプット２１８からのデータがデータ線５２４上に現れるのを、そして、センスアンプの第２アウトプット２２２からのデータが線５２６上およびアウトプットバス（ＯＵＴＢ）１３０上に現れるのを、可能にする。詳細な実施形態においては、図３および４の中のセンスアンプコントロールインプット３０８のような、センスアンプコントロールインプットがアクティブであるとき、センスアンプアウトプット２１８および２２２は、あたかもそれらが相互に排他的かのように作用する(behave)。一般に、センスアンプコントロールインプット３０８がセンスアンプ２１２に供給されるとき、センスアンプアウトプット２１８あるいはセンスアンプアウトプット２２２のいずれかが、（電圧レベルＶＤＤのような）電圧レベルに上昇し得る。
【００３３】
詳細な実施形態においては、メモリバンクがイネーブルにされるとき、バス選択インプット５０４および５０６のようなバス選択インプットは、特定のバスが選択されるまで、論理ｌｏｗレベルで保持されることができる。バス選択インプット５０４および５０６を論理ｌｏｗの電圧レベルに保持することにより、トランジスタ５１６、５２０、５３２、および５３６は、インアクティブである。
【００３４】
一般に、図５の回路デバイス５００の詳細な説明のための実施形態は、センスアンプ２１２が、図１の中で示されるアウトプットバス１２８および１３０のようなメモリバンクのデュアルアウトプットバスを選択的に駆動するのを可能にする。第１および第２バス選択インプット５０４および５０６を介して第１トライステートデバイス２２０あるいは第２トライステートデバイス２２４を選択的にアクティブにすることによって、センスアンプのデュアルアウトプット２１８および２２２は、図１の中で示されたメモリバンク１０６のようなメモリバンクのデュアルバスを駆動するために利用されることができ、それは、センスアンプ２１２が２つのスレッドメモリアクセス(two-thread memory access)をサポートすることを可能にする。
【００３５】
図６は、図３のセンスアンプ２１２のようなセンスアンプの詳細な説明のための実施形態のタイミング図６００である。ブロック図６００は、メモリバンクが基づいているクロック信号６０２、（たとえば図２におけるビット線２１４および２１６からの）１対のビット信号６０４、（図４における３０８のような）センスアンプイネーブル（コントロール）信号６０６、（図４における２１８のような）ＳＡ＿ＯＵＴ信号６０８、（図４における２２２のような）ＳＡ＿ＯＵＴＢ信号６１０、（図５における５０６のような）ＢＵＳ＿Ｂ ＳＥＬＥＣＴインプット６１２、トライステートデバイス動作インジケータ(tri-state device behavior indicator)６１４、（図１における１１２のような）ＯＵＴＢバンクイネーブル信号６１６、および（図５における１３０のような）ＯＵＴＢ信号６１８、を含む。一般に、クロック信号が、図３の中のワード線３０２のような選択されたワード線を駆動するためにワード線ドライバをアクティブにするとき、図３の中のトランジスタ３１０および３１２はアクティブにされ、そして、ビット線２１４および２１６のうちの１つに電圧降下が適用されることができる。
【００３６】
ビット信号６０４は、図３の中のビット線２１４および２１６の電圧レベルを基準にする。示されるように、図３の中のワード線（ＷＬ＜０＞）３０２のような特定のワード線に関連するクロック６０２が、論理ｈｉｇｈレベルにあるとき、ビット線２１４または２１６上の電圧レベルは、時間の期間にわたって変化することがあり、６２０および６２２で示されるように、結果として、ビット線２１４および２１６の間の差動電圧になる。図６３３の中のセンスアンプ２１２のようなセンスアンプは、６０６で、センスアンプイネーブル（コントロール）信号３０８センスアンプによってアクティブにされることができる。センスイネーブルインプットが６２４で上がる(rises)とき、センスアンプアウトプット信号６０８（例えば図３の中のセンスアンプアウトプット２１８上の信号）かまたはセンスアンプアウトプット信号６１０（例えば図３の中のセンスアンプアウトプット２２２上の信号）かの一方が、６２６および６２８でそれぞれ示されるように、上がり得る。センスイネーブルインプットが下がる(falls)とき、６３０と６３２で示されるように、アウトプット信号６０８および６１０はそれぞれ論理ｌｏｗレベルに下がる。一般に、（図２および３におけるトライステートデバイス２２４のような）トライステートデバイスは、第２バス選択インプット信号６１２、センスイネーブルインプット信号６０６、およびＯＵＴＢバンクイネーブル信号６１６、によって、アクティブにされる。ＢＵＳ＿Ｂ ＳＥＬＥＣＴインプット信号６１２が６３４でｈｉｇｈであるとき、センスアンプコントロールインプット信号６０６は６２４でｈｉｇｈであり、そして、ＯＵＴＢバンクイネーブル信号６１６は６３６でｈｉｇｈであり、トライステートドライバは６３８でアクティブになる。トライステートデバイスは、トライステートデバイスのプッシュプル影響(push-pull effect)のために、アウトプット（ＯＵＴＢ）信号が６４０で変わる原因となる。アウトプットバス（ＯＵＴＢ）の数値(value)は、（図７におけるクロスカップル型インバータ７１４および７１６のような）１対のクロスカップル型インバータによって、６４２で保持される。ひとたび、ＯＵＴＢバンクイネーブル信号６１６が６４４で論理ｌｏｗレベルに下がると、（図７におけるトランジスタ７１０のような）プルアップトランジスタ(pull-up transistor)は、アウトプットバス（ＯＵＴＢ）信号６１８を、６４６で、（電圧レベルＶＤＤのような）論理ｈｉｇｈレベルへ引っ張る(pull)ことができる。
【００３７】
図７は、複数のメモリアレイ(multiple memory arrays)（セット０、セット１、．．．、セットＮ−１）を含むメモリバンク７００の、詳細な説明のための実施形態のブロック図である。メモリバンク７００は、メモリアレイ７０２、７０４、および７０６を含んでいる。メモリアレイ７０２は、インプットビット線２１４および２１６を受け取るために、そして、センスイネーブル（コントロール）インプット３０８を受け取るために、センスアンプ２１２を含んでいる。センスアンプ２１２、は第２トライステートデバイス２２４に、第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２を供給する。第２トライステートデバイス２２４は、ＮＡＮＤゲート５２２と、バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６と、データ線５２４、５２６、および５２８と、トランジスタ５３２、５３４、および５３６と、を含んでいる。メモリバンク７００はまた、ＡＮＤゲート７０８と、バンクイネーブルインプット１１２およびセット（アレイ）イネーブルインプット２０４と、アウトプットバス（ＯＵＴＢ）１３０と、トランジスタ７１０と、クロスカップル型インバータ７１４および７１６と、含んでいる。バンクイネーブルインプット７０１は、ＯＵＴＡバンクイネーブルインプット１１４およびＯＵＴＢバンクイネーブルインプット１１６に関して論理ＯＲ演算を行なうために、例えば、ＯＲゲート７０３を使用して、生成されることができる。
【００３８】
トランジスタ７１０は、（ＶＤＤのような）電圧供給端子に結合された第１端子７１２と、ＯＵＴＢバンクイネーブルインプット１１６に結合されたコントロール端子と、アウトプットバス（ＯＵＴＢ）１３０に結合された第２端子と、を含んでいる。センスアンプ２１２の第１アウトプット（ＳＡ＿ＯＵＴ）２１８は、第１インプットをＮＡＮＤゲート５２２に供給する。第２バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、第２インプットをＮＡＮＤゲート５２２に供給する。センスアンプ２１２の第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２は、データ線５２６を介して、トランジスタ５３４のコントロール端子に結合される。バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、データ線５２８を介して、トランジスタ５３６のコントロール端子に結合される。概して、第１トライステートデバイス２２０、バス選択インプット（セット０ ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４、および対応するアウトプットバス（ＯＵＴＡ）１２８は、明確にするために、図７から省略されている。さらに、メモリアレイ７０４および７０６は、明確にするために省略されている同様な構造を含んでおり、それは、アウトプットバス（ＯＵＴＡおよびＯＵＴＢ）１２８および１３０に結合されることができる、ということを理解すべきである。
【００３９】
詳細な実施形態においては、メモリバンク７００がデータバスＯＵＴＢ１３０の駆動のために選択されていないとき（例えば、バンクイネーブルインプット１１６は論理ｌｏｗレベルにある）、トランジスタ７１０は、アウトプットバス（ＯＵＴＢ）１３０を、論理ｈｉｇｈレベルに引っ張る。一般に、センスイネーブル（センスアンプコントロールインプット３０８）がアサートされる(asserted)とき、センスアンプアウトプット（ＳＡ＿ＯＵＴ）２１８かあるいはセンスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２の一方のみが上昇する(rise)ことができる。センスイネーブルコントロールインプット３０８がデアサートされる(de-asserted)（インアクティブ）とき、センスアンプアウトプット２１８および２２２は論理ｌｏｗレベルに落ちる(fall)。一般に、バンクイネーブル１１６が論理ｌｏｗレベルにあるとき、ＢＵＳ＿Ｂ ＳＥＬＥＣＴ５０６は論理ｌｏｗレベルにある。メモリアレイ７０２が、図２および５におけるトライステートデバイス２２０および２２４のような、複数のトライステートデバイスを含むことができる、ということは理解されるべきである。トランジスタ７１０は、アウトプットバス１３０の電圧レベルを、ＶＤＤに引き上げる(pulls up)。一般に、特定のバンクの内部にある全てのセット（７０２、７０４、および７０６）は、ＯＵＴＢ ｂａｎｋ＿ｅｎａｂｌｅ１１６が論理ｌｏｗレベルにあるとき、同じ動作をする(behave the same)。したがって、アウトプットバス１３０上の、トライステートデバイス２２４のようなトライステートデバイスとトランジスタ７１０との間の競合(conflict)はない。第２バス選択５０６は論理ｌｏｗにあり、トライステートデバイス２２４をインアクティブに強制し、トランジスタ７１０がアウトプットバス１３０の電圧レベルを制御することを可能にする。
【００４０】
詳細な実施形態では、論理ｈｉｇｈレベルは、メモリバンク７００の各アウトプットバスのデフォルト電圧レベル(default voltage level)であってもよい。メモリバンク７００およびその関連するメモリアレイ（セット０）が、データバスＯＵＴＢ１３０を駆動するために選択されているとき（例えば、ＯＵＴＢバンクイネーブルインプット１１６は論理ｈｉｇｈレベルにある）、トランジスタ７１０は非アクティブにされ、バンクイネーブルインプット７０１は論理ｈｉｇｈレベルにある。ＡＮＤゲート７０８は、センスアンプ２１２へのセンスイネーブルインプット３０８を決定するために、バンクイネーブルインプット７０１およびセットイネーブルインプット２０４に関し論理ＡＮＤ演算を行なうことができる。センスイネーブルインプット３０８がセンスアンプ２１２をアクティブにするとき、センスアンプ２１２は、第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２を供給し、それらは、バス選択インプット５０６に応じてアウトプットバス（ＯＵＴＢ）１３０上へと選択的に駆動されることができる。第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２の一方が、論理ｈｉｇｈの電圧レベルにあり、そして、他方のアウトプットは、論理ｌｏｗの電圧レベルにある。
【００４１】
一般に、センスアンプ２１２は、例えば、デュアルリードを用いた２−スレッデッド６４ビットメモリアクセス(two-threaded 64-bit memory access with a dual read)において使用されることができる。キャッシュメモリのようなメモリデバイスは、アクセス競合(access conflicts)を軽減するために、メモリバンク７００のような単一のメモリバンクをアドレス指定することができる。
【００４２】
詳細な説明のための、限定されない、実施形態においては、バンクイネーブルインプット７０１、セットイネーブルインプット２０４、および、第２バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、例えば、ロジックデバイスあるいはコントローラ（示されていない）からの制御信号のデコードされた部分(decoded portions)から、決定されることができる。詳細な説明のための実施形態においては、ＯＵＴＢバンクイネーブル１１６が非アクティブにされるとき、バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は論理ｌｏｗレベルにあり、それはトライステートデバイス（ドライバ）２２４をインアクティブに保つ。同様に、ＯＵＴＡバンクイネーブル１１４が非アクティブにされるとき、対応するバス選択インプット（セット０ ＢＵＳ＿Ａ ＳＥＬＥＣＴ）（示されていない）は論理ｌｏｗレベルにあり、それは関連するトライステートデバイス（ドライバ）２２０（図２の中で示される）をインアクティブに保つ。一般に、アウトプットバス（ＯＵＴＡまたはＯＵＴＢ）１２８および１３０の１つが必要とされるとき、センスアンプ２１２はアクティブにされ、そうでなければ、センスアンプ２１２は非アクティブにされる。
【００４３】
図８は、別の詳細な説明のための実施形態のブロック図であり、複数のメモリアレイ（セット０、セット１、．．．、セットＮ−１）８０２、８０４、および８０６を含んでいる。メモリバンク８００は、自動テストパターン生成(automatic test pattern generation)（ＡＴＰＧ）およびバンクイネーブルインプット８０８と、テスト構造８１０と、ＡＴＰＧインプット８１２と、スキャン可能なフリップフロップデバイス８１４と、を含むことができる。詳細な実施形態では、ＡＴＰＧおよびバンクイネーブルインプット８０８は、図７において示されるように、反転されたＡＴＰＧイネーブル８１２から、そして、バンクイネーブルインプット７０１から、生成されることができる。一般に、テスト構造８１０は、アウトプットバス（ＯＵＴＢ）１３０に結合されている。テスト構造８１０は、第１トランジスタ８１６および第２トランジスタ８１８を含んでいる。第１トランジスタ８１６は、アウトプットバス（ＯＵＴＢ）１３０に結合された第１端子と、ＡＴＰＧイネーブルインプット８１２に結合された第１コントロール端子と、第２端子と、を含んでいる。第２トランジスタ８１８は、第２端子に結合された第３端子と、バンクイネーブルインプット（ＯＵＴＢバンクイネーブル）１１６に結合された第２コントロール端子と、電圧供給端子（ＶＳＳ）に結合された第４端子と、を含んでいる。
【００４４】
一般に、反転されたＡＴＰＧイネーブルおよびバンクイネーブルインプット８０８は、ＡＮＤゲート７０８に供給されることができる。しかしながら、インプット８０８およびセットイネーブルインプット２０４の両方がイネーブルにされるときに、メモリアレイ（セット０）８０２のセンスアンプ２１２がアクティブにされるのみである。したがって、トライステートデバイス２２４は、テスト(testing)の間、インアクティブのままであり、アウトプットバス（ＯＵＴＢ）１３０が、トライステートデバイス２２４からの干渉なしにテストされることを可能にする。一般に、バンク内のセットの他のトライステートデバイスはまた、テストの間、インアクティブのままである（例えば、センスアンプコントロールインプットのすべてがインアクティブであり、（センスアンプ２１２のような）センスアンプの（ＳＡ＿ＯＵＴ ２１８およびＳＡ＿ＯＵＴＢ ２２２のような）センスアンプアウトプットを論理ｌｏｗレベルに保持し、それは、（トライステートデバイス２２４のような）関連するトライステートデバイスをインアクティブであるように強制する。）
一般に、通常動作中(during normal operation)、図６に関して上記に説明されたように、メモリバンク８００は動作することができる。ＡＴＰＧイネーブルインプット８１２が論理ｌｏｗレベルに保持され、トランジスタ８１６を非アクティブにし、それがアウトプットバス（ＯＵＴＢ）１３０に対して高いインピーダンス(high impedance)を提供するので、テスト構造８１０はインアクティブである。テストモードの動作中に(during a test mode of operation)、ＡＴＰＧイネーブルインプット８１２は、トランジスタ８１６をアクティブにする論理ｈｉｇｈの電圧レベルであることができる。ＯＵＴＢバンクイネーブルインプット１１６はアクティブにされることができ、トランジスタ７１０を非アクティブにする。メモリセット（セット０、セット１、．．．、セット（Ｎ−１））８０２、８０４、および８０６をアクティブにすることなしに、アウトプットバス（ＯＵＴＢ）１３０にテストデータを供給するために、データは、スキャン可能なフリップフロップ８１４によってＯＵＴＢバンクイネーブル１１６に適用されることができる。一般に、テスト構造８１０は、メモリバンク８０２のメモリアウトプットバス（ＯＵＴＢ）１３０が、８０２、８０４、および８０６のようなメモリバンクセットをアクティブにする必要なしに、テストされるのを可能にする。さらに、テスト構造８１０は、設計者がアウトプットバス（ＯＵＴＢ）１３０上に自動テストパターン生成データ(automatic test pattern generation data)を置くことを可能にする。テスト構造８１０は、通常動作における遅れを導入することなしに、テストの挿入を可能にする。例えば、通常動作の間に、ＡＴＰＧイネーブルインプット８１２は論理ｌｏｗレベルに保持され、トランジスタ８１６を非アクティブにし、それは、アウトプットバス（ＯＵＴＢ）１３０に対し、高いインピーダンスを与える。テストモードの動作において、トランジスタ８１６は、号ＯＵＴＢバンクイネーブル１１６からのＡＴＰＧデータを、スキャン可能なフリップフロップ８１４からトランジスタ８１８を介してアウトプットバス（ＯＵＴＢ）１３０上に置くために、アクティブにされる。
【００４５】
一般に、メモリバンクのアウトプットバス１３０がアクティブでないときに、アウトプットバス（ＯＵＴＢ）１３０の電圧レベルを引き上げるためにトランジスタ７１０を提供することによって、アクティブなメモリバンクのアウトプットバスは、アウトプットのすべてに関して論理ＡＮＤ演算を行なうことにより選択されることができる。アウトプットバスのすべてが、アクティブなアウトプットバスの場合を除いて、論理ｈｉｇｈの電圧レベルに保持されるので、ＡＮＤゲートは、図１における１２８，１３２、および１３６のようなメモリバンクのアウトプットバスの間から選択するために使用されることができ、そして、ＡＮＤゲートのアウトプットは、アクティブなバンクのアウトプットバスからのデータを反映するであろう。
【００４６】
図９は、図３のセンスアンプのようなセンスアンプを使用するメモリアレイの２つのアウトプットバスの１つを選択的に駆動する方法の、詳細な説明のための実施形態の流れ図である。センスアンプの第１アウトプットおよび第２アウトプットは、８００で、第１バスに結合された第１トライステートデバイスで受け取られる。センスアンプの第１アウトプットおよび第２アウトプットは、９０２で、第２バスに結合された第２トライステートデバイスで受け取られる。９０４で、バス選択インプットを受け取ることに応じて第１バスあるいは第２バスを駆動するために、第１トライステートデバイスかあるいは第２トライステートデバイスの何れかが、選択的にアクティブにされる。第１バスおよび第２バスの選択されていない一方は、９０６で、論理ｈｉｇｈの電圧レベルに保持される。
【００４７】
詳細な実施形態では、アウトプットバス（ＯＵＴＢ）１３０がアクティブでなければ、図７および８におけるトランジスタ７１０のようなトランジスタは、アウトプットバス（ＯＵＴＢ）１３０を論理ｈｉｇｈレベルに保持するために利用されることができる。インアクティブなアウトプットバスを論理ｈｉｇｈレベルに保持することによって、インアクティブなアウトプットバスの電圧レベルは知られ、そして、アウトプット間で選択するために（マルチプレクサを介してよりは、むしろ）論理ＡＮＤ演算で利用されることができる。したがって、タイミング遅れは軽減されることができる。詳細な実施形態では、第１トライステートデバイス２２０および第２トライステートデバイス２２４は、セットイネーブルインプット２０４によって、また、第１バス選択インプット５０４および第２バス選択インプット５０６のような、関連するバス選択インプットによって、アクティブにされることができる。
【００４８】
詳細な実施形態においては、方法もまた、バンクイネーブル信号を受け取ることと、メモリアレイイネーブル信号を受け取ることと、センスアンプを選択的にアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスイネーブルインプットを引き出すこと(deriving)と、を含むことができる。詳細な説明のための実施形態においては、（図３において示されるセンスイネーブル（コントロール）インプット３０８のような）センスイネーブルインプットは、図２におけるバンクイネーブルインプット１１６およびセットイネーブルインプット２０４のような、インプットに基づき、（図７におけるＡＮＤゲート７０８のような）ロジックを使用して、引き出されることができる。詳細な実施形態では、セットイネーブルインプット２０４は、図７の中で示されるメモリバンク７００のようなメモリバンクの特定のメモリアレイを選択されることができる。詳細な実施形態においては、センスイネーブルインプット３０８は、バンクイネーブル信号７０１およびメモリアレイ（セット）イネーブル信号２０４に関して論理ＡＮＤ演算を行なうことにより引き出されることができる。別の詳細な実施形態では、（トライステートデバイス２２０および２２４のような）第１トライステートデバイスおよび第２トライステートデバイスは、デュアルリードオペレーション(dual read operation)を行なうためにアクティブにされることができ、（図３において示されるワード線３０２のような）第１ワード線から、そして、（図３において示されるワード線３０４のような）第２ワード線から、データを読み取る。
【００４９】
様々な説明のための論理ブロック、構成(configuration)、モジュール、回路、およびここに開示された実施形態に関係して説明されたアルゴリズムステップは、電子ハードウェア、コンピューターソフトウェア、あるいは両方の組合せとしてインプリメントされる(implemented)ことができる。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な説明のためのコンポーネント、ブロック、構成、モジュール、回路、およびステップが、それらの機能性の点から、一般的に、上記に説明されてきた。そのような機能がハードウェアあるいはソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーションおよび全体のシステムに課せられる設計制約に依存する。熟練者は各特定のアプリケーションに対して様々な方法で説明された機能をインプリメントすることができるが、しかし、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を生じさせるものとして解釈されるべきでない。
【００５０】
開示された実施形態の以上の説明は、どんな当業者も本開示を作る、または使用することを可能とするように提供されている。そのような開示された実施形態対する様々な修正は、当業者には容易に明らかであろう、そして、ここに定義された総括的な原理は、本開示の精神または範囲から逸脱することなしに、他の実施形態に対しても適用されることができる。したがって、本開示は、ここにおいて示される実施形態に限定されるようには意図されておらず、添付の特許請求の範囲において定義されるような原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【背景】
【０００１】
［Ｉ．分野］
本開示は、一般にメモリアレイに関係し、より具体的には、少なくとも１つのメモリバスを含む方法およびデバイスに関係する。
【０００２】
［ＩＩ．関連技術の説明］
一般に、メモリデバイスは、メモリアレイのマルチバンク(multiple banks)を含むことができる。マルチメモリバンク(multiple memory banks)のうちの１つに保存されたデータをアクセスするために、選択されたメモリバンクは、マルチプレクサ(multiplexer)にデータ信号を供給するためにアクティブにされる(activate)ことができ、マルチプレクサは、スタティックまたはダイナミックなマルチプレクサであってもよい。各メモリバンクは、マルチプレクサに１つまたは複数のアウトプット(outputs)を供給することができる。制御装置(control device)は、選択されたメモリバンクのアウトプットを選択するために、マルチプレクサに制御信号を供給することができる。しかしながら、もしマルチプレクサがスタティックなマルチプレクサである場合、そのときは、各メモリアレイの選択された線のためのトランジスタゲート負荷(transistor gate loading)は増やされる。もしマルチプレクサがダイナミックなマルチプレクサである場合、マルチプレクサはクロック負荷を増大させるかもしれない。
【０００３】
従来のデバイスでは、メモリバンクのアウトプットバスをテストすることは、タイミング遅れあるいは望まれない電力消費を加えるかもしれない。さらに、マルチバンクメモリデバイスの特定のメモリバンクのアウトプットバスに自動テストパターン生成データを加えることは、複雑さを加える可能性がある。したがって、改善されたメモリバスアウトプットドライバ(memory bus output driver)の必要性がある。
【発明の概要】
【０００４】
詳細な実施形態(particular embodiment)では、第１バスに結合された第１トライステートデバイス(tri-state device)において、センスアンプの第１センスアウトプット(first sense output)および第２センスアウトプット(second sense output)を受け取ることと、第２バスに結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプット(bus selection input)に応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスか第２トライステートデバイスを選択的にアクティブにすること(activating)と、を含む方法が開示される。
【０００５】
別の詳細な実施形態においては、回路デバイスは、第１バスに結合された第１トライステートデバイスと、第２バスに結合された第２トライステートデバイスと、メモリアレイの第１および第２のビット線に応答するセンスアンプと、を含んでいる。センスアンプは、第１トライステートデバイスおよび第２トライステートデバイスにそれぞれ結合された、第１アウトプットおよび第２アウトプットを含んでいる。センスアンプは、選択的に、第１バスまたは第２バスを駆動する。
【０００６】
さらに別の詳細な実施形態においては、システムは、メモリアレイと、メモリアレイに応答するアウトプットバスと、メモリアレイをアクティブにすることなしにアウトプットバスをテストするためにアウトプットバスに結合されたテスト構造(test structure)と、を含むシステムが提供される。テスト構造は、バンクイネーブルインプット(bank enable input)、テストイネーブルインプット(test enable input)、ロジックゲート、第１トランジスタと、第２トランジスタと、を含む。ロジックゲートは、バンクイネーブルインプットに結合された第１インプットと、テストイネーブルインプットに結合された第２インプットと、ロジックアウトプット、とを含む。第１トランジスタは、第１電源端子(power supply terminal)に結合された第１パワー端子(power terminal)と、バンクイネーブルインプットに結合された第１コントロール端子と、アウトプットバスに結合された第１アウトプット端子と、を含んでいる。第２トランジスタは、アウトプットバスに結合された第２アウトプット端子と、ロジックアウトプットに結合された第２コントロール端子と、第２電源端子に結合された第２パワー端子と、を含む。
【０００７】
さらに別の詳細な実施形態においては、複数のメモリバスと、データバスと、ロジックと、を含むデバイスが提供される。複数のメモリバスの各々は、それぞれのメモリバンクに結合される。ロジックは、マルチプレクサを使用せずに、選択的に、複数のメモリバスの選択された１つをデータバスに結合する。詳細な説明のための実施形態では、ロジックは、ＡＮＤゲートを含んでいる。別の詳細な実施形態では、ロジックは、ＮＡＮＤゲートとインバータとを含むことができる。詳細な説明のための実施形態の具体的な１つの利点は、メモリバンク間で選択するためにインバータを備えたＡＮＤゲートあるいはＮＡＮＤゲートを使用することは、リードアクセスタイミング(read access timing)を改善する、ということである。詳細な説明のための実施形態の別の利点は、マルチプレクサバンク選択に関連するルーティング(routing)が除去されるので、設計の複雑さが軽減される、ということである。
【０００８】
詳細な説明のための実施形態のさらに別の利点は、望まれないタイミング遅れを導入することなく、メモリバンクアウトプットをテストする自動テストパターン生成の範囲が増やされることができる、という点で提供される。
【０００９】
詳細な説明のための実施形態のさらに別の利点は、センスアンプのデュアルアウトプット(dual outputs)がデュアルバス(dual buses)を駆動するために利用されることができるので、マルチスレッドアクセス(multi-thread access)が特別のセンスアンプ(extra sense-amplifiers)を追加せずにサポートされることができる、という点で提供され、それは２つのスレッドメモリアクセスをサポートする。
【００１０】
詳細な説明のための実施形態の別の利点は、センスアンプのアウトプット動作(output behavior)が、プッシュプルタイプ(push-pull type)のトライステートバスを生成するために利用されることができる、という点で提供される。デフォルトプルアップデバイス(default pull-up device)が、各バス上の電圧を、特定の電圧レベルに、例えば、バンクがインアクティブ(inactive)であるときに論理ｈｉｇｈの電圧レベル(logic high voltage level)に保持するために各トライステートバスに追加されることができ、バス間のアウトプット選択が、マルチプレクサよりはむしろ単一のロジックゲートを使用して行なわれることを、可能とする。
【００１１】
本開示の他の態様、利点、および特徴は、以下の部分(the following sections)、すなわち、図面の簡単な説明、詳細な説明、および特許請求の範囲、を含んだ明細書全体の検討の後に明らかになるであろう。
【００１２】
ここに説明される実施形態の態様および付随する利点は、ここに添付の図面と併せて以下の詳細な説明を参照することによって、より容易に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、メモリデバイスの詳細な説明のための実施形態のブロック図であり、マルチメモリバンク(multiple memory banks)と、マルチメモリバンクのアウトプット間で選択するロジックと、を含む。
【図２】図２は、図１のメモリデバイスのような、メモリデバイスの詳細な説明のための実施形態のブロック図である。
【図３】図３は、センスアンプおよびプリチャージデバイスを含む、図２のメモリデバイスのような、メモリデバイスの一部分の詳細な説明のための実施形態の回路図である。
【図４】図４は、図３のセンスアンプのような、代表的なセンスアンプの詳細な説明のための実施形態の回路図である。
【図５】図５は、図３のセンスアンプのアウトプットを使用して、メモリアレイのデュアルアウトプットバスを駆動する回路デバイスの詳細な説明のための実施形態のブロック図である。
【図６】図６は、図３のセンスアンプのような、センスアンプの詳細な説明のための実施形態のタイミング図である。
【図７】図７は、図３のセンスアンプのような、センスアンプのアウトプットによって駆動されるトライステートバスを有するメモリアレイを含む、メモリバンクの詳細な説明のための実施形態のブロック図である。
【図８】図８は、メモリバンクの別の詳細な説明のための実施形態のブロック図であり、図３のセンスアンプのような、センスアンプのアウトプットによって駆動されるトライステートバスを含み、自動テストプログラム生成（ＡＴＰＧ）インプット構造(automatic test program generation (ATPG) input structure)を含む。
【図９】図９は、図３のセンスアンプのような、センスアンプを使用するメモリアレイの２つのアウトプットバスの１つを選択的に駆動する方法の、詳細な説明のための実施形態の流れ図である。
【詳細な説明】
【００１４】
図１は、マルチメモリバンク(multiple memory banks)と、メモリバンク間で選択し、かつメモリバンクアウトプット間で選択するロジックと、を含んでいるメモリデバイス１００の、詳細な説明のための実施形態のブロック図である。メモリデバイス１００は、バンク選択インプット(bank select input)１０２と、マルチメモリバンク（メモリバンク０、メモリバンク１、およびメモリバンクＮ−１）１０６、１０８、および１１０と、メモリバンク１０６、１０８、および１１０の間から選択するロジック、例えば、バンク選択デコーダ(bank select decoder)１０４、とを含む。メモリバンク（メモリバンク０）１０６は、ＯＵＴＡバンクイネーブルインプット１１４およびＯＵＴＢバンクイネーブルインプット１１６を含んでいる１対のバンクイネーブルインプット(a pair of bank enable inputs)１１２によって、バンク選択デコーダに結合されている。メモリバンク（メモリバンク１、．．．、およびメモリバンク（Ｎ−１））１０８および１１０は、対のバンクイネーブルインプット１１８および１２０によって、バンク選択デコーダ１０４に結合されることができる。一般に、メモリデバイス１００は、点線１２２によって示されるように、他のメモリバンクを含むことができる。各メモリバンク１０６、１０８、および１１０は、対応するアウトプットバスによって、第１ロジックデバイス(logic device)１２４および第２ロジックデバイス１２６に結合される。例えば、メモリバンク１０６は、第１アウトプットバス（ＯＵＴＡ）１２８によって第１ロジックデバイス１２４に、そして、第２アウトプットバス（ＯＵＴＢ）１３０によって第２ロジックデバイス１２６に、結合される。メモリバンク１０８は、第１アウトプットバス１３２によって第１ロジックデバイス１２４に、そして、第２アウトプットバス１３４によって第２ロジックデバイス１２６に、結合される。メモリバンク１１０は、第１アウトプットバス１３６によって第１ロジックデバイス１２４に、そして、第２アウトプットバス１３８によって第２ロジックデバイス１２６に、結合される。第１ロジックデバイス１２４は、アウトプットバス１２８、１３２、および１３６の各々を受け取るインプットを含んでおり、また、アウトプット１４０を含んでいる。アウトプット１４０は、メモリデバイス１００の第１スレッドバスアウトプット(first thread bus output)を駆動するために利用されることができる。第２ロジックデバイス１２６は、アウトプットバス１３０、１３４、および１３８の各々を受け取るインプットを含んでおり、そして、アウトプット１４２を含んでおり、それは、メモリデバイス１００の第２スレッドバスアウトプットを駆動するために使用されることができる。詳細な実施形態では、第１および第２ロジックデバイス１２４および１２６は、ＡＮＤロジックゲート(AND logic gates)であってもよい。この例では、アウトプットバス１２８、１３２、および１３６のうちの１つは、同時に(at a time)アクティブ(active)であり、そして、他のアウトプットバスは、論理ｈｉｇｈの電圧レベル(logic high voltage level)に保持される。このように、メモリバンク１０６、１０８、および１１０のアクティブなアウトプット(active output)は、論理ＡＮＤ演算(logical AND operation)によって、第１スレッドバスアウトプット(first thread bus output)１４０に供給されることができる。
【００１５】
詳細な説明のための実施形態において、各ロジックデバイス１２４および１２６は、ＮＡＮＤロジックゲートおよびインバータを含むことができる。別の詳細な説明のための実施形態においては、各ロジックデバイス１２４および１２６は、ＯＲ論理ゲート(OR logic gate)を含むことができ、そして、インアクティブなアウトプットバスは、論理ｌｏｗの電圧レベル(logic low voltage level)に保持されることができ、ＯＲ論理ゲートが、アウトプットバス１２８、１３０、１３２、１３４、１３６、および１３８、のうちの１つからのデータを、アウトプット１４０および１４２のうちの１つへ、供給することを可能にする。
【００１６】
詳細な実施形態においては、アウトプットバス１３０がアクティブであるとき、アウトプットバス１３４および１３８は、インアクティブであって、論理ｈｉｇｈの電圧レベルに保持されることができる。ロジックデバイス１２６は、アウトプットバス１３０、１３２、および１３８からのインプットに関し論理ＡＮＤ演算を行なうことができ、アクティブなアウトプットバス１３０からのデータを第２スレッドバスアウトプット１４２に供給する。イネーブルにされていない(non-enabled)バンクアウトプット１３４および１３８が、固定の電圧レベル、例えば論理ｈｉｇｈの電圧レベル、に維持されることができるので、マルチプレクサは、アウトプット１３０、１３４、および１３８の間から選択するためには必要とされない。したがって、ＡＮＤロジックゲートのようなロジックデバイス１２６が、バスアウトプット間で選択するために使用されることができ、アウトプットマルチプレクサを備えたメモリデバイスと比較して、複雑さを軽減し、メモリデバイスの全体的なリードタイミング(overall read-timing)を改善する。
【００１７】
図２は、図１のメモリデバイス１００のようなメモリデバイスの、詳細な説明のための実施形態のさらなる詳細を示すブロック図である。メモリデバイスは、バンク選択インプット１０２と、バンク選択デコーダ１０４と、メモリバンク１０６および１１０と、を含んでいる。メモリバンク１０６および１１０は、それぞれ、対のバンクイネーブルインプット１１２および１１６を介して、バンク選択デコーダに結合される。対のバンクイネーブルインプット１１２は、メモリバンク１０６のアウトプット１２８と１３０との間で選択するために、アウトプットＡバンクイネーブルインプット１１４とアウトプットＢバンクイネーブルインプット１１６とを含んでいる。メモリデバイス１００は、メモリバス１２８、１３０、１３６、および１３８に結合された第１ロジックデバイス１２４および第２ロジックデバイス１２６を含んでいる。ロジックデバイス１２４は、アウトプット１４０に結合され、そして、ロジックデバイス１２６は、アウトプット１４２に結合される。メモリバンク（０）１０６は、複数のメモリアレイ、例えばメモリアレイ（セット０）２１０、メモリアレイ（セット１）２２６、およびメモリアレイ（セットＮ−１）２３４など、を含んでいる。メモリアレイ（セット０）２１０は、セットイネーブルインプット２０４によってセットデコーダ２０２に結合され、またビット線２１４および２１６によってセンスアンプ２１２に結合される。セットデコーダ２０２は、セット選択インプット(set selection input)（セットイネーブル(set enable)）に、対のバンクイネーブルインプット１１２に、あるいはそれらの任意の組合せに、応答することができる。センスアンプ２１２は、センスアンプアウトプット２１８および２２２を含んでおり、それらは、それぞれ、第１トライステートデバイス２２０および第２トライステートデバイス２２４に結合されている。第１トライステートデバイス２２０は、アウトプットバス（ＯＵＴＡ）１２８に結合され、また、第２トライステートデバイス２２４は、アウトプットバス（ＯＵＴＢ）１３０に結合されている。
【００１８】
メモリアレイ（セット１）２２６は、セットイネーブルインプット２０６によってセットデコーダ２０２に結合され、１対のビット線によってセンスアンプ２２８に結合される。センスアンプ２２８は、第３トライステートデバイス２３０および第４トライステートデバイス２３２に結合され、それらは、それぞれ、アウトプットバス１２８および１３０に結合される。メモリアレイ（セットＮ−１）２３４は、セットイネーブルインプット２０８によってセットデコーダ２０２に結合され、１対のビット線によってセンスアンプ２３６に結合される。センスアンプ２３６は、第５トライステートデバイス２３８および第６トライステートデバイス２４０に結合され、それらは、それぞれ、アウトプットバス１２８および１３０に結合される。
【００１９】
メモリバンク（Ｎ−１）１１０は、複数のメモリアレイ、例えばメモリアレイ（セット０）２５０、メモリアレイ（セット１）２６６、およびメモリアレイ（セットＮ−１）２７４など、を含んでいる。セットデコーダ２４２は、セットイネーブルインプット２４４、２４６、および２４８を生成するために、セット選択インプット（セットイネーブル）に、対のバンクイネーブルインプット１１６に、あるいは、それらの任意の組合せに、応答することができる。メモリアレイ（セットＮ−１）２５０は、セットイネーブルインプット２４４によってセットデコーダ２４２に結合され、ビット線２５４および２５６によってセンスアンプ２５２に結合される。センスアンプ２５２は、センスアンプアウトプット２５８および２６２を含んでおり、それらは、第１トライステートデバイス２６０および第２トライステートデバイス２６４に結合されている。第１トライステートデバイス２６０は、第１アウトプットバス（ＯＵＴＡ）１３６に結合され、第２トライステートデバイス２６４は、第２アウトプットバス（ＯＵＴＢ）１３８に結合される。メモリアレイ（セット１）２６６は、セットイネーブルインプット２４６によってセットデコーダ２４２に結合され、１対のビット線によってセンスアンプ２６８に結合される。センスアンプ２６８は、第３トライステートデバイス２７０および第４トライステートデバイス２７２に結合され、それらは、それぞれ、アウトプットバス１３６および１３８に結合される。メモリアレイ（セットＮ−１）２７４は、セットイネーブルインプット２４８によってセットデコーダ２４２に結合され、１対のビット線によってセンスアンプ２７６に結合される。センスアンプ２７６は、第５トライステートデバイス２７８および第６トライステートデバイス２８０に結合され、それらは、それぞれ、アウトプットバス１３６および１３８に結合される。アウトプットバス１２８および１３６は、ロジックデバイス１２４介して、アウトプット１４０に結合され、アウトプットバス１３０および１３８は、ロジックデバイス１２６を介してアウトプット１４２に結合される。
【００２０】
詳細な説明のための実施形態では、バンク選択は、バンク選択インプット１０２で受け取られることができる。バンク選択デコーダ１０４は、バンク選択をデコードすることができ、そして、デコードされたバンク選択に応じて、対のバンクイネーブルインプット１１２のいずれかの１つを、あるいは、対のバンクイネーブルインプット１１６のうちのいずれかの１つを、選択的にイネーブルにする(enable)ことができる。詳細な説明のための実施形態においては、バンクイネーブルインプット１１４は、イネーブルにされることができる。メモリバンク（０）１０６は、バンクイネーブルインプット１１４によってアクティブにされる(activated)。セットデコーダ２０２は、メモリアレイ２１０、２２６、および２３４のどれをアクティブにするかを決定するために、セットイネーブルインプット（セットイネーブル）、バンクイネーブルインプット１１４、あるいは任意のそれらの組合せを介して受け取られた情報をデコードする(decode)ことができる。セットデコーダ２０２は、セットイネーブルインプット２０４、２０６、あるいは２０８のうちの１つを、選択的にイネーブルにすることができる。詳細な実施形態においては、メモリアレイ（セット０）２１０は、ビット線２１４および２１６に電圧を加えるために、セットイネーブルインプット２０４に応じてアクティブにされる。センスアンプ２１２は、ビット線２１４および２１６からの差動電圧(differential voltage)を決定し、第１センスアンプアウトプット２１８および第２センスアンプアウトプット２２２を、第１トライステートデバイス２２０および第２トライステートデバイス２２４に供給する。一般に、第１アウトプットバス１２８か第２アウトプットバス１３０かのいずれかが、対応するアウトプット１４０か１４２にデータを供給するために、アクティブにされることができる。詳細な実施形態においては、もしアウトプットバス（ＯＵＴＢ）１３０がアクティブである場合、アウトプットバス（ＯＵＴＢ）１３８は、論理ｈｉｇｈの電圧レベルに維持されることができ、それは、複雑な多重化(complex multiplexing)無しに、ロジックデバイス１２６のアウトプット１４２に、アウトプットバス（ＯＵＴＢ）１３０を反映させる。
【００２１】
図３は、図１の中で示されるメモリデバイス１００のようなメモリデバイスの一部分３００の、詳細な説明のための実施形態の回路図であり、メモリアレイ２１０の一部、および、関連するセンスアンプ、例えば図４の中で示される代表的なセンスアンプ２１２、を含んでいる。メモリアレイ２１０は、代表的な説明のためのワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．、ＷＬ＜６３＞）３０２、３０４、および３０６、第１ビット線２１４、第２ビット線２１６（ビットＢ）、センスアンプ２１２、センスアンプコントロールインプット(sense amplifier control input)３０８、第１センスアンプアウトプット２１８、および、第２センスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２を含んでいる。代表的な図示されたワード線（ＷＬ＜０＞）３０２は、第１トランジスタ３１０と、第２トランジスタ３１２と、インバータ３１４および３１６を含むクロスカップル型(cross-coupled)インバータと、を含む関連する回路構造を含んでいる。代表的な図示されたワード線（ＷＬ＜１＞）３０４は、第１トランジスタ３１８と、第２トランジスタ３２０と、インバータ３２２および３２４を含むクロスカップル型インバータと、を含む関連する回路構造を含んでいる。代表的な図示されたワード線（ＷＬ＜６３＞）３０６は、第１トランジスタ３２６と、第２トランジスタ３２８と、インバータ３３０および３３２を含むクロスカップル型インバータと、を含む関連する回路構造を含んでいる。一般に、データは、各ワード線に関連した回路構造において保存されることができる。メモリデバイスの一部分３００の具体的なメモリアレイは、６４の代表的なワード線（ＷＬ＜０＞、ＷＬ＜１＞、．．．、ＷＬ＜６３＞）を有するとして表されている。しかしながら、具体的なメモリアレイは、任意の数のワード線を含むことができる。
【００２２】
メモリデバイスの一部分３００はまた、トランジスタ３４２、３４４、および３４６を含むプリチャージデバイス３４０と、プリチャージクロックインプット３４８とを含むことができる。トランジスタ３４２は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１４に結合された第２端子と、を含んでいる。トランジスタ３４４は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１６に結合された第２端子と、を含んでいる。トランジスタ３４６は、ビット線２１４に結合された第１端子と、プリチャージクロックインプット３４８に結合されたコントロール端子と、ビット線２１６に結合された第２端子と、を含んでいる。
【００２３】
詳細な説明のための実施形態では、ビット線２１４および２１６は、それらがインアクティブなとき、電圧レベル（ＶＤＤ）にプリチャージされる。ワード線（ＷＬ＜０＞）３０２のような特定のワード線がアクティブなとき、第１および第２トランジスタ３１０および３１２をとおしてのそれぞれのビット線からの放電路のために、ビット線２１４あるいはビット線２１６のいずれかは電圧降下を有し得る。データは、関連する回路構造からビット線２１４および２１６上に読まれる。センスアンプコントロールインプット３０８がｌｏｗであるとき、第１および第２センスアンプアウトプット２１８および２２２はｌｏｗである。センスアンプコントロールインプット３０８がｈｉｇｈであるとき、第１センスアンプアウトプット２１８あるいは第２センスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２のいずれかが、ビット線２１４（ビット）とビット線２１６（ビットＢ）の間の電圧差に基づいて電圧レベル（ＶＤＤ）に上昇し得る。
【００２４】
図４は、図２および３の中のセンスアンプ２１２のような代表的なセンスアンプの詳細な説明のための実施形態の回路図である。センスアンプ２１２は、ビット線インプット２１４および２１６と、第１および第２センスアンプアウトプット２１８および２２２と、センスアンプコントロールインプット３０８と、を含んでいる。センスアンプ２１２はまた、トランジスタ４０２、４０４、４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０と、線（ノード＿Ａ）４２２と、線（ノード＿Ｂ）４２４と、インバータ４２６および４２８と、を含んでいる。線（ノード＿Ａおよびノード＿Ｂ）４２２および４２４は、代表的なセンスアンプの内部のノード(internal nodes)である。トランジスタ４０２は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、インバータ４２６に結合された第２端子と、を含んでいる。トランジスタ４０８は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプインプット３０８に結合されたコントロール端子と、インバータ４２８に結合された第２端子と、を含んでいる。トランジスタ４０４は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、線（ノード＿Ａ）４２２に結合されたコントロール端子と、線（ノード＿Ｂ）４２４に結合された第２端子と、を含んでいる。トランジスタ４１０は、線（ノード＿Ｂ）４２４に結合された第１端子と、線（ノード＿Ａ）４２２に結合されたコントロール端子と、第２端子とを含んでいる。トランジスタ４１４は、トランジスタ４１０の第２端子に結合された第１端子と、ビット線インプット２１４に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。トランジスタ４１６は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。トランジスタ４２０は、ノード４２６に結合された第１端子と、センスアンプコントロールインプット３０８に結合されたコントロール端子と、（電気接地のような）電圧供給端子に結合された第２端子と、を含んでいる。トランジスタ４０６は、（ＶＤＤのような）電圧供給端子に結合された第１端子と、線（ノード＿Ｂ）４２４に結合されたコントロール端子と、線（ノード＿Ａ）４２２に結合された第２端子と、を含んでいる。トランジスタ４１２は、線（ノード＿Ａ）４２２に結合された第１端子と、線（ノード＿Ｂ）４２４に結合されたコントロール端子と、第２端子と、を含んでいる。トランジスタ４１８は、トランジスタ４１２の第２端子に結合された第１端子と、ビット線インプット（ビットＢ）２１６に結合されたコントロール端子と、ノード４２６に結合された第２端子と、を含んでいる。
【００２５】
詳細な実施形態においては、センスアンプコントロールインプット３０８が論理ｌｏｗレベル（例えば０ボルト）にあるとき、トランジスタ４０２および４０８は、インバータ４２６および４２８に（ＶＤＤのような）電圧レベルを印加するためにアクティブにされ、アウトプット２１８および２２２において論理ｌｏｗレベルの結果となる。さらに、センスアンプコントロールインプット３０８のｌｏｗの論理レベルは、ノード４２６に（ＶＤＤのような）電圧レベルを印加するために、トランジスタ４２０を非アクティブにし(deactivates)、トランジスタ４１６をアクティブにする(activates)。
【００２６】
詳細な説明のための実施形態においては、センスアンプコントロールインプット３０８が高電圧レベルにあるとき、トランジスタ４０２、４０８および４１６は、非アクティブにされる。ビット線（ビット）２１４とビット線（ビットＢ）２１６との間の電圧差は、線（ノード＿Ａ）４２２または線（ノード＿Ｂ）４２４のうちの一方を論理ｌｏｗレベルへ、他方を（ＶＤＤのような）論理ｈｉｇｈの電圧レベルへと強制することができ、また、センスアンプアウトプット（ＳＡ＿ＯＵＴ）２１８および（ＳＡ＿ＯＵＴＢ）２２２のような対応するインバータのアウトプットのうちの一方を、論理ｈｉｇｈレベルであるように、他方を論理ｌｏｗレベルであるように、強制することができる。
【００２７】
１つに強いることができる。
【００２８】
図５は、図３の中のセンスアンプ２１２のアウトプット２１８および２２２のような、センスアンプのアウトプットを使用して、デュアルバスメモリアレイを駆動する回路デバイス５００の詳細な説明のための実施形態のブロック図である。回路デバイス５００は、センスアンプ第１アウトプット（ＳＡ＿ＯＵＴ）２１８、センスアンプ第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２、第１トライステートデバイス２２０、および、第２トライステートデバイス２２４、を含んでいる。回路デバイス５００はまた、第１バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４、および、第２バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６、を含んでいる。第１トライステートデバイス２２０は、第１ＮＡＮＤゲート５０２と、データ線５０８、５１０、および５１２と、トランジスタ５１６、５１８、および５２０と、を含んでいる。第１トライステートデバイス２２０はまた、第１アウトプットバス（ＯＵＴＡ）１２８に結合されている。第２トライステートデバイス２２４は、第２ＮＡＮＤゲート５２２と、データ線５２４、５２６、および５２８と、トランジスタ５３２、５３４、および５３６と、を含んでいる。第２トライステートデバイス２２４はまた、第２アウトプットバス（ＯＵＴＢ）１３０に結合されている。
【００２９】
センスアンプ第１アウトプット２１８は、第２トライステートデバイス２２４の第２ＮＡＮＤゲート５２２に結合され、第１トライステートデバイス２２０のトランジスタ５１８に結合される。センスアンプ第２アウトプット２２２は、第１トライステートデバイス２２０の第１ＮＡＮＤゲート５０２に結合され、第２トライステートデバイス２２４のトランジスタ５３４に結合される。バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４は、第１トライステートデバイス２２０の第１ＮＡＮＤゲート５０２に結合され、データ線５１２を介してトランジスタ５２０に結合される。第１ＮＡＮＤゲート５０２のアウトプットは、データ線５０８を介してトランジスタ５１６に結合される。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、第２ＮＡＮＤゲート５２２に結合され、データ線５２８を介してトランジスタ５３６に結合される。第２ＮＡＮＤゲート５２２のアウトプットは、データ線５２４を介してトランジスタ５３２に結合される。
【００３０】
詳細な説明のための実施形態では、図３の中のセンスアンプ２１２のようなセンスアンプは、第１アウトプット信号をセンスアンプ第１アウトプット２１８に、そして、第２アウトプット信号をセンスアンプ第２アウトプット２２２に、適用する。一般に、第１バス選択インプット５０４および第２選択バスインプット５０６は、同時にアクティブであることができ、センスアンプ２１２が、図１の中で示されるメモリバンク１０６のようなメモリバンクのアウトプットバス１２８および１３０の一方または両方を駆動することを可能にする。
【００３１】
詳細な実施形態においては、トランジスタ５１６および５３２は、ｐ−チャネルトランジスタであることができ、そして、トランジスタ５１８、５２０、５３４、および５３６は、ｎ−チャネルトランジスタであることができる。一般に、バス選択インプット５０４および５０６は、アウトプットバス１２８あるいはアウトプットバス１３０を、それぞれ選択する。
【００３２】
詳細な説明のための実施形態においては、もしバス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４が論理ｌｏｗレベルにあり、バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６が論理ｈｉｇｈレベルにある場合、第１ＮＡＮＤゲート５０２は固定論理ｈｉｇｈアウトプットをデータ線５０８に印加し、それは、トランジスタ５１６のコントロール端子で反転する。バス選択インプット（ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４は、トランジスタ５２０をオフ(off)にし、第１トライステートデバイス２２０をインアクティブ(inactive)に保つ。アウトプットバス（ＯＵＴＡ）１２８は、例えば、図７のトランジスタ７１０と同様なトランジスタのようなトランジスタデバイスによって、固定の電圧レベルに保持されるか、あるいは、図７の中で示されるメモリアレイ７０４および７０６のような他のイネーブルにされたセットの、トライステートデバイス、例えばトライステートデバイス２２０、によって駆動されることができる。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６の論理ｈｉｇｈレベルは、センスアンプの第１および第２アウトプット２１８および２２２からのデータをアウトプットバス（ＯＵＴＢ）１３０に供給するために、第２トライステートデバイス２２４をアクティブにする。バス選択インプット（ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、トランジスタ５３６をアクティブにし、そして、第２ＮＡＮＤゲート５２２に論理ｈｉｇｈインプットを提供し、センスアンプの第１アウトプット２１８からのデータがデータ線５２４上に現れるのを、そして、センスアンプの第２アウトプット２２２からのデータが線５２６上およびアウトプットバス（ＯＵＴＢ）１３０上に現れるのを、可能にする。詳細な実施形態においては、図３および４の中のセンスアンプコントロールインプット３０８のような、センスアンプコントロールインプットがアクティブであるとき、センスアンプアウトプット２１８および２２２は、あたかもそれらが相互に排他的かのように作用する(behave)。一般に、センスアンプコントロールインプット３０８がセンスアンプ２１２に供給されるとき、センスアンプアウトプット２１８あるいはセンスアンプアウトプット２２２のいずれかが、（電圧レベルＶＤＤのような）電圧レベルに上昇し得る。
【００３３】
詳細な実施形態においては、メモリバンクがイネーブルにされるとき、バス選択インプット５０４および５０６のようなバス選択インプットは、特定のバスが選択されるまで、論理ｌｏｗレベルで保持されることができる。バス選択インプット５０４および５０６を論理ｌｏｗの電圧レベルに保持することにより、トランジスタ５１６、５２０、５３２、および５３６は、インアクティブである。
【００３４】
一般に、図５の回路デバイス５００の詳細な説明のための実施形態は、センスアンプ２１２が、図１の中で示されるアウトプットバス１２８および１３０のようなメモリバンクのデュアルアウトプットバスを選択的に駆動するのを可能にする。第１および第２バス選択インプット５０４および５０６を介して第１トライステートデバイス２２０あるいは第２トライステートデバイス２２４を選択的にアクティブにすることによって、センスアンプのデュアルアウトプット２１８および２２２は、図１の中で示されたメモリバンク１０６のようなメモリバンクのデュアルバスを駆動するために利用されることができ、それは、センスアンプ２１２が２つのスレッドメモリアクセス(two-thread memory access)をサポートすることを可能にする。
【００３５】
図６は、図３のセンスアンプ２１２のようなセンスアンプの詳細な説明のための実施形態のタイミング図６００である。ブロック図６００は、メモリバンクが基づいているクロック信号６０２、（たとえば図２におけるビット線２１４および２１６からの）１対のビット信号６０４、（図４における３０８のような）センスアンプイネーブル（コントロール）信号６０６、（図４における２１８のような）ＳＡ＿ＯＵＴ信号６０８、（図４における２２２のような）ＳＡ＿ＯＵＴＢ信号６１０、（図５における５０６のような）ＢＵＳ＿Ｂ ＳＥＬＥＣＴインプット６１２、トライステートデバイス動作インジケータ(tri-state device behavior indicator)６１４、（図１における１１２のような）ＯＵＴＢバンクイネーブル信号６１６、および（図５における１３０のような）ＯＵＴＢ信号６１８、を含む。一般に、クロック信号が、図３の中のワード線３０２のような選択されたワード線を駆動するためにワード線ドライバをアクティブにするとき、図３の中のトランジスタ３１０および３１２はアクティブにされ、そして、ビット線２１４および２１６のうちの１つに電圧降下が適用されることができる。
【００３６】
ビット信号６０４は、図３の中のビット線２１４および２１６の電圧レベルを基準にする。示されるように、図３の中のワード線（ＷＬ＜０＞）３０２のような特定のワード線に関連するクロック６０２が、論理ｈｉｇｈレベルにあるとき、ビット線２１４または２１６上の電圧レベルは、時間の期間にわたって変化することがあり、６２０および６２２で示されるように、結果として、ビット線２１４および２１６の間の差動電圧になる。図６３３の中のセンスアンプ２１２のようなセンスアンプは、６０６で、センスアンプイネーブル（コントロール）信号３０８センスアンプによってアクティブにされることができる。センスイネーブルインプットが６２４で上がる(rises)とき、センスアンプアウトプット信号６０８（例えば図３の中のセンスアンプアウトプット２１８上の信号）かまたはセンスアンプアウトプット信号６１０（例えば図３の中のセンスアンプアウトプット２２２上の信号）かの一方が、６２６および６２８でそれぞれ示されるように、上がり得る。センスイネーブルインプットが下がる(falls)とき、６３０と６３２で示されるように、アウトプット信号６０８および６１０はそれぞれ論理ｌｏｗレベルに下がる。一般に、（図２および３におけるトライステートデバイス２２４のような）トライステートデバイスは、第２バス選択インプット信号６１２、センスイネーブルインプット信号６０６、およびＯＵＴＢバンクイネーブル信号６１６、によって、アクティブにされる。ＢＵＳ＿Ｂ ＳＥＬＥＣＴインプット信号６１２が６３４でｈｉｇｈであるとき、センスアンプコントロールインプット信号６０６は６２４でｈｉｇｈであり、そして、ＯＵＴＢバンクイネーブル信号６１６は６３６でｈｉｇｈであり、トライステートドライバは６３８でアクティブになる。トライステートデバイスは、トライステートデバイスのプッシュプル影響(push-pull effect)のために、アウトプット（ＯＵＴＢ）信号が６４０で変わる原因となる。アウトプットバス（ＯＵＴＢ）の数値(value)は、（図７におけるクロスカップル型インバータ７１４および７１６のような）１対のクロスカップル型インバータによって、６４２で保持される。ひとたび、ＯＵＴＢバンクイネーブル信号６１６が６４４で論理ｌｏｗレベルに下がると、（図７におけるトランジスタ７１０のような）プルアップトランジスタ(pull-up transistor)は、アウトプットバス（ＯＵＴＢ）信号６１８を、６４６で、（電圧レベルＶＤＤのような）論理ｈｉｇｈレベルへ引っ張る(pull)ことができる。
【００３７】
図７は、複数のメモリアレイ(multiple memory arrays)（セット０、セット１、．．．、セットＮ−１）を含むメモリバンク７００の、詳細な説明のための実施形態のブロック図である。メモリバンク７００は、メモリアレイ７０２、７０４、および７０６を含んでいる。メモリアレイ７０２は、インプットビット線２１４および２１６を受け取るために、そして、センスイネーブル（コントロール）インプット３０８を受け取るために、センスアンプ２１２を含んでいる。センスアンプ２１２、は第２トライステートデバイス２２４に、第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２を供給する。第２トライステートデバイス２２４は、ＮＡＮＤゲート５２２と、バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６と、データ線５２４、５２６、および５２８と、トランジスタ５３２、５３４、および５３６と、を含んでいる。メモリバンク７００はまた、ＡＮＤゲート７０８と、バンクイネーブルインプット１１２およびセット（アレイ）イネーブルインプット２０４と、アウトプットバス（ＯＵＴＢ）１３０と、トランジスタ７１０と、クロスカップル型インバータ７１４および７１６と、含んでいる。バンクイネーブルインプット７０１は、ＯＵＴＡバンクイネーブルインプット１１４およびＯＵＴＢバンクイネーブルインプット１１６に関して論理ＯＲ演算を行なうために、例えば、ＯＲゲート７０３を使用して、生成されることができる。
【００３８】
トランジスタ７１０は、（ＶＤＤのような）電圧供給端子に結合された第１端子７１２と、ＯＵＴＢバンクイネーブルインプット１１６に結合されたコントロール端子と、アウトプットバス（ＯＵＴＢ）１３０に結合された第２端子と、を含んでいる。センスアンプ２１２の第１アウトプット（ＳＡ＿ＯＵＴ）２１８は、第１インプットをＮＡＮＤゲート５２２に供給する。第２バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、第２インプットをＮＡＮＤゲート５２２に供給する。センスアンプ２１２の第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２は、データ線５２６を介して、トランジスタ５３４のコントロール端子に結合される。バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、データ線５２８を介して、トランジスタ５３６のコントロール端子に結合される。概して、第１トライステートデバイス２２０、バス選択インプット（セット０ ＢＵＳ＿Ａ ＳＥＬＥＣＴ）５０４、および対応するアウトプットバス（ＯＵＴＡ）１２８は、明確にするために、図７から省略されている。さらに、メモリアレイ７０４および７０６は、明確にするために省略されている同様な構造を含んでおり、それは、アウトプットバス（ＯＵＴＡおよびＯＵＴＢ）１２８および１３０に結合されることができる、ということを理解すべきである。
【００３９】
詳細な実施形態においては、メモリバンク７００がデータバスＯＵＴＢ１３０の駆動のために選択されていないとき（例えば、バンクイネーブルインプット１１６は論理ｌｏｗレベルにある）、トランジスタ７１０は、アウトプットバス（ＯＵＴＢ）１３０を、論理ｈｉｇｈレベルに引っ張る。一般に、センスイネーブル（センスアンプコントロールインプット３０８）がアサートされる(asserted)とき、センスアンプアウトプット（ＳＡ＿ＯＵＴ）２１８かあるいはセンスアンプアウトプット（ＳＡ＿ＯＵＴＢ）２２２の一方のみが上昇する(rise)ことができる。センスイネーブルコントロールインプット３０８がデアサートされる(de-asserted)（インアクティブ）とき、センスアンプアウトプット２１８および２２２は論理ｌｏｗレベルに落ちる(fall)。一般に、バンクイネーブル１１６が論理ｌｏｗレベルにあるとき、ＢＵＳ＿Ｂ ＳＥＬＥＣＴ５０６は論理ｌｏｗレベルにある。メモリアレイ７０２が、図２および５におけるトライステートデバイス２２０および２２４のような、複数のトライステートデバイスを含むことができる、ということは理解されるべきである。トランジスタ７１０は、アウトプットバス１３０の電圧レベルを、ＶＤＤに引き上げる(pulls up)。一般に、特定のバンクの内部にある全てのセット（７０２、７０４、および７０６）は、ＯＵＴＢ ｂａｎｋ＿ｅｎａｂｌｅ１１６が論理ｌｏｗレベルにあるとき、同じ動作をする(behave the same)。したがって、アウトプットバス１３０上の、トライステートデバイス２２４のようなトライステートデバイスとトランジスタ７１０との間の競合(conflict)はない。第２バス選択５０６は論理ｌｏｗにあり、トライステートデバイス２２４をインアクティブに強制し、トランジスタ７１０がアウトプットバス１３０の電圧レベルを制御することを可能にする。
【００４０】
詳細な実施形態では、論理ｈｉｇｈレベルは、メモリバンク７００の各アウトプットバスのデフォルト電圧レベル(default voltage level)であってもよい。メモリバンク７００およびその関連するメモリアレイ（セット０）が、データバスＯＵＴＢ１３０を駆動するために選択されているとき（例えば、ＯＵＴＢバンクイネーブルインプット１１６は論理ｈｉｇｈレベルにある）、トランジスタ７１０は非アクティブにされ、バンクイネーブルインプット７０１は論理ｈｉｇｈレベルにある。ＡＮＤゲート７０８は、センスアンプ２１２へのセンスイネーブルインプット３０８を決定するために、バンクイネーブルインプット７０１およびセットイネーブルインプット２０４に関し論理ＡＮＤ演算を行なうことができる。センスイネーブルインプット３０８がセンスアンプ２１２をアクティブにするとき、センスアンプ２１２は、第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２を供給し、それらは、バス選択インプット５０６に応じてアウトプットバス（ＯＵＴＢ）１３０上へと選択的に駆動されることができる。第１アウトプット（ＳＡ＿ＯＵＴ）２１８および第２アウトプット（ＳＡ＿ＯＵＴＢ）２２２の一方が、論理ｈｉｇｈの電圧レベルにあり、そして、他方のアウトプットは、論理ｌｏｗの電圧レベルにある。
【００４１】
一般に、センスアンプ２１２は、例えば、デュアルリードを用いた２−スレッデッド６４ビットメモリアクセス(two-threaded 64-bit memory access with a dual read)において使用されることができる。キャッシュメモリのようなメモリデバイスは、アクセス競合(access conflicts)を軽減するために、メモリバンク７００のような単一のメモリバンクをアドレス指定することができる。
【００４２】
詳細な説明のための、限定されない、実施形態においては、バンクイネーブルインプット７０１、セットイネーブルインプット２０４、および、第２バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は、例えば、ロジックデバイスあるいはコントローラ（示されていない）からの制御信号のデコードされた部分(decoded portions)から、決定されることができる。詳細な説明のための実施形態においては、ＯＵＴＢバンクイネーブル１１６が非アクティブにされるとき、バス選択インプット（セット０ ＢＵＳ＿Ｂ ＳＥＬＥＣＴ）５０６は論理ｌｏｗレベルにあり、それはトライステートデバイス（ドライバ）２２４をインアクティブに保つ。同様に、ＯＵＴＡバンクイネーブル１１４が非アクティブにされるとき、対応するバス選択インプット（セット０ ＢＵＳ＿Ａ ＳＥＬＥＣＴ）（示されていない）は論理ｌｏｗレベルにあり、それは関連するトライステートデバイス（ドライバ）２２０（図２の中で示される）をインアクティブに保つ。一般に、アウトプットバス（ＯＵＴＡまたはＯＵＴＢ）１２８および１３０の１つが必要とされるとき、センスアンプ２１２はアクティブにされ、そうでなければ、センスアンプ２１２は非アクティブにされる。
【００４３】
図８は、別の詳細な説明のための実施形態のブロック図であり、複数のメモリアレイ（セット０、セット１、．．．、セットＮ−１）８０２、８０４、および８０６を含んでいる。メモリバンク８００は、自動テストパターン生成(automatic test pattern generation)（ＡＴＰＧ）およびバンクイネーブルインプット８０８と、テスト構造８１０と、ＡＴＰＧインプット８１２と、スキャン可能なフリップフロップデバイス８１４と、を含むことができる。詳細な実施形態では、ＡＴＰＧおよびバンクイネーブルインプット８０８は、図７において示されるように、反転されたＡＴＰＧイネーブル８１２から、そして、バンクイネーブルインプット７０１から、生成されることができる。一般に、テスト構造８１０は、アウトプットバス（ＯＵＴＢ）１３０に結合されている。テスト構造８１０は、第１トランジスタ８１６および第２トランジスタ８１８を含んでいる。第１トランジスタ８１６は、アウトプットバス（ＯＵＴＢ）１３０に結合された第１端子と、ＡＴＰＧイネーブルインプット８１２に結合された第１コントロール端子と、第２端子と、を含んでいる。第２トランジスタ８１８は、第２端子に結合された第３端子と、バンクイネーブルインプット（ＯＵＴＢバンクイネーブル）１１６に結合された第２コントロール端子と、電圧供給端子（ＶＳＳ）に結合された第４端子と、を含んでいる。
【００４４】
一般に、反転されたＡＴＰＧイネーブルおよびバンクイネーブルインプット８０８は、ＡＮＤゲート７０８に供給されることができる。しかしながら、インプット８０８およびセットイネーブルインプット２０４の両方がイネーブルにされるときに、メモリアレイ（セット０）８０２のセンスアンプ２１２がアクティブにされるのみである。したがって、トライステートデバイス２２４は、テスト(testing)の間、インアクティブのままであり、アウトプットバス（ＯＵＴＢ）１３０が、トライステートデバイス２２４からの干渉なしにテストされることを可能にする。一般に、バンク内のセットの他のトライステートデバイスはまた、テストの間、インアクティブのままである（例えば、センスアンプコントロールインプットのすべてがインアクティブであり、（センスアンプ２１２のような）センスアンプの（ＳＡ＿ＯＵＴ ２１８およびＳＡ＿ＯＵＴＢ ２２２のような）センスアンプアウトプットを論理ｌｏｗレベルに保持し、それは、（トライステートデバイス２２４のような）関連するトライステートデバイスをインアクティブであるように強制する。）
一般に、通常動作中(during normal operation)、図６に関して上記に説明されたように、メモリバンク８００は動作することができる。ＡＴＰＧイネーブルインプット８１２が論理ｌｏｗレベルに保持され、トランジスタ８１６を非アクティブにし、それがアウトプットバス（ＯＵＴＢ）１３０に対して高いインピーダンス(high impedance)を提供するので、テスト構造８１０はインアクティブである。テストモードの動作中に(during a test mode of operation)、ＡＴＰＧイネーブルインプット８１２は、トランジスタ８１６をアクティブにする論理ｈｉｇｈの電圧レベルであることができる。ＯＵＴＢバンクイネーブルインプット１１６はアクティブにされることができ、トランジスタ７１０を非アクティブにする。メモリセット（セット０、セット１、．．．、セット（Ｎ−１））８０２、８０４、および８０６をアクティブにすることなしに、アウトプットバス（ＯＵＴＢ）１３０にテストデータを供給するために、データは、スキャン可能なフリップフロップ８１４によってＯＵＴＢバンクイネーブル１１６に適用されることができる。一般に、テスト構造８１０は、メモリバンク８０２のメモリアウトプットバス（ＯＵＴＢ）１３０が、８０２、８０４、および８０６のようなメモリバンクセットをアクティブにする必要なしに、テストされるのを可能にする。さらに、テスト構造８１０は、設計者がアウトプットバス（ＯＵＴＢ）１３０上に自動テストパターン生成データ(automatic test pattern generation data)を置くことを可能にする。テスト構造８１０は、通常動作における遅れを導入することなしに、テストの挿入を可能にする。例えば、通常動作の間に、ＡＴＰＧイネーブルインプット８１２は論理ｌｏｗレベルに保持され、トランジスタ８１６を非アクティブにし、それは、アウトプットバス（ＯＵＴＢ）１３０に対し、高いインピーダンスを与える。テストモードの動作において、トランジスタ８１６は、号ＯＵＴＢバンクイネーブル１１６からのＡＴＰＧデータを、スキャン可能なフリップフロップ８１４からトランジスタ８１８を介してアウトプットバス（ＯＵＴＢ）１３０上に置くために、アクティブにされる。
【００４５】
一般に、メモリバンクのアウトプットバス１３０がアクティブでないときに、アウトプットバス（ＯＵＴＢ）１３０の電圧レベルを引き上げるためにトランジスタ７１０を提供することによって、アクティブなメモリバンクのアウトプットバスは、アウトプットのすべてに関して論理ＡＮＤ演算を行なうことにより選択されることができる。アウトプットバスのすべてが、アクティブなアウトプットバスの場合を除いて、論理ｈｉｇｈの電圧レベルに保持されるので、ＡＮＤゲートは、図１における１２８，１３２、および１３６のようなメモリバンクのアウトプットバスの間から選択するために使用されることができ、そして、ＡＮＤゲートのアウトプットは、アクティブなバンクのアウトプットバスからのデータを反映するであろう。
【００４６】
図９は、図３のセンスアンプのようなセンスアンプを使用するメモリアレイの２つのアウトプットバスの１つを選択的に駆動する方法の、詳細な説明のための実施形態の流れ図である。センスアンプの第１アウトプットおよび第２アウトプットは、８００で、第１バスに結合された第１トライステートデバイスで受け取られる。センスアンプの第１アウトプットおよび第２アウトプットは、９０２で、第２バスに結合された第２トライステートデバイスで受け取られる。９０４で、バス選択インプットを受け取ることに応じて第１バスあるいは第２バスを駆動するために、第１トライステートデバイスかあるいは第２トライステートデバイスの何れかが、選択的にアクティブにされる。第１バスおよび第２バスの選択されていない一方は、９０６で、論理ｈｉｇｈの電圧レベルに保持される。
【００４７】
詳細な実施形態では、アウトプットバス（ＯＵＴＢ）１３０がアクティブでなければ、図７および８におけるトランジスタ７１０のようなトランジスタは、アウトプットバス（ＯＵＴＢ）１３０を論理ｈｉｇｈレベルに保持するために利用されることができる。インアクティブなアウトプットバスを論理ｈｉｇｈレベルに保持することによって、インアクティブなアウトプットバスの電圧レベルは知られ、そして、アウトプット間で選択するために（マルチプレクサを介してよりは、むしろ）論理ＡＮＤ演算で利用されることができる。したがって、タイミング遅れは軽減されることができる。詳細な実施形態では、第１トライステートデバイス２２０および第２トライステートデバイス２２４は、セットイネーブルインプット２０４によって、また、第１バス選択インプット５０４および第２バス選択インプット５０６のような、関連するバス選択インプットによって、アクティブにされることができる。
【００４８】
詳細な実施形態においては、方法もまた、バンクイネーブル信号を受け取ることと、メモリアレイイネーブル信号を受け取ることと、センスアンプを選択的にアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスイネーブルインプットを引き出すこと(deriving)と、を含むことができる。詳細な説明のための実施形態においては、（図３において示されるセンスイネーブル（コントロール）インプット３０８のような）センスイネーブルインプットは、図２におけるバンクイネーブルインプット１１６およびセットイネーブルインプット２０４のような、インプットに基づき、（図７におけるＡＮＤゲート７０８のような）ロジックを使用して、引き出されることができる。詳細な実施形態では、セットイネーブルインプット２０４は、図７の中で示されるメモリバンク７００のようなメモリバンクの特定のメモリアレイを選択されることができる。詳細な実施形態においては、センスイネーブルインプット３０８は、バンクイネーブル信号７０１およびメモリアレイ（セット）イネーブル信号２０４に関して論理ＡＮＤ演算を行なうことにより引き出されることができる。別の詳細な実施形態では、（トライステートデバイス２２０および２２４のような）第１トライステートデバイスおよび第２トライステートデバイスは、デュアルリードオペレーション(dual read operation)を行なうためにアクティブにされることができ、（図３において示されるワード線３０２のような）第１ワード線から、そして、（図３において示されるワード線３０４のような）第２ワード線から、データを読み取る。
【００４９】
様々な説明のための論理ブロック、構成(configuration)、モジュール、回路、およびここに開示された実施形態に関係して説明されたアルゴリズムステップは、電子ハードウェア、コンピューターソフトウェア、あるいは両方の組合せとしてインプリメントされる(implemented)ことができる。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な説明のためのコンポーネント、ブロック、構成、モジュール、回路、およびステップが、それらの機能性の点から、一般的に、上記に説明されてきた。そのような機能がハードウェアあるいはソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーションおよび全体のシステムに課せられる設計制約に依存する。熟練者は各特定のアプリケーションに対して様々な方法で説明された機能をインプリメントすることができるが、しかし、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を生じさせるものとして解釈されるべきでない。
【００５０】
開示された実施形態の以上の説明は、どんな当業者も本開示を作る、または使用することを可能とするように提供されている。そのような開示された実施形態対する様々な修正は、当業者には容易に明らかであろう、そして、ここに定義された総括的な原理は、本開示の精神または範囲から逸脱することなしに、他の実施形態に対しても適用されることができる。したがって、本開示は、ここにおいて示される実施形態に限定されるようには意図されておらず、添付の特許請求の範囲において定義されるような原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【特許請求の範囲】
【請求項１】
第１バスに結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、
第２バスに結合された第２トライステートデバイスにおいて、前記センスアンプの前記第１センスアウトプットおよび前記第２センスアウトプットを受け取ることと、
バス選択インプットに応じて、前記第１バスおよび前記第２バスの少なくとも１つを駆動するために、前記第１トライステートデバイスおよび前記第２トライステートデバイスの少なくとも１つを選択的にアクティブにすることと、
を備える方法
【請求項２】
前記第１バスおよび前記第２バスのうちの選択されていないバスを論理ｈｉｇｈの電圧レベルに保持すること、をさらに備える請求項１に記載の方法。
【請求項３】
バンクイネーブル信号を受け取ることと、
メモリアレイイネーブル信号を受け取ることと、
選択的に前記センスアンプをアクティブにするために、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に応じてセンスインプットを引き出すこと、
をさらに備える請求項１に記載の方法。
【請求項４】
前記センスインプットを引き出すことは、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理ＡＮＤ演算を行なうこと、を備える請求項３に記載の方法。
【請求項５】
デュアルリードオペレーションを行なうために前記第１トライステートデバイスおよび前記第２トライステートデバイスをアクティブにすること、
をさらに備える請求項１に記載の方法。
【請求項６】
前記第１バスでリードオペレーションを、そして前記第２バスでリードオペレーションを行なうために、前記第１トライステートデバイスおよび前記第２トライステートデバイスをアクティブにすること、
をさらに備える請求項１に記載の方法。
【請求項７】
第１バスに結合された第１トライステートデバイスと、
第２バスに結合された第２トライステートデバイスと、
メモリアレイの第１ビット線に応答し、前記メモリアレイの第２ビット線に応答するセンスアンプと、
を備え、
前記センスアンプは、前記第１トライステートデバイスに結合された第１アウトプットと、前記第２トライステートデバイスに結合された第２アウトプットと、を備え、前記センスアンプは、前記第１バスおよび前記第２バスのうちの１つを選択的に駆動する、
回路デバイス。
【請求項８】
前記第１バスおよび前記第２バスのうちの１つを選択するために、前記センスアンプに結合されたバス選択インプット、
をさらに備える請求項７に記載の回路デバイス。
【請求項９】
前記センスアンプを選択的にアクティブにするセンスインプット、をさらに備える請求項７に記載の回路デバイス。
【請求項１０】
前記第１バスを選択するために前記第１トライステートデバイスに結合された、第１バス選択インプットと、
前記第２バスを選択するために前記第２トライステートデバイスに結合された第２バス選択インプットと、
をさらに備える請求項７に記載の回路デバイス。
【請求項１１】
前記センスアンプは、前記第１ビット線および前記第２ビット線の電圧レベルに関連するアウトプットを決定し、そして、前記決定されたアウトプットに基づいて、前記第１バスおよび前記第２バスのうちの１つを駆動する、請求項７に記載の回路デバイス。
【請求項１２】
第１バスに応答する第１トライステートデバイスでセンスアンプの第１センスアウトプットを受け取るための手段と、
第２バスに応答する第２トライステートデバイスで前記センスアンプの第２センスアウトプットを受け取るための手段と、
バス選択に応じて、前記第１センスアウトプットの１つを使用して第１バスを、そして、前記第２センスアウトプットを使用して前記第２バスを、選択的に駆動するための手段と、
を備える回路デバイス。
【請求項１３】
前記第１バスおよび前記第２バスのうちの選択されていないバスを論理ｈｉｇｈの電圧レベルに保持するための手段、をさらに備える請求項１２に記載の回路デバイス。
【請求項１４】
前記の選択的に駆動するための手段をアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスインプットを引き出すための手段、
をさらに備える請求項１２に記載の回路デバイス。
【請求項１５】
前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理ＡＮＤ演算を行なうための手段、
をさらに備える請求項１４に記載の回路デバイス。
【請求項１６】
デュアルリードオペレーションを行なうための手段、
をさらに備える請求項１２に記載の回路デバイス。
【請求項１７】
メモリアレイと、
前記メモリアレイに応答するアウトプットバスと、
前記メモリアレイをアクティブにすることなしに前記アウトプットバスをテストするように前記アウトプットバスに結合されたテスト構造と、
を備え、
前記テスト構造は、
テストイネーブルインプットと、
前記アウトプットバスに結合された第１端子、前記テストイネーブルインプットに結合された第１コントロール端子、および、第２端子、を含む第１トランジスタと、
前記第１トランジスタの前記第２端子に結合された第１端子、メモリバンクイネーブルインプットに結合されたコントロール端子、および、電源端子に結合されたパワー端子、を含む第２トランジスタと、
を備えている、
システム。
【請求項１８】
前記テスト構造は、前記メモリアレイをアクティブにすることなしに、前記アウトプットバスにテストインプットを加えるために、アクセスされることができる、請求項１７に記載のシステム。
【請求項１９】
前記テスト構造は、前記回路デバイスが非テストモードの動作にあるとき、インアクティブである、請求項１８に記載のシステム。
【請求項２０】
前記メモリアレイは、第１アウトプットバスおよび第２アウトプットバスを備える、請求項１７に記載のシステム。
【請求項２１】
前記第１アウトプットバスに結合された第１トライステートデバイスと、
前記第２アウトプットバスに結合された第２トライステートデバイスと、
をさらに備える請求項２０に記載のシステム。
【請求項２２】
前記第１トライステートデバイスおよび前記第２トライステートデバイスに結合されたセンスアンプ、
をさらに備え、
前記センスアンプは、前記第１トライステートデバイスおよび前記第２トライステートデバイスのうちの１つを選択的にアクティブにする、
請求項２１に記載のシステム。
【請求項２３】
各々が、それぞれのメモリバンクに結合される複数のメモリバスと、
データバスと、
マルチプレクサを使用することなしに、前記複数のメモリバスの選択された１つを前記データバスに選択的に結合するロジックと、
を備えるデバイス。
【請求項２４】
前記ロジックは、
前記複数のメモリバスに対応する複数のインプットを含み、ＮＡＮＤアウトプットを含む、ＮＡＮＤゲートと、
前記ＮＡＮＤアウトプットに結合されたインプットを含み、前記データバスに結合されたアウトプットを含む、インバータと、
を備える請求項２３に記載の回路デバイス。
【請求項２５】
前記ロジックは、前記複数のメモリバスに対応する複数のインプットを受け取るＡＮＤゲートを備え、前記ＡＮＤゲートは、メモリバスアウトプットを供給する、請求項２３に記載の回路デバイス。
【請求項１】
第１バスに結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、
第２バスに結合された第２トライステートデバイスにおいて、前記センスアンプの前記第１センスアウトプットおよび前記第２センスアウトプットを受け取ることと、
バス選択インプットに応じて、前記第１バスおよび前記第２バスの少なくとも１つを駆動するために、前記第１トライステートデバイスおよび前記第２トライステートデバイスの少なくとも１つを選択的にアクティブにすることと、
を備える方法
【請求項２】
前記第１バスおよび前記第２バスのうちの選択されていないバスを論理ｈｉｇｈの電圧レベルに保持すること、をさらに備える請求項１に記載の方法。
【請求項３】
バンクイネーブル信号を受け取ることと、
メモリアレイイネーブル信号を受け取ることと、
選択的に前記センスアンプをアクティブにするために、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に応じてセンスインプットを引き出すこと、
をさらに備える請求項１に記載の方法。
【請求項４】
前記センスインプットを引き出すことは、前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理ＡＮＤ演算を行なうこと、を備える請求項３に記載の方法。
【請求項５】
デュアルリードオペレーションを行なうために前記第１トライステートデバイスおよび前記第２トライステートデバイスをアクティブにすること、
をさらに備える請求項１に記載の方法。
【請求項６】
前記第１バスでリードオペレーションを、そして前記第２バスでリードオペレーションを行なうために、前記第１トライステートデバイスおよび前記第２トライステートデバイスをアクティブにすること、
をさらに備える請求項１に記載の方法。
【請求項７】
第１バスに結合された第１トライステートデバイスと、
第２バスに結合された第２トライステートデバイスと、
メモリアレイの第１ビット線に応答し、前記メモリアレイの第２ビット線に応答するセンスアンプと、
を備え、
前記センスアンプは、前記第１トライステートデバイスに結合された第１アウトプットと、前記第２トライステートデバイスに結合された第２アウトプットと、を備え、前記センスアンプは、前記第１バスおよび前記第２バスのうちの１つを選択的に駆動する、
回路デバイス。
【請求項８】
前記第１バスおよび前記第２バスのうちの１つを選択するために、前記センスアンプに結合されたバス選択インプット、
をさらに備える請求項７に記載の回路デバイス。
【請求項９】
前記センスアンプを選択的にアクティブにするセンスインプット、をさらに備える請求項７に記載の回路デバイス。
【請求項１０】
前記第１バスを選択するために前記第１トライステートデバイスに結合された、第１バス選択インプットと、
前記第２バスを選択するために前記第２トライステートデバイスに結合された第２バス選択インプットと、
をさらに備える請求項７に記載の回路デバイス。
【請求項１１】
前記センスアンプは、前記第１ビット線および前記第２ビット線の電圧レベルに関連するアウトプットを決定し、そして、前記決定されたアウトプットに基づいて、前記第１バスおよび前記第２バスのうちの１つを駆動する、請求項７に記載の回路デバイス。
【請求項１２】
第１バスに応答する第１トライステートデバイスでセンスアンプの第１センスアウトプットを受け取るための手段と、
第２バスに応答する第２トライステートデバイスで前記センスアンプの第２センスアウトプットを受け取るための手段と、
バス選択に応じて、前記第１センスアウトプットの１つを使用して第１バスを、そして、前記第２センスアウトプットを使用して前記第２バスを、選択的に駆動するための手段と、
を備える回路デバイス。
【請求項１３】
前記第１バスおよび前記第２バスのうちの選択されていないバスを論理ｈｉｇｈの電圧レベルに保持するための手段、をさらに備える請求項１２に記載の回路デバイス。
【請求項１４】
前記の選択的に駆動するための手段をアクティブにするために、バンクイネーブル信号およびメモリアレイイネーブル信号からセンスインプットを引き出すための手段、
をさらに備える請求項１２に記載の回路デバイス。
【請求項１５】
前記バンクイネーブル信号および前記メモリアレイイネーブル信号に関して論理ＡＮＤ演算を行なうための手段、
をさらに備える請求項１４に記載の回路デバイス。
【請求項１６】
デュアルリードオペレーションを行なうための手段、
をさらに備える請求項１２に記載の回路デバイス。
【請求項１７】
メモリアレイと、
前記メモリアレイに応答するアウトプットバスと、
前記メモリアレイをアクティブにすることなしに前記アウトプットバスをテストするように前記アウトプットバスに結合されたテスト構造と、
を備え、
前記テスト構造は、
テストイネーブルインプットと、
前記アウトプットバスに結合された第１端子、前記テストイネーブルインプットに結合された第１コントロール端子、および、第２端子、を含む第１トランジスタと、
前記第１トランジスタの前記第２端子に結合された第１端子、メモリバンクイネーブルインプットに結合されたコントロール端子、および、電源端子に結合されたパワー端子、を含む第２トランジスタと、
を備えている、
システム。
【請求項１８】
前記テスト構造は、前記メモリアレイをアクティブにすることなしに、前記アウトプットバスにテストインプットを加えるために、アクセスされることができる、請求項１７に記載のシステム。
【請求項１９】
前記テスト構造は、前記回路デバイスが非テストモードの動作にあるとき、インアクティブである、請求項１８に記載のシステム。
【請求項２０】
前記メモリアレイは、第１アウトプットバスおよび第２アウトプットバスを備える、請求項１７に記載のシステム。
【請求項２１】
前記第１アウトプットバスに結合された第１トライステートデバイスと、
前記第２アウトプットバスに結合された第２トライステートデバイスと、
をさらに備える請求項２０に記載のシステム。
【請求項２２】
前記第１トライステートデバイスおよび前記第２トライステートデバイスに結合されたセンスアンプ、
をさらに備え、
前記センスアンプは、前記第１トライステートデバイスおよび前記第２トライステートデバイスのうちの１つを選択的にアクティブにする、
請求項２１に記載のシステム。
【請求項２３】
各々が、それぞれのメモリバンクに結合される複数のメモリバスと、
データバスと、
マルチプレクサを使用することなしに、前記複数のメモリバスの選択された１つを前記データバスに選択的に結合するロジックと、
を備えるデバイス。
【請求項２４】
前記ロジックは、
前記複数のメモリバスに対応する複数のインプットを含み、ＮＡＮＤアウトプットを含む、ＮＡＮＤゲートと、
前記ＮＡＮＤアウトプットに結合されたインプットを含み、前記データバスに結合されたアウトプットを含む、インバータと、
を備える請求項２３に記載の回路デバイス。
【請求項２５】
前記ロジックは、前記複数のメモリバスに対応する複数のインプットを受け取るＡＮＤゲートを備え、前記ＡＮＤゲートは、メモリバスアウトプットを供給する、請求項２３に記載の回路デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−９３０９４（Ｐ２０１３−９３０９４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２７９８２７（Ｐ２０１２−２７９８２７）
【出願日】平成２４年１２月２１日（２０１２．１２．２１）
【分割の表示】特願２００９−５３５４１１（Ｐ２００９−５３５４１１）の分割
【原出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２７９８２７（Ｐ２０１２−２７９８２７）
【出願日】平成２４年１２月２１日（２０１２．１２．２１）
【分割の表示】特願２００９−５３５４１１（Ｐ２００９−５３５４１１）の分割
【原出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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