【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。 （もっと読む）

【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】デュアルポートメモリを提供すること。
【解決手段】デュアルポートメモリは、第1のシングルポートメモリおよび第2のシングルポートメモリを含む。第1のシングルポートメモリは、デュアルポートメモリの偶数アドレス中のデータを記憶するように構成される。第2のシングルポートメモリは、デュアルポートメモリの奇数アドレス中のデータを記憶するように構成される。デュアルポートメモリは、奇数アドレスからデータを読み出す読出動作および偶数アドレスの中へデータを書き込む書込動作を同時に実行する。デュアルポートメモリは、偶数アドレスからデータを読み出す読出動作および奇数アドレスの中へデータを書き込む書込動作を同時に実行する。 （もっと読む）

【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。
【解決手段】第１バス１２８に結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、第２バス１３０に結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプットに応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスおよび第２トライステートデバイスの１つを選択的にアクティブにする。 （もっと読む）

【課題】複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現する。
【解決手段】例えば、書き込み動作時に書き込み対象のＳＲＡＭメモリセルＭＣに接続されたメモリセル電源ライン（例えばＡＲＶＤＤ［０］）の電圧レベルを制御する書き込み補助回路（例えばＷＡＳＴ１［０］）を備える。書き込み補助回路は、書き込み動作時に有効化される書き込み補助イネーブル信号ＷＴＥに応じてメモリセル電源ラインの電圧レベルを所定の電圧レベル（ＶＭ１）に低下させると共に、この際の低下速度を書き込み補助パルス信号ＷＰＴのパルス幅に応じて制御する。ＷＰＴのパルス幅は、行数が多い（メモリセル電源ラインの長さが長い）ほど広くなるように設定される。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にす
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。 （もっと読む）

【課題】第１および第２のポートを有するデュアルポートメモリを提供する。
【解決手段】デュアルポートメモリは、単一ポートメモリ要素のアレイ２２と、アレイに連結されており、かつアレイからデータを読み取り、アレイにデータを書き込むように動作可能である制御回路３０と、第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器６０−Ａと、第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器６０−Ｂと、制御回路、並びに第１および第２の要求生成器に連結されている仲裁回路６４とを含み、仲裁回路は、同期モードで動作可能であり、同期モードにおいて、第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される。 （もっと読む）

【課題】低消費電力化を図れるようにした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルと、メモリセルに接続された第１のビット線及び第２のビット線と、第１及び第２のビット線に接続されて第１及び第２のビット線間の電圧を増幅するセンスアンプとを備え、センスアンプが、差動増幅用のトランジスタ対を構成する第１及び第２の駆動トランジスタと、これら第１及び第２の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第１及び第２のキャパシタとを有する。センスアンプは、センス動作に先立って、第１及び第２の駆動トランジスタのドレイン側をプリチャージすることにより、第１及び第２のキャパシタに第１及び第２の駆動トランジスタのしきい値情報を保持し、センス動作時に、第１及び第２の駆動トランジスタのソース電圧を第１及び第２のキャパシタに保持されたしきい値情報で補償する。 （もっと読む）

【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち、中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、２つの拡散層のうち一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタで構成される複数の共有回路が、複数のトランジスタ群に分けられ、複数のトランジスタ群のうち隣り合う前記トランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファはトランジスタ群のゲート配線と接続される。 （もっと読む）

【課題】効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供すること。
【解決手段】ＳＲＡＭ１００は、メモリセルアレイ２、ビット線ＢＬＴ及びＢＬＢ、イコライズ制御回路３、イコライズ回路４を有する。ビット線ＢＬＴ及びＢＬＢは、メモリセルアレイ２と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続又は切断する。イコライズ制御回路３は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤと接続され、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを出力する。イコライズ回路４は、イコライズ信号ＥＱに応じて、ビット線ＢＬＴとビット線ＢＬＢが電源電圧ＶＤＤ及びグランド電圧ＧＮＤと電気的に切断されている場合に、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続する。 （もっと読む）

【課題】
断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路を提供すること。
【解決手段】
従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を抵抗負荷型のＭＯＳトランジスタに置き換え、かつ読み込み・書き込み選択線の切り替えにＣＭＯＳトランスミッションゲートを配置することで、書き込み時における消費電力の増加を解決できる。 （もっと読む）

【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】ランダムアクセスメモリコントローラのためのシステム及び方法を提供する。
【解決手段】ランダムアクセスメモリコントローラであって、列マルチプレクサ及びセンスアンプ対を備え、列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成された列マルチプレクサ及びセンスアンプを含む。共通回路は、メモリコントローラが列マルチプレクサ及びセンスアンプ対について１つのインスタンスの共通回路を含むように、列マルチプレクサとセンスアンプとの間で共有される。共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路を含む。 （もっと読む）

【課題】読み書きコマンドに基づき、メモリアレイはアクティブ／非アクティブ状態に制御され、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる半導体装置を提供する。
【解決手段】複数のメモリアレイ１０Ａ〜１０Ｎを備え、複数のメモリアレイの各々は、複数のメモリセルを含み、複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路１２Ａ〜１２Ｎをさらに備える。複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路１１２Ａ〜１１２Ｎと、対応するメモリアレイの各々にクロック信号および読み書き制御回路からの出力信号に基づいて対応するメモリアレイを活性化するように選択する選択回路とを含む。 （もっと読む）

【課題】メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトする。
【解決手段】行列状に配置された複数のメモリセルＭＥＭと、メモリセルの行に対応して設けられた複数のワード線ＷＬ０〜ＷＬ４と、メモリセルの列に対応して設けられた複数のビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチＭＮ１と、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路ＰＯＣ０とを備える。 （もっと読む）

【課題】動作速度および信頼性を維持しながら、消費電力を低減したＳＲＡＭの実現。
【解決手段】複数のワード線WLと、複数のローカルビット線対LBL,LBLXと、複数のローカルビット線対の複数のワード線との交差部に設けられた複数のメモリセルC0-Cmと、複数のローカルビット線対毎に設けられた容量共通化回路BCと、複数の容量共通化回路を接続する共通接続ラインCLNと、複数のローカルビット線対に接続されるグローバルビット線対GBL,GBLXと、を有し、容量共通化回路は、対応するローカルビット線対と共通接続ラインの間に接続された２個のＮチャネルトランジスタを有するスタティックＲＡＭ。 （もっと読む）