半導体装置
【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にす
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、メモリを搭載した半導体装置に関する。
【背景技術】
【０００２】
メモリを搭載する半導体装置において、メモリの性能は、半導体装置の性能を決定する上
で、非常に重要である。例えば、ＣＰＵとメモリとを搭載する半導体装置において、ＣＰ
Ｕが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、
ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。つまり、ＣＰＵとメモ
リとを搭載する半導体装置において、高性能化のためには、ＣＰＵはより複雑な処理をこ
なす必要があり、大容量のメモリが要求されることになる。また、メモリを搭載する半導
体装置において、メモリの消費電力は、半導体装置の消費電力の大部分を占めることが多
い。
【０００３】
本発明者が著者の一人である非特許文献１には、ＣＰＵとメモリとを搭載したＲＦＩＤが
開示されている。このようなＲＦＩＤには、高性能化のためメモリの容量の増加と低消費
電力化という同時に実現することが困難な性能が要求されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｈｉｒｏｋｉ Ｄｅｍｂｏ ｅｔ ａｌ．「ＲＦＣＰＵｓ ｏｎ Ｇｌａｓｓ ａｎｄ Ｐｌａｓｔｉｃ Ｓｕｂｓｔｒａｔｅｓ ｆａｂｒｉｃａｔｅｄ ｂｙ ＴＦＴ Ｔｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ、ｐ．１０６７−１０６９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高性能で低消費電力の半導体装置を提供するためには、大容量のメモリを低消費電力で実
現する必要がある。しかしながら、一般に、大容量のメモリは消費電力も大きい。つまり
、メモリを搭載する半導体装置の性能と消費電力とは、トレードオフの関係にある。また
、大容量のメモリでは、読み出しまたは書き込みの対象となるメモリセルの物理アドレス
に依存して、消費電力が異なる。そのため、メモリを搭載する半導体装置の設計では、メ
モリの最高消費電力を想定して電源分配、放熱対策などを施す必要がある。以上のことか
ら、高性能且つ低消費電力の半導体装置を提供するためには、消費電力を軽減でき、且つ
、消費電力を一定にできる大容量のメモリを搭載する必要がある。
【課題を解決するための手段】
【０００６】
本発明は、上記の問題を鑑みなされたものであり、半導体装置に搭載されたメモリを、メ
モリセルをマトリクス状に配置して構成したメモリブロックを複数配置して構成する。な
お、メモリを構成する複数のメモリブロックは対称に配置する。このように配置すること
で、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メ
モリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおい
て、消費電流を均一にできる。
【０００７】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、
メモリに供給される複数のアドレス信号のうちの何個かの電位の組み合わせにより、一意
に特定できるものとする。このようなメモリにおいて、当該メモリブロックを特定できる
アドレス信号の電位の組み合わせにより、当該メモリブロック以外のメモリブロックに供
給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の少
なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御信
号、書き込みデータ信号の値に依らずに一定値とする。このようにすることで、データ読
み出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することがで
きる。
【０００８】
なお、メモリブロックは階層構造とすることも可能である。すなわち、第１〜第ｎ（ｎ＞
１）の階層からなるメモリにおいて、第ｍ（１≦ｍ≦ｎ−１）の階層においてメモリブロ
ックを複数配置して第（ｍ＋１）の階層におけるメモリブロックを構成し、第ｎの階層に
おけるメモリブロックを複数配置してメモリを構成する。なお、第ｍの階層におけるメモ
リブロックは対称に配置して、第（ｍ＋１）の階層におけるメモリブロックを構成する。
また、第ｎの階層におけるメモリブロックは対称に配置して、メモリを構成する。このよ
うにすることで、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出し、ま
たは書き込みにおいて、消費電流を均一にできる。
【０００９】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、
第１〜第ｎの階層において、メモリに供給される複数のアドレス信号のうちの何個かの電
位の組み合わせにより、各々一意に特定できるものとする。このようなメモリにおいて、
第１〜第ｎの階層における当該メモリブロックを各々特定できるアドレス信号の電位の組
み合わせにより、第１〜第ｎの階層において当該メモリブロック以外のメモリブロックに
供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の
少なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御
信号、書き込みデータ信号に依らずに一定値とする。このようにすることで、データ読み
出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することができ
る。
【００１０】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【００１１】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置
全般を示すものとする。
【００１２】
また、電気的に接続されているとは、所定の接続関係に加えて、電気的な接続を可能とす
る他の素子、例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイ
オードなど、が配置されていても良い。
【００１３】
本明細書で開示する本発明の構成は、複数の第１階層メモリブロックと、第２階層メモリ
ブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２階層メモリ
ブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第２階層メモ
リブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ信号線と、
第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き込み制御信
号線と、を有する第２階層メモリブロックを搭載する半導体装置である。
【００１４】
本発明において、第１階層メモリブロックは、電位を保持する機能と、保持している電位
を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信号
線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き込
みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブロ
ック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給さ
れる電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブロ
ック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出し
データ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み制
御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の
電位を格納する機能と、を有している。
【００１５】
また、本発明において、第２階層メモリブロック動作制御回路は、第２階層メモリブロッ
クアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信
号線に供給する電位を生成する機能を有し、第２階層メモリブロック入力信号制御回路は
、第２階層メモリブロック動作制御信号線の電位の状態により、第２階層メモリブロック
アドレス信号線から供給される電位から、第１階層メモリブロックアドレス信号線の電位
を生成する機能と、第２階層メモリブロック書き込みデータ信号線から供給される電位か
ら、第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第
２階層メモリブロック読み出し制御信号線から供給される電位から、第１階層メモリブロ
ック読み出し制御信号線に供給する電位を生成する機能と、第２階層メモリブロック書き
込み制御信号線から供給される電位から、第１階層メモリブロック書き込み制御信号線に
供給する電位を生成する機能と、を有している。
【００１６】
また第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信号
線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電位
から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有
する。
【００１７】
また、本明細書で開示する本発明の別の構成は、複数の第１階層メモリブロックと、第２
階層メモリブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２
階層メモリブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第
２階層メモリブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ
信号線と、第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き
込み制御信号線と、を有する第２階層メモリブロックと、を有する複数の第２階層メモリ
ブロックと、第３階層メモリブロック動作制御回路と、第３階層メモリブロック入力信号
制御回路と、第３階層メモリブロック出力信号制御回路と、第３階層メモリブロックアド
レス信号線と、第３階層メモリブロック読み出しデータ信号線と、第３階層メモリブロッ
ク書き込みデータ信号線と、第３階層メモリブロック読み出し制御信号線と、第３階層メ
モリブロック書き込み制御信号線と、を有する第３階層メモリブロックを搭載する半導体
装置である。
【００１８】
上記構成において、第１階層メモリブロックは、電位を保持する機能と、保持している電
位を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信
号線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き
込みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブ
ロック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブ
ロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出
しデータ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供
給される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み
制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線
の電位を格納する機能と、を有している。
【００１９】
第２階層メモリブロック動作制御回路は、第２階層メモリブロックアドレス信号線から供
給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生
成する機能を有し、第２階層メモリブロック入力信号制御回路は、第２階層メモリブロッ
ク動作制御信号線の電位の状態により、第２階層メモリブロックアドレス信号線から供給
される電位から、第１階層メモリブロックアドレス信号線の電位を生成する機能と、第２
階層メモリブロック書き込みデータ信号線から供給される電位から、第１階層メモリブロ
ック書き込みデータ信号線に供給する電位を生成する機能と、第２階層メモリブロック読
み出し制御信号線から供給される電位から、第１階層メモリブロック読み出し制御信号線
に供給する電位を生成する機能と、第２階層メモリブロック書き込み制御信号線から供給
される電位から、第１階層メモリブロック書き込み制御信号線に供給する電位を生成する
機能と、を有している。
【００２０】
また、第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信
号線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電
位から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
【００２１】
また、第３階層メモリブロック動作制御回路は、第３階層メモリブロックアドレス信号線
から供給される電位の状態により、第３階層メモリブロック動作制御信号線に供給する電
位を生成する機能を有している。
【００２２】
また、第３階層メモリブロック入力信号制御回路は、第３階層メモリブロック動作制御信
号線の電位の状態により、第３階層メモリブロックアドレス信号線から供給される電位か
ら、第２階層メモリブロックアドレス信号線の電位を生成する機能と、第３階層メモリブ
ロック書き込みデータ信号線から供給される電位から、第２階層メモリブロック書き込み
データ信号線に供給する電位を生成する機能と、第３階層メモリブロック読み出し制御信
号線から供給される電位から、第２階層メモリブロック読み出し制御信号線に供給する電
位を生成する機能と、第３階層メモリブロック書き込み制御信号線から供給される電位か
ら、第２階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有
している。
【００２３】
また、第３階層メモリブロック出力信号制御回路は、第３階層メモリブロック動作制御信
号線の電位の状態により、第２階層メモリブロック読み出しデータ信号線に供給される電
位から、第３階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
【００２４】
また、上記構成において、第２階層メモリブロックを物理的に対称に配置することで、第
３階層メモリブロックを構成することを特徴としてもよい。
【００２５】
また、上記構成において、第１階層メモリブロックを物理的に対称に配置することで、第
２階層メモリブロックを構成することを特徴としてもよい。
【００２６】
また、本発明に係る半導体装置は、絶縁表面を有する基板上に形成された半導体薄膜を活
性層とする薄膜トランジスタを用いて形成することができる。なお、絶縁表面を有する基
板とは、ガラス基板、石英基板、プラスチック基板のいずれかであってもよい。
【００２７】
また、本発明に係る半導体装置は、ＳＯＩ基板を用いて形成されていても良い。
【発明の効果】
【００２８】
本発明により、メモリを複数のメモリブロックに分割して、データ読み出しまたはデータ
書き込みの対象となるメモリセルを含むメモリブロック以外のメモリブロックを待機状態
とすることができるため、メモリを大容量化しても消費電力を抑えることができる。さら
に、メモリを複数のメモリブロックに分割し、該メモリブロックを互いに対称に配置する
ことで、メモリアレイにおけるビット線の負荷容量を軽減し、メモリ内のあらゆるアドレ
スに対するデータの読み出しまたは書き込みにおいて、消費電力を一定に出来る。すなわ
ち、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消
費電力の半導体装置を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明における半導体装置に搭載されるメモリのブロック図。
【図２】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図３】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図４】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図５】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図６】本発明における半導体装置に搭載されるメモリのブロック図。
【図７】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図８】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図９】本発明における半導体装置に搭載されるメモリを構成するメモリセル及びＲＷ回路の例。
【図１０】本発明における半導体装置に搭載されるメモリのレイアウト例。
【図１１】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図１２】本発明の半導体装置の作製方法を示すレイアウト図。
【図１３】本発明の半導体装置の作製方法を示すレイアウト図。
【図１４】本発明の半導体装置の作製方法を示すレイアウト図。
【図１５】本発明の半導体装置を構成する薄膜トランジスタの断面図。
【図１６】本発明の半導体装置を構成する半導体素子のレイアウト図。
【図１７】本発明の無線チップのブロック図。
【図１８】本発明の無線チップのレイアウト図。
【図１９】本発明の無線チップの断面図。
【図２０】本発明の無線チップのアンテナ形状を示す図。
【図２１】本発明の無線チップの作製工程を説明するための断面図。
【図２２】本発明の無線チップの作製工程を説明するための断面図。
【図２３】本発明の無線チップの作製工程を説明するための断面図。
【図２４】本発明の無線チップの作製工程を説明するための断面図。
【図２５】本発明の無線チップの作製工程を説明するための断面図。
【図２６】本発明の無線チップの作製工程を説明するための断面図。
【図２７】本発明の無線チップの使用方法を説明するための図。
【発明を実施するための形態】
【００３０】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。した
がって、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態
を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を
付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本発明における半導体装置に搭載するメモリの第１の実施の形態として、図１〜図４を用
いて説明する。図１は、本実施の形態におけるメモリのブロック図である。図２は、本実
施の形態におけるメモリを構成するメモリブロックのブロック図である。図３は、本実施
の形態におけるメモリを構成するメモリブロックのタイミングチャートである。図４は、
本実施の形態におけるメモリのタイミングチャートである。
【００３２】
図１に示すように、本実施の形態におけるメモリ１００は、第１〜第４のメモリブロック
１０１〜１０４と、動作制御回路１０５と、入力信号制御回路１０６と、出力信号制御回
路１０７と、から構成される。ここで、第１〜第４のメモリブロック１０１〜１０４は、
図２におけるメモリブロック２００である。
【００３３】
なお、本実施の形態では、メモリアドレス信号が４ビット、すなわち１６ワードで、メモ
リ読み出し／書き込みデータ信号が４ビットのメモリについて、メモリブロックを４個で
メモリを構成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１
）、メモリ読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビ
ット（ｃ≧１）のメモリについて、メモリブロックをｄ個（ｄ≧１）でメモリを構成する
ことができる。
【００３４】
図２において、メモリブロック２００は、メモリアレイ２０１、行デコーダ２０２、ＲＷ
回路２０３から構成される。
【００３５】
メモリアレイ２０１は、第１〜第１６のメモリセル２０４〜２１９を、４行×４列のマト
リクス状に配置して構成される。
【００３６】
メモリアレイ２０１において、第１の読み出しワード信号線２２４と、第１の書き込みワ
ード信号線２２８は、各々第１〜第４のメモリセル２０４〜２０７と電気的に接続されて
いる。第２の読み出しワード信号線２２５と、第２の書き込みワード信号線２２９は、各
々第５〜第８のメモリセル２０８〜２１１と電気的に接続されている。第３の読み出しワ
ード信号線２２６と、第３の書き込みワード信号線２３０は、各々第９〜第１２のメモリ
セル２１２〜２１５と電気的に接続されている。第４の読み出しワード信号線２２７と、
第４の書き込みワード信号線２３１は、各々第１３〜第１６のメモリセル２１６〜２１９
と電気的に接続されている。
【００３７】
また、メモリアレイ２０１において、第１の読み出しビット信号線２３２と、第１の書き
込みビット信号線２３６は、各々第１、第５、第９、第１３のメモリセル２０４、２０８
、２１２、２１６と、電気的に接続されている。第２の読み出しビット信号線２３３と、
第２の書き込みビット信号線２３７は、各々第２、第６、第１０、第１４のメモリセル２
０５、２０９、２１３、２１７と、電気的に接続されている。第３の読み出しビット信号
線２３４と、第３の書き込みビット信号線２３８は、各々第３、第７、第１１、第１５の
メモリセル２０６、２１０、２１４、２１８と、電気的に接続されている。また、第４の
読み出しビット信号線２３５と、第４の書き込みビット信号線２３９は、各々第４、第８
、第１２、第１６のメモリセル２０７、２１１、２１５、２１９と、電気的に接続されて
いる。
【００３８】
ここで、例えば、第１の読み出しワード信号線２２４の電位が”Ｈ”の時、第１〜第４の
メモリセル２０４〜２０７に格納されたデータに応じて、第１〜第４の読み出しビット信
号線２３２〜２３５は高電位または低電位となる。また、第１の書き込みワード信号線２
２８の電位が”Ｈ”の時、第１〜第４の書き込みビット信号線２３６〜２３９の電位に応
じて、第１〜第４のメモリセル２０４〜２０７に、データが格納される。
【００３９】
行デコーダ２０２は、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メ
モリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と
、から各々供給される第１、第２のメモリブロックアドレス信号と、メモリブロック読み
出し制御信号と、メモリブロック書き込み制御信号と、に応じて、第１〜第４の読み出し
ワード信号線２２４〜２２７に供給する第１〜第４の読み出しワード信号と、第１〜第４
の書き込みワード信号線２２８〜２３１に供給する第１〜第４の書き込みワード信号と、
を生成する機能を有する。
【００４０】
行デコーダ２０２は、例えば、メモリブロック読み出し制御信号が”Ｈ”で、第１のメモ
リブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが”Ｌ
Ｌ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第４の読
み出しワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック読み出し制御信
号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリブロッ
クアドレス信号の電位が”Ｈ”の場合は、第２の読み出しワード信号を”Ｈ”とする。
【００４１】
また、行デコーダ２０２は、例えば、メモリブロック書き込み制御信号が”Ｈ”で、第１
のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせ
が”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第
４の書き込みワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック書き込み
制御信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリ
ブロックアドレス信号の電位が”Ｈ”の場合は、第２の書き込みワード信号を”Ｈ”とす
る。
【００４２】
なお、本明細書では、高電位を”Ｈ”、低電位を”Ｌ”としている。
【００４３】
ＲＷ回路２０３は、メモリセルに格納されたデータに応じて第１〜第４の読み出しビット
信号線２３２〜２３５へ供給される第１〜４の読み出しビット信号から、第１〜第４のメ
モリブロック読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロッ
ク読み出しデータ信号を生成する機能を有する。また、ＲＷ回路２０３は、第１〜第４の
メモリブロック書き込みデータ信号線２４４〜２４７から供給される第１〜第４のメモリ
ブロック書き込みデータ信号から、第１〜第４の書き込みビット信号線２３６〜２３９に
供給する第１〜第４の書き込みビット信号を生成する機能を有する。
【００４４】
例えば、第１〜第４の読み出しビット信号線２３２〜２３５が高電位か低電位かをセンス
アンプにより高速に検出し、ラッチ及びバッファを介して、第１〜第４のメモリブロック
読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロック読み出しデ
ータ信号を生成する。また、第１〜第４のメモリブロック書き込みデータ信号線２４４〜
２４７の電位に応じて、第１〜第４の書き込みビット信号線２３６〜２３９に供給する第
１〜第４の書き込みビット信号を生成する。
【００４５】
図３は、メモリブロック２００の入出力信号に関するタイミングチャートである。図２に
おける第１のメモリブロックアドレス信号線２２０から供給される第１のメモリブロック
アドレス信号のタイミングチャートを、図３における第１の信号１５１に示す。同様に、
図２における第２のメモリブロックアドレス信号線２２１から供給される、第２のメモリ
ブロックアドレス信号のタイミングチャートを図３における第２の信号１５２に示す。ま
た、図２におけるメモリブロック読み出し制御信号線２２２と、メモリブロック書き込み
制御信号線２２３と、から各々供給されるメモリブロック読み出し制御信号と、メモリブ
ロック書き込み制御信号のタイミングチャートを図３における第３の信号１５３と、第４
の信号１５４にそれぞれ示す。また、図２における第１〜第４のメモリブロック書き込み
データ信号線２４４〜２４７から供給される第１〜第４のメモリブロック書き込みデータ
信号のタイミングチャートを、図３における第５〜８の信号１５５〜１５８にそれぞれ示
す。
【００４６】
なお、ＲＷ回路２０３は、第１〜第４のメモリブロック書き込みデータ信号から、バッフ
ァを介して第１〜第４の書き込みビット信号を生成する機能を有するものとする。この場
合、第１〜第４の書き込みビット信号線２３６〜２３９に供給される第１〜第４の書き込
みビット信号のタイミングチャートも、図３における第５〜８の信号１５５〜１５８のタ
イミングチャートと同様になる。
【００４７】
ここで、メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図３の第１の期
間１７１を、メモリブロック書き込み期間とする。また、メモリブロック読み出し制御信
号が”Ｈ”である期間、すなわち図３の第３の期間１７３を、メモリブロック読み出し期
間とする。さらに、メモリブロック読み出し制御信号とメモリブロック書き込み制御信号
とが共に”Ｌ”である期間、すなわち図３の第２の期間１７２を、メモリブロック待機期
間とする。
【００４８】
メモリブロック書き込み期間１７１では、図２における、メモリブロック書き込み制御信
号線２２３から供給されるメモリブロック書き込み制御信号が”Ｈ”で、第１のメモリブ
ロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供
給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位
の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２
、第３、第４の書き込みワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の書
き込みワード信号とは、第１、第２、第３、第４の書き込みワード信号線２２８、２２９
、２３０、２３１から各々供給される信号をいう。したがって、第１〜４の書き込みワー
ド信号のタイミングチャートは、図３における第９〜第１２の信号１５９〜１６２のよう
になる。
【００４９】
また、第１の書き込みワード信号が”Ｈ”の期間に、第１〜第４の書き込みビット信号線
２３６〜２３９の電位、つまり、第１〜第４のメモリブロック書き込みデータ信号の電位
が、第１〜第４のメモリセル２０４〜２０７に格納される。すなわち、図２における第１
〜第４のメモリセル２０４〜２０７に”Ｈ”、”Ｈ”，”Ｌ”、”Ｌ”が各々格納される
。同様に、第２の書き込みワード信号が”Ｈ”の期間に、第５〜８のメモリセル２０８〜
２１１に”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”が、第３の書き込みワード信号が”Ｈ”の期間
に、第９〜１２のメモリセル２１２〜２１５に”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”が、第４
の書き込みワード信号が”Ｈ”の期間に、第１３〜１６のメモリセル２１６〜２１９に、
”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”が、各々格納される。
【００５０】
メモリブロック読み出し期間１７３では、図２における、メモリブロック読み出し制御信
号線２２２から供給されるメモリブロック読み出し制御信号が”Ｈ”で、第１のメモリブ
ロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供
給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号が”Ｌ
Ｌ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の読み
出しワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の読み出しワード信号と
は、第１、第２、第３、第４の読み出しワード信号線２２４、２２５、２２６、２２７か
ら供給される信号をいう。したがって、第１〜４の読み出しワード信号のタイミングチャ
ートは、図３における第１３〜第１６の信号１６３〜１６６のようになる。
【００５１】
第１の読み出しワード信号が”Ｈ”の期間において、図２における第１〜第４のメモリセ
ル２０４〜２０７に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２
〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書
き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｈ”
、”Ｈ”、”Ｌ”、”Ｌ”となる。
【００５２】
同様に、第２の読み出しワード信号が”Ｈ”の期間において、図２における第５〜８のメ
モリセル２０８〜２１１に格納された電位に応じて、第１〜第４の読み出しビット信号線
２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、
”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、となる。
【００５３】
また、第３の読み出しワード信号が”Ｈ”の期間において、図２における第９〜１２のメ
モリセル２１２〜２１５に格納された電位に応じて、第１〜第４の読み出しビット信号線
２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、
”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、となる。
【００５４】
さらに、第４の読み出しワード信号が”Ｈ”の期間において、図２における第１３〜１６
のメモリセル２１３〜２１９に格納された電位に応じて、第１〜第４の読み出しビット信
号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリ
ブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号
は、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、となる。
【００５５】
つまり、第１〜第４の読み出しビット信号のタイミングチャートは、図３における第１７
〜第２０の信号１６７〜１７０となる。
【００５６】
なお、ＲＷ回路２０３は、第１〜第４の読み出しビット信号から、バッファを介して、第
１〜第４のメモリブロック読み出しデータ信号を生成する機能を有するものとする。この
場合、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３に供給される第
１〜第４のメモリブロック読み出しデータ信号のタイミングチャートも、図３における第
１７〜第２０の信号１６７〜１７０のタイミングチャートと同様となる。
【００５７】
図３に示すように、メモリブロック待機期間１７２では、メモリブロックに入力する信号
、すなわち第１、第２のメモリブロックアドレス信号と、メモリブロック読み出し制御信
号と、メモリブロック書き込み制御信号と、メモリブロック書き込みデータ信号と、が一
定値となっている。この場合、メモリブロックの動作が停止しているため、消費電力を非
常に低減することができる。
【００５８】
ここで、図１の第１〜第４のメモリブロック１０１〜１０４は、図２におけるメモリブロ
ック２００である。なお、第１のメモリブロック１０１に対する入力信号線、すなわち、
図２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロ
ック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜
第４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１におけ
る第１のメモリブロック入力信号線１１３とする。また、第１のメモリブロック１０１か
らの出力信号線、すなわち、図２における第１〜第４のメモリブロック読み出しデータ信
号線２４０〜２４３を、図１における第１のメモリブロック出力信号線１１７とする。
【００５９】
同様に、第２〜第４のメモリブロック１０２〜１０４に対する入力信号線、すなわち、図
２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロッ
ク読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第
４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１における
第２〜第４のメモリブロック入力信号線１１４〜１１６とする。また、第２〜第４のメモ
リブロック１０２〜１０４からの出力信号線、すなわち、図２における第１〜第４のメモ
リブロック読み出しデータ信号線２４０〜２４３を、図１における第２〜第４のメモリブ
ロック出力信号線１１８〜１２０とする。
【００６０】
動作制御回路１０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス
信号線１１１より供給される第１〜第４のメモリアドレス信号のうち、第３、第４のメモ
リアドレス信号から、第１〜第４のメモリブロック動作制御信号を生成する機能を有する
。上記第１〜第４のメモリブロック動作制御信号の各々の電位により、第１〜第４のメモ
リブロック１０１〜１０４の動作がそれぞれ制御される。なお、第１〜第４のメモリブロ
ック動作制御信号は、第１〜第４のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線１１２に供給される。
【００６１】
例えば、第３のメモリアドレス信号と第４のメモリアドレス信号とが、”ＬＬ”の場合、
読み出しまたは書き込みの対象となるメモリセルは、第１のメモリブロック１０１に含ま
れる構成とする。また、同様に、第３のメモリアドレス信号と第４のメモリアドレス信号
とが、各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象となる
メモリセルは、各々、第２のメモリブロック１０２、第３のメモリブロック１０３、第４
のメモリブロック１０４に含まれる構成とする。つまり、第３のメモリアドレス信号が”
Ｌ”で第４のメモリアドレス信号が”Ｈ”の場合は、第２のメモリブロック１０２に読み
出しまたは書き込みの対象となるメモリセルがある。
【００６２】
ここで、第３のメモリアドレス信号と第４のメモリアドレス信号の組み合わせが、”ＬＬ
”の場合、第１のメモリブロック動作制御信号を”Ｈ”とし、第２、第３、第４のメモリ
ブロック動作制御信号を”Ｌ”とする。また、同様に、第３のメモリアドレス信号と第４
のメモリアドレス信号の組合せが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３
、第４のメモリブロック動作制御信号を各々”Ｈ”とし、他のメモリブロック動作制御信
号を”Ｌ”とする。例えば、第３のメモリアドレス信号が”Ｌ”で第４のメモリアドレス
信号”Ｌ”の場合は、第１のメモリブロック動作制御信号が”Ｈ”となり、残りの第２〜
第４のメモリブロック動作制御信号が”Ｌ”となる。
【００６３】
入力信号制御回路１０６は、メモリ読み出し制御信号線１０８と、メモリ書き込み制御信
号線１０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線１１０と、メモリアドレスバス信号線１１１と、メモリブロック動作制御バス
信号線１１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、
第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリブロック入力信
号を生成する機能を有する。第１〜第４のメモリブロック入力信号は、第１〜第４のメモ
リブロック入力信号線１１３〜１１６に各々供給される。
【００６４】
例えば、第１のメモリブロック動作制御信号が、”Ｈ”の場合、つまり、第１のメモリブ
ロック１０１に読み出しまたは書き込みの対象となるメモリセルが含まれる場合、メモリ
読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信
号と、第１、第２のメモリアドレス信号と、に応じた電位が、第１のメモリブロック入力
信号となる。一方第２、第３、第４のメモリブロック入力信号は、メモリ読み出し制御信
号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と
、の値によらず一定値とする。また、同様に例えば、第２、第３、第４のメモリブロック
動作制御信号が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号
と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に
応じた電位が、各々第２、第３、第４のメモリブロック入力信号とする。一方、他のメモ
リブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ
書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
【００６５】
出力信号制御回路１０７は、第１〜第４のメモリブロック出力信号線１１７〜１２０から
供給される第１〜第４のメモリブロック出力信号と、メモリブロック動作制御バス信号線
１１２から供給される第１〜第４のメモリブロック動作制御信号と、から、第１〜第４の
メモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線１２１に供給する
第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【００６６】
例えば、第１〜第４のメモリブロック出力信号のいずれかを、第１〜第４のメモリブロッ
ク動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、メ
モリ読み出しデータ信号として、メモリ読み出しデータバス信号線１２１に供給する。
【００６７】
図４は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートで
ある。図１におけるメモリアドレスバス信号線１１１と、メモリ読み出し制御信号線１０
８と、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、
から各々供給される第１〜第４のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図４における第１〜第４の信号４０１〜４０４とする。なお、第１〜第４のメモ
リアドレス信号の電位を順に記して、第１の信号４０１を表している。同様に、第１〜第
４のメモリ書き込みデータ信号の電位を順に記して、第４の信号４０４を表している。
【００６８】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図４の第１の期間４１８
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、す
なわち図４の第３の期間４２０を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図４の第２の期
間４１９を、メモリ待機期間とする。
【００６９】
第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組み合わせが”ＬＬ”
の場合、第１のメモリブロック動作制御信号が”Ｈ”となり、第２、第３、第４のメモリ
ブロック動作制御信号は”Ｌ”となる。同様に、第３のメモリアドレス信号と第４のメモ
リアドレス信号との電位の組み合わせが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それ
ぞれ、第２、第３、第４のメモリブロック動作制御信号が各々”Ｈ”となり、他のメモリ
ブロック動作制御信号は”Ｌ”となる。したがって、第１、第２のメモリブロック動作制
御信号のタイミングチャートは、図４における第５、第６の信号４０５、４０６のように
なる。なお、第３、第４のメモリブロック動作制御信号のタイミングチャートは、図４に
は示していないが、常に”Ｌ”である。
【００７０】
ここで、図１における入力信号制御回路１０６は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアド
レス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との
論理積を演算することで、第１〜第４のメモリブロック入力信号を生成するものとする。
つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し制御信号
と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２
のメモリアドレス信号と、が第１のメモリブロック入力信号となり、第２〜第４のメモリ
ブロック入力信号は、全て”Ｌ”となる。
【００７１】
したがって、第１のメモリブロック１０１における、第１、第２のメモリブロックアドレ
ス信号のタイミングチャートは、図４における第７の信号４０７、メモリブロック読み出
し制御信号のタイミングチャートは、図４における第８の信号４０８、メモリブロック書
き込み制御信号のタイミングチャートは、図４における第９の信号４０９、第１〜第４の
メモリブロック書き込みデータ信号のタイミングチャートは、図４における第１０の信号
４１０となる。
【００７２】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第７の信号４０７
を表している。同様に、第１〜第４のブロック書き込みデータ信号の電位を順に記して、
第１０の信号４１０を表している。メモリ書き込み期間中に第１のメモリブロック１０１
に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第１のメモリ
ブロック読み出しデータ信号のタイミングチャートは、図４における第１１の信号４１１
となる。
【００７３】
同様に、第２のメモリブロック１０２における、第１、第２のメモリブロックアドレス信
号のタイミングチャートは、図４における第１２の信号４１２、メモリブロック読み出し
制御信号のタイミングチャートは、図４における第１３の信号４１３、メモリブロック書
き込み制御信号のタイミングチャートは、図４における第１４の信号４１４、第１〜第４
のメモリブロック書き込みデータ信号のタイミングチャートは、図４における第１５の信
号４１５となる。
【００７４】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第１２の信号４１
２を表している。同様に、第１〜第４のメモリブロック書き込みデータ信号の電位を順に
記して、第１５の信号４１５を表している。なお、メモリ書き込み期間中に第２のメモリ
ブロック１０２に格納されたデータが、メモリ読み出し期間に読み出される。したがって
、第２のメモリブロック読み出しデータ信号のタイミングチャートは、図４における第１
６の信号４１６となる。
【００７５】
ここで、図１における出力信号制御回路１０７は、第１のメモリブロック動作制御信号が
”Ｈ”の場合は第１のメモリブロック出力信号を、第２のメモリブロック動作制御信号が
”Ｈ”の場合は第２のメモリブロック出力信号を、第３のメモリブロック動作制御信号が
”Ｈ”の場合は第３のメモリブロック出力信号を、第４のメモリブロック動作制御信号が
”Ｈ”の場合は第４のメモリブロック出力信号を、選択し、第１〜第４のメモリ読み出し
データ信号とするものとする。この場合、第１〜第４のメモリ読み出しデータ信号のタイ
ミングチャートは、図４における第１７の信号４１７となる。
【００７６】
ところで、第１のメモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４のメモリブ
ロック入力信号は、全て”Ｌ”としている。このため、第２〜第４のメモリブロック１０
２〜１０４におけるメモリブロック入力信号の電位は、図３におけるメモリブロック待機
期間１７２の電位と等価である。すなわち、第２〜第４のメモリブロック１０２〜１０４
における消費電力は、待機時の消費電力に等しい。同様に、第２のメモリブロック動作制
御信号が”Ｈ”の期間は、第１、第３、第４のメモリブロック入力信号は、全て”Ｌ”と
なっている。このため、第１、第３、第４のメモリブロック１０１、１０３、１０４にお
ける入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である
。すなわち、第１、第３、第４のメモリブロック１０１、１０３、１０４における消費電
力は、待機時の消費電力に等しい。したがって、少なくともメモリ全体の４分の３は、常
に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
【００７７】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセ
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号は変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の４分の３を待機時と同様の状態にすることができる。したがっ
て、メモリ全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称
に配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出し
ビット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモ
リブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みに
おいて、消費電流を均一にできる。
【００７８】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【００７９】
（実施の形態２）
本発明における半導体装置に搭載するメモリの第２の実施の形態として、階層構造を有す
るメモリについて、図２、図３、図５〜図８を用いて説明する。図２は、実施の形態１の
説明にも用いたメモリブロックのブロック図であり、本実施の形態における第１階層メモ
リブロックのブロック図である。図３は、実施の形態１の説明にも用いたメモリブロック
のタイミングチャートであり、本実施の形態における第１階層メモリブロックのタイミン
グチャートである。図５は、本実施の形態におけるメモリを構成するメモリブロックのブ
ロック図であり、第２階層メモリブロックのブロック図である。図６は、本実施の形態に
おけるメモリのブロック図である。図７は、本実施の形態における第２の階層のメモリブ
ロックのタイミングチャートである。図８は、本実施の形態におけるメモリのタイミング
チャートである。
【００８０】
なお、本実施の形態では、メモリアドレス信号が６ビット、すなわち６４ワードで、メモ
リ読み出し／書き込みデータ信号が４ビットのメモリについて、第１階層メモリブロック
を４個で第２階層メモリブロックを構成し、第２階層メモリブロックを４個でメモリを構
成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１）、メモリ
読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビット（ｃ≧
１）のメモリについて、ｎ階層（ｎ≧１）のメモリブロックでメモリを構成することがで
きる。
【００８１】
なお、本実施の形態における第１階層メモリブロックである図２のメモリブロック２００
と、図３に示したメモリブロック２００のタイミングチャートと、については、実施の形
態１で説明した内容がそのまま適用できるため、説明を割愛する。
【００８２】
図５において、本実施の形態における第２階層メモリブロック５００は、第１〜第４の第
１階層メモリブロック５０１〜５０４と、第２階層動作制御回路５０５と、第２階層入力
信号制御回路５０６と、第２階層出力信号制御回路５０７と、から構成される。
【００８３】
ここで、第１〜第４の第１階層メモリブロック５０１〜５０４は、図２におけるメモリブ
ロック２００である。なお、第１の第１階層メモリブロック５０１に対する入力信号線、
すなわち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロッ
ク読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第
４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図５における
第１の第１階層メモリブロック入力信号線５１３とする。また、第１の第１階層メモリブ
ロック５０１からの出力信号線、すなわち、第１〜第４のメモリブロック読み出しデータ
信号線２４０〜２４３を、図５における第１の第１階層メモリブロック出力信号線５１７
とする。
【００８４】
同様に、第２〜第４の第１階層メモリブロック５０２〜５０４に対する入力信号線、すな
わち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読
み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４の
メモリブロック書き込みデータ信号線２４４〜２４７と、を各々まとめて、図５における
第２〜第４の第１階層メモリブロック入力信号線５１４〜５１６とする。また、第２〜第
４の第１階層メモリブロック５０２〜５０４からの出力信号線、すなわち、第１〜第４の
メモリブロック読み出しデータ信号線２４０〜２４３を、図５における第２〜第４の第１
階層メモリブロック出力信号線５１８〜５２０とする。
【００８５】
第２階層動作制御回路５０５は、第１〜第４の第２階層メモリブロックアドレス信号線か
らなる第２階層メモリブロックアドレスバス信号線５１１より供給される第１〜第４の第
２階層メモリブロックアドレス信号のうち、第３、第４の第２階層メモリブロックアドレ
ス信号から、第１〜第４の第２階層メモリブロック動作制御信号線からなる第２階層メモ
リブロック動作制御バス信号線５１２に供給する第１〜第４の第２階層メモリブロック動
作制御信号を生成する機能を有する。
【００８６】
例えば、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックア
ドレス信号の電位の組み合わせが”ＬＬ”の場合、読み出しまたは書き込みの対象となる
メモリセルは、第１の第１階層メモリブロック５０１に含まれる構成とする。また、同様
に、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレ
ス信号の電位の組み合わせが”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、読み出し
または書き込みの対象となるメモリセルは、第２の第１階層メモリブロック５０２、第３
の第１階層メモリブロック５０３、第４の第１階層メモリブロック５０４に含まれる構成
とする。例えば、第３の第２階層メモリブロックアドレス信号が”Ｌ”でと第４の第２階
層メモリブロックアドレス信号が”Ｈ”の時は、第２の第１階層メモリブロック５０２が
読み出しまたは書き込みの対象となるメモリセルを含んでいる。
【００８７】
また、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアド
レス信号とが、”ＬＬ”の場合第１の第２階層メモリブロック動作制御信号を”Ｈ”とし
、第２、第３、第４の第２階層メモリブロック動作制御信号を”Ｌ”とする。同様に、第
３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号
とが、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第２、第３、第４の第２階層メ
モリブロック動作制御信号を各々”Ｈ”とし、他の第２階層メモリブロック動作制御信号
を”Ｌ”とする。
【００８８】
第２階層入力信号制御回路５０６は、第２階層メモリブロック読み出し制御信号線５０８
と、第２階層メモリブロック書き込み制御信号線５０９と、第１〜第４の第２階層メモリ
ブロック書き込みデータ信号線からなる第２階層メモリブロック書き込みデータバス信号
線５１０と、第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロ
ック動作制御バス信号線５１２と、から各々供給される第２階層メモリブロック読み出し
制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリ
ブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、
第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第１階層メモ
リブロック入力信号線５１３〜５１６に供給する第１〜第４の第１階層メモリブロック入
力信号を生成する機能を有する。
【００８９】
例えば、第１の第２階層メモリブロック動作制御信号が”Ｈ”の場合、第２階層メモリブ
ロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の
第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックア
ドレス信号と、に応じた電位を、第１の第１階層メモリブロック入力信号とする。一方、
第２、第３、第４の第１階層メモリブロック入力信号は、第２階層メモリブロック読み出
し制御信号と、第２階層メモリブロック書き込み制御信号と、第２階層メモリブロック書
き込みデータ信号と、第２階層メモリブロックアドレス信号と、の値に依らずに一定値と
する。また、同様に、第２、第３、第４の第２階層メモリブロック動作制御信号が各々”
Ｈ”の場合、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き
込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第
２の第２階層メモリブロックアドレス信号と、に応じた電位を、各々第２、第３、第４の
第１階層メモリブロック入力信号とする。一方、他の第１階層メモリブロック入力信号は
、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信
号と、第２階層メモリブロック書き込みデータ信号と、第２階層メモリブロックアドレス
信号と、の値に依らずに一定値とする。
【００９０】
第２階層出力信号制御回路５０７は、第１〜第４の第１階層メモリブロック出力信号線５
１７〜５２０から供給される第１〜第４の第１階層メモリブロック出力信号と、第２階層
メモリブロック動作制御バス信号線５１２から供給される第１〜第４の第２階層メモリブ
ロック動作制御信号と、から、第１〜第４の第２階層メモリブロック読み出しデータ信号
線からなる第２階層メモリブロック読み出しデータバス信号線５２１に供給する第１〜第
４の第２階層メモリブロック読み出しデータ信号を生成する機能を有する。
【００９１】
例えば、第１〜第４の第１階層メモリブロック出力信号のいずれかを、第１〜第４の第２
階層メモリブロック動作制御信号に応じて選択し、バッファを介して、当該メモリブロッ
ク出力信号を、第２階層メモリブロック読み出しデータ信号として、第２階層メモリブロ
ック読み出しデータバス信号線５２１に供給する。
【００９２】
図７は、第２階層メモリブロックの入出力信号に関するタイミングチャートである。図５
における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック
読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第
２階層メモリブロック書き込みデータバス信号線５１０と、から各々供給される第１〜第
４の第２階層メモリブロックアドレス信号と、第２階層メモリブロック読み出し制御信号
と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック
書き込みデータ信号と、のタイミングチャートを、図７における第１〜第４の信号７０１
〜７０４とする。なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に
記して、第１の信号７０１を表している。同様に、第１〜第４の第２階層メモリブロック
書き込みデータ信号の電位を順に記して、第４の信号７０４を表している。
【００９３】
ここで、第２階層メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図７の
第１の期間７１８を、第２階層メモリブロック書き込み期間とする。また、第２階層メモ
リブロック読み出し制御信号が”Ｈ”である期間、すなわち図７の第３の期間７２０を、
第２階層メモリブロック読み出し期間とする。さらに、第２階層メモリブロック読み出し
制御信号と第２階層メモリブロック書き込み制御信号とが共に”Ｌ”である期間、すなわ
ち図７の第２の期間７１９を、第２階層メモリブロック待機期間とする。
【００９４】
第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信
号とが”ＬＬ”の場合、第１の第２階層メモリブロック動作制御信号は”Ｈ”となり、第
２、第３、第４の第２階層メモリブロック動作制御信号は”Ｌ”となる。同様に、第３の
第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが
各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４の第２階層メモリブロック
動作制御信号は各々”Ｈ”となり、他の第２階層メモリブロック動作制御信号は”Ｌ”と
なる。したがって、第１、第２の第２階層メモリブロック動作制御信号のタイミングチャ
ートは、図７における第５、第６の信号７０５、７０６のようになる。なお、第３、第４
の第２階層メモリブロック動作制御信号のタイミングチャートは、図７には示していない
が、常に”Ｌ”である。
【００９５】
ここで、図５における第２階層入力信号制御回路５０６は、第２階層メモリブロック読み
出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メ
モリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号
と、に対して、各々第１、第２、第３、第４の第２階層メモリブロック動作制御信号との
論理積を演算することで、第１〜第４の第１階層メモリブロック入力信号を生成するもの
とする。つまり、第１の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第２階
層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第
１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリ
ブロックアドレス信号と、が第１の第１階層メモリブロック入力信号となり、第２〜第４
の第１階層メモリブロック入力信号は、全て”Ｌ”となる。
【００９６】
したがって、第１の第１階層メモリブロック５０１における、第１、第２の第２階層メモ
リブロックアドレス信号のタイミングチャートは、図７における第７の信号７０７、第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第８の信号
７０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７におけ
る第９の信号７０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図７における第１０の信号７１０となる。
【００９７】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信
号７０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信
号の電位を順に記して、第１０の信号７１０を表している。第２階層メモリブロック書き
込み期間中に第１の第１階層メモリブロック５０１に格納されたデータが、第２階層メモ
リブロック読み出し期間に読み出される。したがって、第１の第２階層メモリブロック読
み出しデータ信号のタイミングチャートは、図７における第１１の信号７１１となる。
【００９８】
同様に、第２の第１階層メモリブロック５０２における、第１、第２の第２階層メモリブ
ロックアドレス信号のタイミングチャートは、図７における第１２の信号７１２、の第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第１３の信
号７１３、の第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７に
おける第１４の信号７１４、第１〜第４の第２階層メモリブロック書き込みデータ信号の
タイミングチャートは、図７における第１５の信号７１５となる。
【００９９】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の
信号７１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ
信号の電位を順に記して、第１５の信号７１５を表している。なお、第２階層メモリブロ
ック書き込み期間中に第２の第１階層メモリブロック５０２に格納されたデータが、第２
階層メモリブロック読み出し期間に読み出される。したがって、第２の第２階層メモリブ
ロック読み出しデータ信号のタイミングチャートは、図７における第１６の信号７１６と
なる。
【０１００】
ここで、図５における第２階層出力信号制御回路５０７は、第１の第１階層メモリブロッ
ク動作制御信号が”Ｈ”の場合は第１の第１階層メモリブロック出力信号を、第２の第２
階層メモリブロック動作制御信号が”Ｈ”の場合は第２の第１階層メモリブロック出力信
号を、第３の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第３の第１階層メモ
リブロック出力信号を、第４の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第
４の第１階層メモリブロック出力信号を、各々選択し、第１〜第４の第２階層メモリブロ
ック読み出しデータ信号とするものとする。この場合、第１〜第４の第２階層メモリブロ
ック読み出しデータ信号のタイミングチャートは、図７における第１７の信号７１７とな
る。
【０１０１】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の
第１階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第１
階層メモリブロック５０２〜５０４におけるブロック入力信号の電位は、図３におけるメ
モリブロック待機期間１７２の電位と等価である。すなわち、第２〜第４の第１階層メモ
リブロック５０２〜５０４における消費電力は、待機時の消費電力に等しい。同様に、第
２の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第１、第３、第４の第１階
層メモリブロック入力信号は、全て”Ｌ”となっている。これは、第１、第３、第４の第
１階層メモリブロック５０１、５０３、５０４における入力信号の電位は、図３における
メモリブロック待機期間１７２の電位と等価である。すなわち、第１、第３、第４の第１
階層メモリブロック５０１、５０３、５０４における消費電力は、待機時の消費電力に等
しい。したがって、第２階層メモリブロック５００において、少なくともメモリブロック
全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能である。
【０１０２】
図６において、本実施の形態におけるメモリ６００は、第１〜第４の第２階層メモリブロ
ック６０１〜６０４と、動作制御回路６０５と、入力信号制御回路６０６と、出力信号制
御回路６０７と、から構成される。ここで、第１〜第４の第２階層メモリブロック６０１
〜６０４は、図５における第２階層メモリブロック５００である。つまり、本実施の形態
のメモリ６００は、メモリ６００自身とブロック図が同じ構成の第２階層メモリブロック
５００を複数有している。
【０１０３】
なお、第１の第２階層メモリブロック６０１に対する入力信号線、すなわち、図５におけ
る第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック読み出
し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第２階層
メモリブロック書き込みデータバス信号線５１０と、をまとめて、図６における第１の第
２階層メモリブロック入力信号線６１３とする。また、第１の第２階層メモリブロック６
０１からの出力信号線、すなわち、図５における第２階層メモリブロック読み出しデータ
バス信号線５２１を、図６における第１の第２階層メモリブロック出力信号線６１７とす
る。
【０１０４】
同様に、第２〜第４の第２階層メモリブロック６０２〜６０４に対する入力信号線、すな
わち、図５における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモ
リブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５
０９と、第２階層メモリブロック書き込みデータバス信号線５１０と、を各々まとめて、
図６における第２〜第４の第２階層メモリブロック入力信号線６１４〜６１６とする。ま
た、第２〜第４の第２階層メモリブロック６０２〜６０４からの出力信号線、すなわち、
図５における第２階層メモリブロック読み出しデータバス信号線５２１を、図６における
第２〜第４の第２階層メモリブロック出力信号線６１８〜６２０とする。
【０１０５】
動作制御回路６０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス
信号線６１１より供給される第１〜第６のメモリアドレス信号のうち、第５、第６のメモ
リアドレス信号から、第１〜第４のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線６１２に供給する第１〜第４のメモリブロック動作制御信号を生成
する機能を有する。
【０１０６】
例えば、第５のメモリアドレス信号と第６のメモリアドレス信号とが、”ＬＬ”の場合、
読み出しまたは書き込みの対象となるメモリセルは、第１の第２階層メモリブロック６０
１に含まれる構成とする。また、同様に、第５のメモリアドレス信号と第６のメモリアド
レス信号とが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象
となるメモリセルは、各々第２の第２階層メモリブロック６０２、第３の第２階層メモリ
ブロック６０３、第４の第２階層メモリブロック６０４に含まれる構成とする。
【０１０７】
ここで、第５のメモリアドレス信号と第６のメモリアドレス信号と電位の組み合わせが、
”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の
メモリブロック動作制御信号を”Ｈ”とし、他のメモリブロック動作制御信号を”Ｌ”と
する。例えば、第５のメモリアドレス信号、第６のメモリアドレス信号の電位が共に”Ｌ
”の場合は、第１のメモリブロック動作制御信号を”Ｈ”とし、残りの第２〜第４のメモ
リブロック動作制御信号を”Ｌ”とする。
【０１０８】
入力信号制御回路６０６は、メモリ読み出し制御信号線６０８と、メモリ書き込み制御信
号線６０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線６１０と、メモリアドレスバス信号線６１１と、メモリブロック動作制御バス
信号線６１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、
第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第２階層メモ
リブロック入力信号線６１３〜６１６に供給する第１〜第４の第２階層メモリブロック入
力信号を生成する機能を有する。
【０１０９】
例えば、第１のメモリブロック動作制御信号線が”Ｈ”の場合、メモリ読み出し制御信号
と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２
のメモリアドレス信号と、に応じた電位を、第１の第２階層メモリブロック入力信号とす
る。一方、第２、第３、第４の第２階層メモリブロック入力信号は、メモリ読み出し制御
信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号
と、の値に依らずに一定値とする。また、同様に、例えば、第２、第３、第４のメモリブ
ロック動作制御信号線が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み
制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信
号と、に応じた電位を、各々第２、第３、第４の第２階層メモリブロック入力信号とする
。一方、他の第２階層メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らず
に一定値とする。
【０１１０】
出力信号制御回路６０７は、第１〜第４の第２階層メモリブロック出力信号線６１７〜６
２０から供給される第１〜第４の第２階層メモリブロック出力信号と、メモリブロック動
作制御バス信号線６１２から供給される第１〜第４のメモリブロック動作制御信号と、か
ら、第１〜第４のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線
６２１に供給する第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【０１１１】
例えば、第１〜第４の第２階層メモリブロック出力信号のいずれかを、第１〜第４のメモ
リブロック動作制御信号に応じて選択し、バッファを介して、当該ブロック出力信号を、
メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線６２１に供給する。
【０１１２】
図８は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートで
ある。図６におけるメモリアドレスバス信号線６１１と、メモリ読み出し制御信号線６０
８と、メモリ書き込み制御信号線６０９と、メモリ書き込みデータバス信号線６１０と、
から各々供給される第１〜第６のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図８における第１〜第４の信号８０１〜８０４とする。なお、第１〜第６のメモ
リアドレス信号の電位を順に記して、第１の信号８０１を表している。同様に、第１〜第
４のメモリ書き込みデータ信号の電位を順に記して、第４の信号８０４を表している。
【０１１３】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図８の第１の期間８１８
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、す
なわち図８の第３の期間８２０を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図８の第２の期
間８１９を、メモリ待機期間とする。
【０１１４】
第５のメモリアドレス信号と第６のメモリアドレス信号とが”ＬＬ”の場合、第１のメモ
リブロック動作制御信号は”Ｈ”となり、第２、第３、第４のメモリブロック動作制御信
号は”Ｌ”となる。同様に、第５のメモリアドレス信号と第６のメモリアドレス信号とが
各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４のメモリブロック動作制御
信号は各々”Ｈ”となり、他のメモリブロック動作制御信号は”Ｌ”となる。したがって
、第１、第２のメモリブロック動作制御信号のタイミングチャートは、図８における第５
、第６の信号８０５、８０６のようになる。なお、第３、第４のメモリブロック動作制御
信号のタイミングチャートは、図８には示していないが、常に”Ｌ”である。
【０１１５】
ここで、図６における入力信号制御回路６０６は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１〜第４のメモリアド
レス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との
論理積を演算することで、第１〜第４の第２階層メモリブロック入力信号を生成するもの
とする。つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し
制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第
１〜第４のメモリアドレス信号と、が第１の第２階層メモリブロック入力信号となり、第
２〜第４の第２階層メモリブロック入力信号は、全て”Ｌ”となる。
【０１１６】
したがって、第１の第２階層メモリブロック６０１における、第１〜第４の第２階層メモ
リブロックアドレス信号のタイミングチャートは、図８における第７の信号８０７、第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図８における第８の信号
８０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８におけ
る第９の信号８０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図８における第１０の信号８１０となる。
【０１１７】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信
号８０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信
号の電位を順に記して、第１０の信号８１０を表している。メモリ書き込み期間中に第１
の第２階層メモリブロック６０１に格納されたデータが、メモリ読み出し期間に読み出さ
れる。したがって、第１の第２階層メモリブロック読み出しデータ信号のタイミングチャ
ートは、図８における第１１の信号８１１となる。
【０１１８】
同様に、第２の第２階層メモリブロック６０２における、第１〜第４の第２階層メモリブ
ロックアドレス信号のタイミングチャートは、図８における第１２の信号８１２、第２階
層メモリブロック読み出し制御信号のタイミングチャートは、図８における第１３の信号
８１３、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８におけ
る第１４の信号８１４、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイ
ミングチャートは、図８における第１５の信号８１５となる。
【０１１９】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の
信号８１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ
信号の電位を順に記して、第１５の信号８１５を表している。なお、メモリ書き込み期間
中に第２の第２階層メモリブロック６０２に格納されたデータが、メモリ読み出し期間に
読み出される。したがって、第２の第２階層メモリブロック読み出しデータ信号のタイミ
ングチャートは、図８における第１６の信号８１６となる。
【０１２０】
ここで、図６における出力信号制御回路６０７は、第１のメモリブロック動作制御信号が
”Ｈ”の場合は第１の第２階層メモリブロック出力信号を、第２のメモリブロック動作制
御信号が”Ｈ”の場合は第２の第２階層メモリブロック出力信号を、第３のメモリブロッ
ク動作制御信号が”Ｈ”の場合は第３の第２階層メモリブロック出力信号を、第４のメモ
リブロック動作制御信号が”Ｈ”の場合は第４の第２階層メモリブロック出力信号を、各
々選択し、第１〜第４のメモリ読み出しデータ信号とするものとする。この場合、第１〜
第４のメモリ読み出しデータ信号のタイミングチャートは、図８における第１７の信号８
１７となる。
【０１２１】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の
第２階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第２
階層メモリブロック６０２〜６０４における第２階層メモリブロック入力信号の電位は、
図７における第２階層メモリブロック待機期間７１９の電位と等価である。すなわち、第
２〜第４の第２階層メモリブロック６０２〜６０４における消費電力は、待機時の消費電
力に等しい。同様に、第２の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第
１、第３、第４の第２階層メモリブロック入力信号は、全て”Ｌ”となっている。これは
、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における入力信号
の電位は、図７における第２階層メモリブロック待機期間７１９の電位と等価である。す
なわち、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における消
費電力は、待機時の消費電力に等しい。したがって、メモリ６００において、少なくとも
全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能であることがわかる。
【０１２２】
さらに、先述の通り、各々の第２階層メモリブロックにおいて、メモリブロック全体の少
なくとも４分の３は、常に待機状態である。したがって、メモリ６００において、少なく
とも全体の１６分の１５は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減す
ることが可能であることがわかる。
【０１２３】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセ
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号を変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の１６分の１５を待機時と同様の状態にすることができる。した
がって、全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称に
配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出しビ
ット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ
ブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みにお
いて、消費電流を均一にできる。
【０１２４】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例１】
【０１２５】
本実施例では、本発明における半導体装置に搭載するメモリの例を、図９を用いて説明す
る。図９（Ａ）、図９（Ｂ）は、本発明における半導体装置に搭載するメモリを、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ ＲＡＭ）とした場合の、メモリセル（図９（Ａ））と、列ＲＷ回路（
図９（Ｂ））と、の例である。また、図９（Ｃ）、図９（Ｄ）は、本発明における半導体
装置に搭載するメモリを、マスクＲＯＭとした場合の、メモリセル（図９（Ｃ））と、列
ＲＷ回路（図９（Ｄ））と、の例である。
【０１２６】
まず、本発明におけるメモリを、図９（Ａ）のメモリセルと、図９（Ｂ）の列ＲＷ回路を
用いて構成した場合について説明する。
【０１２７】
図９（Ａ）において、メモリセルは、ワード信号線９０１と、第１、第２のビット信号線
９０２、９０３と、第１、第２のスイッチトランジスタ９０４、９０５と、第１、第２の
インバータ９０６、９０７と、から構成される。第１、第２のスイッチトランジスタ９０
４、９０５のゲート電極は、ワード信号線９０１に電気的に接続されている。また、第１
、第２のスイッチトランジスタ９０４、９０５のドレイン電極は、各々第１、第２のビッ
ト信号線９０２、９０３と電気的に接続されている。第１のインバータ９０６の入力端子
と、第２のインバータ９０７の出力端子と、第１のスイッチトランジスタ９０４のソース
電極と、は電気的に接続されている。第２のインバータ９０７の入力端子と、第１のイン
バータ９０６の出力端子と、第２のスイッチトランジスタ９０５のソース電極と、は電気
的に接続されている。第１、第２のインバータ９０６、９０７でラッチ９０８が構成され
る。
【０１２８】
なお、図９（Ａ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０
４〜２１９に相当する。但し、書き込みワード信号線と、読み出しワード信号線と、を共
通にして、ワード信号線９０１としている。また、読み出しビット信号線と、書き込みビ
ット信号線と、を共通にして、且つ、正信号と負信号とを供給する１対の信号線、すなわ
ち第１、第２のビット信号線９０２、９０３としている。
【０１２９】
図９（Ｂ）において、列ＲＷ回路は、第１、第２のビット信号線９０２、９０３と、セン
スアンプ９１１と、第１、第２のトランジスタ９１２、９１３と、インバータ９１４と、
読み出し制御信号線９１５と、読み出しデータ信号線９１６と、書き込み制御信号線９１
７と、書き込みデータ信号線９１８と、反転書き込みデータ信号線９１９と、から構成さ
れている。
【０１３０】
センスアンプ９１１は、第１、第２のビット信号線９０２、９０３と、読み出し制御信号
線９１５と、読み出しデータ信号線９１６と、電気的に接続されている。第１、第２のト
ランジスタ９１２、９１３のゲート電極は、書き込み制御信号線９１７と電気的に接続さ
れており、ドレイン電極は、各々第１、第２のビット信号線９０２、９０３と電気的に接
続されており、ソース電極は、各々書き込みデータ信号線９１８、反転書き込みデータ信
号線９１９と電気的に接続されている。インバータ９１４の入力端子、出力端子は、各々
書き込みデータ信号線９１８、反転書き込みデータ信号線９１９と電気的に接続されてい
る。
【０１３１】
なお、図９（Ｂ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当
する。但し、読み出しビット信号線と、書き込みビット信号線と、を共通にして、且つ、
正信号と負信号とを供給する１対の信号線、すなわち第１、第２のビット信号線９０２、
９０３としている。
【０１３２】
センスアンプ９１１は、読み出し制御信号線９１５の電位が”Ｈ”の場合に動作し、第１
のビット信号線９０２と、第２のビット信号線９０３と、から各々供給される第１のビッ
ト信号と、第２のビット信号と、の微小な電位差から、第１、第２のビット信号の電位を
高速に検出し、読み出しデータ信号線９１６に、読み出しデータ信号を供給する機能を有
する。また、書き込みデータ信号線９１８から供給される書き込みデータ信号は、インバ
ータ９１４により、反転書き込みデータ信号として反転書き込みデータ信号線９１９に供
給される。
【０１３３】
次に、メモリの動作について、説明する。
【０１３４】
メモリ書き込み動作について説明する。まず、図９（Ｂ）において書き込み制御信号線９
１７に供給する書き込み制御信号を”Ｈ”とする。続いて、書き込みデータ信号線９１８
より、書き込みデータ信号を供給する。ここでは、例えば”Ｈ”とする。この時、反転書
き込みデータ信号線９１９より供給される反転書き込みデータ信号は”Ｌ”となる。書き
込みデータ信号と、反転書き込みデータ信号と、は、各々第１、第２のトランジスタ９１
２、９１３と、を介して、第１、第２のビット信号線９０２、９０３に、第１、第２のビ
ット信号として供給され、各々”Ｈ”、”Ｌ”、となる。
【０１３５】
続いて、図９（Ａ）においてワード信号線９０１に供給されるワード信号を”Ｈ”とする
。この時、ラッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９
０７の出力と、が”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入
力と、が”Ｌ”となり、メモリセルへのデータの書き込みが完了する。
【０１３６】
次いで、メモリ読み出し動作について説明する。まず、図９（Ｂ）に示した、書き込み制
御信号線９１７に供給する書き込み制御信号を”Ｌ”とし、第１、第２のビット信号線９
０２，９０３の電位を、フロート状態とする。続いて、ワード信号線９０１に供給される
ワード信号を”Ｈ”とする。この時、ラッチ９０８で保持している電位が、第１、第２の
ビット信号として、第１、第２のビット信号線９０２、９０３に供給される。例えば、ラ
ッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９０７の出力と
、に”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入力と、に”Ｌ
”となるデータが格納されている場合、第１、第２のビット信号は、それぞれ”Ｈ”、”
Ｌ”となる。ここで、読み出し制御信号線９１５に供給する読み出し制御信号を”Ｈ”と
する。この時、センスアンプ９１１により、読み出しデータ信号線９１６に、読み出しデ
ータ信号として、”Ｈ”が供給される。すなわち、データが読み出されたことになる。
【０１３７】
次に、本発明におけるメモリを、図９（Ｃ）のメモリセルと、図９（Ｄ）の列ＲＷ回路を
用いて構成した場合について説明する。
【０１３８】
図９（Ｃ）において、メモリセルは、ワード信号線９２１と、ビット信号線９２２と、メ
モリトランジスタ９２３と、から構成される。メモリトランジスタ９２３のゲート電極は
、ワード信号線９２１に電気的に接続されている。メモリトランジスタ９２３のドレイン
電極は、ビット信号線９２２と電気的に接続されている。メモリトランジスタ９２３のソ
ース電極は、接地配線と電気的に接続されている。なお、図９（Ｃ）では、メモリセルが
、データ”Ｌ”を格納している例を示している。データ”Ｈ”を格納している例の場合に
は、メモリトランジスタ９２３のソース電極を、浮遊状態としておけばよい。すなわち、
メモリトランジスタ９２３のソース電極を、接地配線と電気的に接続するか否かにより、
データ”Ｌ”かデータ”Ｈ”を格納することが出来る。
【０１３９】
なお、図９（Ｃ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０
４〜２１９に相当する。但し、書き込み機能は有していないため、書き込みワード信号線
と、書き込みビット信号線は存在しない。
【０１４０】
図９（Ｄ）において、列ＲＷ回路は、ビット信号線９２２と、ラッチ回路９３１と、トラ
ンジスタ９３２と、読み出しデータ信号線９３３と、読み出し制御信号線９３４と、から
構成されている。
【０１４１】
ラッチ回路９３１は、ビット信号線９２２と、読み出しデータ信号線９３３と、電気的に
接続されている。トランジスタ９３２のゲート電極と、ソース電極と、ドレイン電極とは
、各々読み出し制御信号線９３４と、電源線と、ビット信号線９２２と、電気的に接続さ
れている。
【０１４２】
なお、図９（Ｄ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当
する。但し、書き込み機能は有していないため、書き込みデータ信号線と、書き込み制御
信号線は存在しない。
【０１４３】
次に、メモリの動作について、説明する。
【０１４４】
まず、図９（Ｄ）に示した読み出し制御信号線９３４に供給する読み出し制御信号を”Ｌ
”とする。この時、トランジスタ９３２より、”Ｈ”電位がビット信号線９２２に供給さ
れ、ビット信号線９２２の電位は”Ｈ”となる。また、ラッチ回路９３１には、”Ｈ”が
格納される。また、読み出しデータ信号線９３３に、読み出しデータ信号として、”Ｈ”
が供給される。続いて、読み出し制御信号を”Ｈ”とする。この時、ラッチ回路９３１に
より、ビット信号線９２２の電位は”Ｈ”のままである。また、読み出しデータ信号も”
Ｈ”のままである。
【０１４５】
引き続き、図９（Ｃ）に示したワード信号線９２１に供給されるワード信号を”Ｈ”とす
る。この時、メモリトランジスタ９２３より、ビット信号線９２２に、ビット信号として
、”Ｌ”が供給される。すると、ラッチ回路９３１には、”Ｌ”が格納され、読み出しデ
ータ信号も”Ｌ”となる。
【０１４６】
なお、ここでは、メモリセルが、データ”Ｌ”を格納している例を示している。一方、メ
モリセルが、データ”Ｈ”を格納している場合には、ワード信号線９２１に供給されるワ
ード信号を”Ｈ”とした時、メモリトランジスタ９２３は、ビット信号を駆動する能力は
無い。すなわち、ラッチ回路９３１には、”Ｈ”が格納されたままで、読み出しデータも
”Ｈ”のままである。すなわち、データが読み出されたことになる。
【０１４７】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【実施例２】
【０１４８】
本実施例では、本発明における半導体装置に搭載するメモリの配置例として、図１０を用
いて説明する。図１０は、本発明における半導体装置に搭載するメモリが４つのメモリブ
ロックを有する場合の配置例である。
【０１４９】
図１０において、メモリ１０００は、第１〜第４のメモリブロック１００１〜１００４と
、制御回路１００５と、メモリ入出力バス信号線１００６と、第１〜第４のメモリブロッ
ク入出力バス信号線１００７〜１０１０と、から構成される。ここで、メモリ入出力バス
信号線１００６は、メモリ１０００の入力信号線と、出力信号線と、をまとめて表した信
号線である。例えば、図１のメモリ１００における、メモリ読み出し制御信号線１０８と
、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、メモ
リアドレスバス信号線１１１と、メモリ読み出しデータバス信号線１２１と、をまとめて
表した信号線である。また、第１〜第４のメモリブロック入出力バス信号線１００７〜１
０１０は、第１〜第４のメモリブロック１００１〜１００４における入力信号線と、出力
信号線と、を各々まとめて表した信号線である。例えば、図１のメモリ１００における、
第１〜第４のメモリブロック入力信号線１１３〜１１６と、第１〜第４のメモリブロック
出力信号線１１７〜１２０と、を各々まとめて表した信号線である。
【０１５０】
制御回路１００５は、メモリブロック以外の回路をまとめて表した回路である。例えば、
図１のメモリ１００において、動作制御回路１０５と、入力信号制御回路１０６と、出力
信号制御回路１０７と、をまとめて表した回路である。
【０１５１】
図１０において、第２のメモリブロック１００２は、第１のメモリブロック１００１と、
垂直軸に対して線対称に配置されている。また、第３のメモリブロック１００３は、第１
のメモリブロック１００１と、水平軸に対して線対称に配置されている。さらに、第４の
メモリブロック１００４は、第１のメモリブロック１００１と、点対称に配置されている
。
【０１５２】
このように、第１〜第４のメモリブロック１００１〜１００４を配置することで、第１〜
第４のメモリブロック入出力バス信号線１００７〜１０１０は、概ね長さを等しくするこ
とができる。つまり、メモリブロック入出力バス信号線に負荷される容量は、概ね等しく
することができる。したがって、各々のメモリブロックに対するデータ読み出し、及びデ
ータ書き込み時に、メモリブロック入出力バス信号線の充電・放電における消費電力は概
ね等しくすることができる。
【０１５３】
さて、メモリを搭載する半導体装置の設計では、メモリの最高消費電力を想定して電源分
配、放熱対策などを施す必要がある。つまり、読み出しまたは書き込みの対象となるメモ
リセルの物理アドレスに依存して、消費電力が異なる場合は、設計コストが増大すること
になる。一方、本実施例におけるメモリを搭載する半導体装置では、メモリセルの物理ア
ドレスに依存せずに、消費電力を低減することができる。
【０１５４】
なお、本実施例におけるメモリは、階層構造とすることができる。すなわち、図１０にお
ける第１〜第４のメモリブロック１００１〜１００４を、第２階層メモリブロックとし、
各々複数の第１階層メモリブロックから構成することができる。この場合、図１０のメモ
リ１０００における第１〜第４のメモリブロック１００１〜１００４と同様に、第１〜第
４の第１階層メモリブロックを配置すれば良い。
【０１５５】
また、一般に、メモリをｎ（ｎ≧２）階層とすることができる。すなわち、メモリを、第
ｎ階層メモリブロックから構成し、第ｍ（２≦ｍ≦ｎ）階層メモリブロックを、第（ｍ−
１）階層メモリブロックから構成することができる。この場合、第ｍ階層メモリブロック
は、図１０のメモリ１０００における第１〜第４のメモリブロック１００１〜１００４と
同様に、第１〜第４の第（ｍ−１）階層メモリブロックを配置すれば良い。
【０１５６】
なお、階層数を増やしても、メモリブロックを対称的に配置することで、読み出しまたは
書き込みの対象となるメモリセルの物理アドレスに依存せずに、消費電力を一定に近づけ
ることができる。
【０１５７】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例３】
【０１５８】
本発明のメモリは、メモリを具備したあらゆる分野の電子機器に用いることが可能である
。つまり、本発明はメモリを具備した電子機器を含むものである。例えば、本発明のメモ
リを適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型デ
ィスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（
カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等
の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられ
る。それら電子機器の具体例を図１１に示す。
【０１５９】
図１１（Ａ）、図１１（Ｂ）は、デジタルカメラを示している。図１１（Ｂ）は、図１１
（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、
レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取
り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデ
ータをメモリ２１１６に記憶させておく構成となっている。本発明のメモリを不揮発性の
メモリ２１１６に適用することができる。
【０１６０】
また、図１１（Ｃ）は、携帯電話を示しており、携帯情報端末の１つの代表例である。こ
の携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯
電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番
号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。
本発明のメモリは当該メモリ２１２５に適用することができる。
【０１６１】
また、図１１（Ｄ）は、デジタルプレーヤーを示しており、音響再生装置の１つの代表例
である。図１１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メ
モリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２
１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２
は、本発明のメモリを用いることができる。例えば、記録容量が２０〜２００ギガバイト
（ＧＢ）の大容量メモリを用い、操作部２１３３を操作することにより、映像や音声（音
楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を
表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効
である。なお、メモリ部２１３２は取り出し可能な構成としてもよい。
【０１６２】
また、図１１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブ
ックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んで
いる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる
構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記
憶装置を用いることができる。例えば、記録容量が２０ギガバイト〜２００ギガバイト（
ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映
像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４は、取り出し
可能な構成としてもよい。
【０１６３】
以上の様に、本発明の適用範囲は極めて広く、メモリを有するものであればあらゆる分野
の電子機器に用いることが可能である。本発明のメモリは大容量でかつ低消費電力である
ため、図１１に示すようなバッテリー駆動の電子機器において、バッテリー駆動時間に影
響を与えず、大容量のデータを持ち運びできることを可能にする。
【実施例４】
【０１６４】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲ
ＡＭ（ＳＲＡＭ）を構成する一例について、図１２〜図１４を参照して説明する。
【０１６５】
図１２（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とす
る結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなど
によって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半
導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用すること
も可能である。
【０１６６】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（
トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。
そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソー
ス領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０
、１５１１を形成する。その半導体層１５１０、１５１１の形状はレイアウトの適切さを
考慮して決められる。
【０１６７】
図１２（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図１
２（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、
フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジス
トを用いる場合には、図１２（Ｂ）で示すマスクパターン１５２０は、遮光部として作製
される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また
、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。こ
のフォトマスクのパターンは、例えば、パターンの角部において、一辺が１０μｍ以下の
大きさの直角三角形を削除している。
【０１６８】
図１２（Ｂ）で示すマスクパターン１５２０は、その形状が、図１２（Ａ）で示す半導体
層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が
転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写さ
れていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめら
かにした、丸め部を設けても良い。
【０１６９】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも
一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である
。そして、図１３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１
２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して
形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。
また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート
配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によって
その形状を絶縁層上に作り込む。
【０１７０】
このゲート配線を形成するためのフォトマスクは、図１３（Ｂ）に示すマスクパターン１
６２１を備えている。このマスクパターン１６２１は、角部において、一辺が１０μｍ以
下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５以上の長さの
直角三角形を削除している。図１３（Ｂ）で示すマスクパターン１６２１は、その形状が
、図１３（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合
、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１
の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１
６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、
ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５以
上に角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による
微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に
集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を有
する。
【０１７１】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間
絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った
有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６
１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。
また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても
良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物に
より半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１７２】
層間絶縁層には所定の位置に開口部が形成されている。例えば、下層にあるゲート配線や
半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成さ
れる配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチン
グ加工により所定のパターンに形成される。そして、図１４（Ａ）で示すように、半導体
層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を
連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈
曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタ
クト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線
幅が広がるように変化する。
【０１７３】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１４（Ｂ）に示すマス
クパターン１７２２を備えている。この場合においても、配線は、その角部において一辺
が１０μｍ以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５
以上の長さの直角三角形を削除し、角部が丸みをおびるパターンを有せしめる。角部は、
線幅の１／２以下で、１／５以上に角部に丸みをおびさせる。このような配線は、凸部は
プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄の
ときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として
歩留まり向上が甚だしく実現できるという効果を有する。配線の角部がラウンドをとるこ
とにより、電気的にも伝導させ易くなる。また、複数の平行配線では、ゴミを洗い流すの
にはきわめて好都合である。
【０１７４】
図１４（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型薄
膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ１
７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１７
２４とｐチャネル型薄膜トランジスタ１７２６はインバータを構成している。この６つの
薄膜トランジスタを含む回路はＳＲＡＭを形成している。これらの薄膜トランジスタの上
層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１７５】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安価
に提供することができる。
【実施例５】
【０１７６】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１５及び
図１６を参照して説明する。
【０１７７】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳト
ランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１５はこれら
の回路を構成する薄膜トランジスタの断面構造を示す図である。図１５には、ｎチャネル
型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２
４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄膜
トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている。
ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成され
ている。また、図１６（Ａ）〜（Ｅ）は、図１５で示すｎチャネル型薄膜トランジスタ１
８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５
、ｐチャネル型薄膜トランジスタ１８２３にそれぞれ対応する上面図であり、併せて参照
することができる。
【０１７８】
図１５において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリア
の流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配
線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域１
８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５
に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜ト
ランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されて
いる。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成され
る。
【０１７９】
図１６（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８０
９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されてい
る。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成
されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン
種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１
８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８
０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９
において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の
不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわ
ち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１８０】
両側にＬＤＤを有する薄膜トランジスタは、電源回路の整流用のＴＦＴや、論理回路に用
いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トラン
ジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧が
印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１８１】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、そ
れらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成
することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する
必要もないからである。
【０１８２】
図１５において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純物
領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１
８０５に形成されている。図１６（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ１
８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片
側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、
第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤ
Ｄを形成することができる。
【０１８３】
片側にＬＤＤを有する薄膜トランジスタは、ソース電極及びドレイン電極間に正電圧のみ
、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、イ
ンバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄
膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成
する薄膜トランジスタに適用すればよい。
【０１８４】
図１５において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶縁
層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には
、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導
体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域
１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１
８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不
純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも
可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極とし
て機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また
、第１導電層１８０３は、図１６（Ｃ）に示すように、第２導電層１８０２を補助的な電
極として利用することにより、電極として十分に機能させることができる。このように、
第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることに
より、容量素子１８２４を自己整合的に形成することができる。
【０１８５】
容量素子は、実施例６で後述する無線チップの電源回路が有する保持容量、あるいは共振
回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負
両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが
必要である。
【０１８６】
図１６（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されてい
る。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さ
を適宜設定して抵抗素子を構成することができる。
【０１８７】
抵抗素子は、実施例６で後述する無線チップの変調復調回路が有する抵抗負荷として用い
られる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれ
ばよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、
金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子の
ばらつきを小さくすることができ好ましい。
【０１８８】
図１６（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体層１８０５に
不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタク
トを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９の構成は第１
導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型薄膜ト
ランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチャネル型薄膜
トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物と
して硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレ
イン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１８９】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方に
対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、
電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は
窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、
Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８
０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することがで
きる。ゲート絶縁層として機能する絶縁層１８０８対してこの処理を行うことにより、こ
の絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタ
のしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆
動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁
層として機能する絶縁層１８０８として適用することができる。また、トランジスタの駆
動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶
縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わ
せてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同様に
この絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、
このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であ
るので、大きな電荷容量を持つ容量素子を形成することができる。
【０１９０】
図１５及び図１６を参照して説明したように、膜厚の異なる導電層を組み合わせることに
より、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域
と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜か
らなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用
いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジ
ストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの
厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリット
を設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃
のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１９１】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設
置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領
域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。
図１６（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形
成することができる。このような領域は、半導体層上において有効であるが、それ以外の
領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク又はレチクル
を用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密
度を高めることができる。
【０１９２】
図１５及び図１６の場合には、第１導電層はタングステン、クロム、タンタル、窒化タン
タルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしくは化
合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン、クロム、タ
ンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とす
る合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第
２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレート
の差が生じるようにする。一例として、第１導電層に窒化タンタルを用い、第２導電層と
してタングステン膜を用いることができる。
【０１９３】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パタ
ーンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、
容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示
している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことな
く作り込み、集積化することができる。
【０１９４】
以上のような薄膜トランジスタにより、半導体装置を構成することで、高性能且つ低消費
電力の無線チップを、より軽量で安価に提供することができる。
【実施例６】
【０１９５】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以
下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リー
ダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込む、ま
たは、データを読み出すことができる。
【０１９６】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。バーコ
ードなどを利用した商品管理は広く一般的に用いられているが、バーコードはデータを光
学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無
線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理を効率化、
低コスト化することができる。その他、乗車券、航空旅客券、料金の自動精算など、広範
に応用することができる。
【０１９７】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高
まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩を防止す
ることができる。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、
ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が
考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算
回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号
化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方
式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗
号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いず
れも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することに
より、メモリの大容量化しても、消費電力があがることを回避することができる。
【０１９８】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップ
について図１７〜図１９を用いて説明する。図１７は、無線チップのブロック図であり、
図１８は無線チップのレイアウト図であり、図１９は無線チップの断面図である。
【０１９９】
まず、図１７を用いて無線チップのブロック構成を説明する。図１７において、無線チッ
プ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ
２６０５と、からなる演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、
電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路
２６１２と、変調回路２６１３と、電源管理回路２６１４と、からなるアナログ部２６１
５と、から構成される。コントローラ２６０５は、ＣＰＵインターフェース（ＣＰＵＩＦ
）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１
９と、から構成される。なお、図１７では、説明の簡単化のため、通信信号を受信信号２
６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体とされた信号で
あり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６
２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２によ
り復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アン
テナ２６０７より送信される。
【０２００】
図１７において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アン
テナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路
２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無
線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線
チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して
立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理
回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比
を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”
または”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパ
スフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号
２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共
振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１
４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６
０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周
波数とデューティー比を変更するための制御信号を生成する。
【０２０１】
本実施例における無線チップの動作を説明する。まず、リーダ／ライタより送信された受
信信号２６２０により、無線チップ２６０１が暗号文２６２２データを含む信号を受信す
る。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で
制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。こ
こで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固
有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマ
ンドを受信したとする。
【０２０２】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗
号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４
を用いて暗号文を解読（復号）する。復号された暗号文（復号文２６２３）は、制御レジ
スタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。な
お、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、
制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求す
るアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに
対するアクセス信号を生成する機能を有している。
【０２０３】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回
路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信す
る。
【０２０４】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰ
Ｕと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説
明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能
である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハ
ードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理す
る方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併
用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演
算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【０２０５】
次に、図１８を用いて、無線チップのレイアウト構成について説明する。なお、図１８に
おいて、図１７に相当する部分には、同一の番号を付し、説明を省略する。
【０２０６】
図１８において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃ
ｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバ
ンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナ
を貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。
したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品
を配置しないことが望ましい。
【０２０７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源
電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、
演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣパ
ッド２７０７を介して、ＦＰＣから無線チップ２６０１に電源電圧を供給し、また、アン
テナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を
動作させることが可能になる。したがって、不良解析が効率的に行える。
【０２０８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有
効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針の
ピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用
いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板
上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する
工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線
チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別
できるので、生産コストを削減することができる。
【０２０９】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の
伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがっ
て、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また
、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送
受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合に
も、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載
した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することがで
きる。
【０２１０】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶
縁表面を有する大型基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより
作製すると、製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には
、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の
完成後の取り扱いに多様性を持たせることができる。また、本発明の半導体装置は、ＳＯ
Ｉ基板を用いて形成されていてもよい。
【０２１１】
このような無線チップの断面図を図１９に示す。まず実施例５（図１５参照）で述べたよ
うに、配線１８０４まで形成する。配線１８０４を覆うように、絶縁層１８５３を形成す
る。絶縁層１８５３は、無機材料又は有機材料を用いることができる。無機材料は、酸化
珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、
ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用い
ることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格
構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳
香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基
として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは
、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０２１２】
接続領域１８５０において、配線１８０４と同時に形成される配線１８５１が露出するよ
うに、絶縁層１８５３に開口部を形成する。開口部において、上端の角部は丸みを帯び、
側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することがで
きるからである。
【０２１３】
開口部には、接続配線１８５２を形成する。接続配線１８５２はアルミニウム（Ａｌ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の
元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またイン
ジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜
鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線１８
５２はｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２
、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３といっ
た領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
【０２１４】
絶縁層１８５３、及び接続配線１８５２を覆うように絶縁層１８５４を形成する。絶縁層
１８５４は、絶縁層１８５３と同様に作製することができる。
【０２１５】
絶縁層１８５３上に設けられた接続配線１８５２が露出するように、絶縁層１８５４に開
口部を形成する。開口部内に、導電性微粒子１８５５を有する異方性導電体１８５６を設
け、導電層１８５７を有するＦＰＣ（フレキシブルプリントサーキット）１８５８を接続
する。このようにして、本発明に係る無線チップを作製することができる。
【０２１６】
なお、アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい
。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨ
ｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイ
ポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。
以下、無線チップに接続されるアンテナ形状について説明する。
【０２１７】
図２０（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図
２０（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線
チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ
１６０２は矩形状に折れ曲がっている。
【０２１８】
図２０（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に
設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折
れ曲がっている。
【０２１９】
図２０（Ｃ）には、矩形状に折れ曲がった外付けアンテナ１６０４が無線チップ１６０１
の両端に設けられた形態を示す。
【０２２０】
図２０（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設け
られている形態を示す。
【０２２１】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを
選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナで
あってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであ
ってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい
。
【０２２２】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい
。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナ
を小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返
し使用することが可能である。
【０２２３】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂
の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、
フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい
。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好まし
い。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（
ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ
３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられ
る。さらには、複数の強誘電体材料を混合して用いてもよい。
【実施例７】
【０２２４】
本実施例では、無線チップの作製方法を説明する。本発明に係る無線チップを構成する各
回路を薄膜トランジスタで作製することができる。本実施形態では、無線チップを構成す
る回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓
性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示
す。
【０２２５】
本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル
型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「ｎｃｈ−Ｔ
ＦＴ」とも表記する。）、コンデンサ、及び電源回路などに設けられる高耐圧型のｎチャ
ネル型ＴＦＴを代表的に示す。以下、図２１〜図２６に図示する断面図を用いて、無線チ
ップの作製方法を説明する。
【０２２６】
基板２６０にガラス基板を用いる。図２１（Ｐ１）に示すように、基板２６０上に３層２
６１ａ〜２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズ
マＣＶＤ装置により、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ
ｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタ
ングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍ
の酸化シリコン膜をスパッタリング装置で成膜する。
【０２２７】
第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の
表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成さ
れることで、のちに素子形成層を他の基板に転載するときに、基板２６０を分離しやすく
なる。第１層２６１ａは、素子形成層を作製している間、第２層２６１ｂの密着性を維持
するための層である。
【０２２８】
第２層２６１ｂには、タングステン（Ｗ）他、モリブデン（ＭＯ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（ＣＯ）、ジルコニウム
（Ｚｒ）、亜鉛（ＺＮ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）
、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）の金属膜や、これらの金属の化合物からなる
膜が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることがで
きる。
【０２２９】
図２１（Ｐ２）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成す
る。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、Ｎ
Ｈ３、Ｈ２を用いて酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する
。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２
層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ４、Ｎ２Ｏを原料ガスに用いて、酸化窒
化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素
の組成比は０．５％以下とする。
【０２３０】
次いで、図２１（Ｐ３）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１
を形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により
、原料ガスにＳｉＨ４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。
非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とす
る。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ４レーザの第２高調波（波長５３２
ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効
率の点で３次以上の高次の高調波より優れている。照射面において、ビームの形状が長さ
５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるよ
うに光学系を調整する。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速
度で移動する。
【０２３１】
結晶性シリコン膜２７１を形成した後、結晶性シリコン膜２７１にｐ型不純物を添加する
。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン
（Ｂ２Ｈ６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコ
ンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく
、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シ
リコン膜２７１が真性シリコンとなるようにする効果がある。この工程は必要に応じて行
えばよい。
【０２３２】
図２１（Ｐ４）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２
７３〜２７６を形成する。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成
領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデン
サの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソ
グラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクに
して、ドライエッチング装置により、エッチング剤にＳＦ６、Ｏ２を用いて結晶性シリコ
ン膜２７１をエッチングすることで、所定の形状の半導体層２７３〜２７６を形成する。
【０２３３】
図２２（Ｐ５）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、
ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する（図２２
参照）。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、イオ
ンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピング
が終了したらレジストＲ３１を除去する。
【０２３４】
図２２（Ｐ５）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないよう
することを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０１５ａ
ｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度でボロンを添加すれば
よい。図２２（Ｐ５）の工程は必要に応じて行えばよい。
【０２３５】
次いで、図２２（Ｐ６）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁
膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶ
Ｄ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シ
リコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ形成する。
【０２３６】
図２２（Ｐ７）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、
コンデンサの半導体層２７６にｎ型不純物を添加する。ドーピングガスに水素で希釈した
ホスフィン（ＰＨ３）を用いて、イオンドーピング装置により半導体層２７６にリンをド
ーピングし、半導体層２７６全体にｎ型不純物領域２７９を形成する。ドーピング工程が
終了したら、レジストＲ３２を除去する。
【０２３７】
図２２（Ｐ８）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１
は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とす
る。１層目は厚さ３０ｎｍの窒化タンタル、２層目は厚さ３７０ｎｍのタングステンとす
る。窒化タンタル、タングステンはそれぞれスパッタリング装置で成膜する。
【０２３８】
次いで、導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング
装置により導電膜２８１をエッチングして、図２３（Ｐ９）に示すように、第１導電膜２
８４〜２８６を半導体層２７３〜２７６上に形成する。第１導電膜２８３〜２８５はＴＦ
Ｔのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦ
Ｔよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１
導電膜２８６はコンデンサの一方の電極を構成する。
【０２３９】
導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（Ｉ
ｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチン
グ装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするためＣ
ｌ２、ＳＦ６、Ｏ２の混合ガスを用い、つぎに、処理室に導入するエッチング剤をＣｌ２
ガスのみに変更し、タンタル窒化物をエッチングする。
【０２４０】
図２３（Ｐ１０）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成す
る。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜
２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合
的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域
２９０、２９１が自己整合的に形成される。水素で希釈したホスフィン（ＰＨ３）をドー
ピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加す
る。図２３（Ｐ１０）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程
である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０１６ａｔｏｍｓ
／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の範囲で含まれるようにする。
【０２４１】
図２３（Ｐ１１）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成し
、ｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層は、ｎ型不純
物領域として残す部分がレジストＲ３４に覆われているため、露出している半導体層２７
３がｐ型不純物領域となる。第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃
度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆
われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。ｐ型不純物
領域の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用いる。ドーピ
ングが終了したらレジストＲ３４を除去する。
【０２４２】
図２３（Ｐ１２）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９
６を形成する。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。ま
ず、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン
膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ４
、Ｎ２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する
。フォトリソグラフィ工程によりレジストを形成する。このレジストを用いて、まず、上
層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジス
トを除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９
３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエ
ッチングされ、絶縁膜２７７は第１導電膜２８３〜２８６と絶縁層２９３〜２９６の下部
のみ残る。
【０２４３】
図２４（Ｐ１３）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成す
る。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物
を添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶
縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２８９にさらにｎ型不純物が
添加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導
電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また
、ｎ型低濃度不純物領域２８８、２８９において絶縁層２９４と重なる領域２７４ｅ、２
７４ｄは、そのままｎ型低濃度不純物領域として確定する。半導体層２７５も半導体層２
７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ
型低濃度不純物領域２７５ｅ、２７５ｄが形成される。また、第１導電膜２８６および絶
縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型
高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１
導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する
。
【０２４４】
ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピング
ガスに水素で希釈したホスフィン（ＰＨ３）を用いればよい。ｎチャネル型ＴＦＴのｎ型
高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０
２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲になるように、
リンがドーピングされる。
【０２４５】
レジストＲ３５を除去し、図２４（Ｐ１４）に示すように、キャップ絶縁膜２９８を形成
する。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置に
より酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒
化シリコン膜の原料ガスには、ＳｉＨ４、Ｎ２Ｏを用いる。キャップ絶縁膜２９８を成膜
した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７３〜２７６に添加した
ｎ型不純物およびｐ型不純物を活性化する。
【０２４６】
図２４（Ｐ１５）に示すように、第１層間絶縁膜３００を形成する。本実施例では、第１
層間絶縁膜３００を２層構造とする。１層目の絶縁膜として、プラズマＣＶＤ装置により
原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を１
００ｎｍの厚さに形成する。２層目の絶縁膜には、プラズマＣＶＤ装置により原料ガスに
ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）
を６００ｎｍの厚さに形成する。
【０２４７】
フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜３００およびキ
ャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に
導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのチタン
、４０ｎｍの窒化チタン、５００ｎｍの純アルミニウム、１００ｎｍの窒化チタンの順に
積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とド
ライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０３〜３１４を形
成する。
【０２４８】
なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜
と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１
導電膜とのコンタクト部分は半導体層上をさけて形成されている。
【０２４９】
第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よ
って、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８５でなる積層構造のＭＩ
Ｓ型コンデンサが形成される。第２導電膜３１４はアンテナ回路の端子であり、後の工程
で、アンテナ３２２が接続される。
【０２５０】
図２５（Ｐ１６）に示すように、第２層間絶縁膜３１６を形成する。第２層間絶縁膜３１
６には、第２導電膜３０２、３１６に達するコンタクトホールを形成する。第２層間絶縁
膜３１６を感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さで
ポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像す
ることでコンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを
焼成する。
【０２５１】
さらに、第２層間絶縁膜３１６上に導電膜を形成する。フォトリソグラフィ工程とエッチ
ング工程により、この導電膜を所定の形状に加工し、第３導電膜３２０を形成する。第３
導電膜３２０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で成
膜する。第３導電膜３２０はアンテナ３２２をアンテナ回路の端子（第２導電膜３１４）
と接続するためのアンテナのバンプである。
【０２５２】
図２５（Ｐ１７）に示すように、開口部が形成された第３層間絶縁膜３２１を形成する。
ここでは、第２層間絶縁膜３１６と同様の方法で、感光性ポリイミドで形成する。開口部
はアンテナ３２２を形成する領域に形成される。
【０２５３】
図２５（Ｐ１７）に示すように、アンテナ３２２を形成する。蒸着装置により、メタルマ
スクを用いてアルミニウムを蒸着し、所定の形状のアンテナ３２２を開口部に形成する。
【０２５４】
図（Ｐ１）〜（Ｐ１７）に示す工程を経て、基板２６０上に無線チップを構成する回路が
形成される。次に、図２６に示すように、無線チップを可撓性基板との中に封止する工程
を説明する。
【０２５５】
アンテナ３２２を保護するための保護絶縁層３２３を形成する。そして、フォトリソグラ
フィ工程とエッチング工程を行うことにより、またはレーザ光を照射することにより、保
護絶縁層３２３と共に基板２６０上に積層された絶縁膜を除去し、剥離層２６１に達する
開口部を形成する。基板２６０上には、同じ複数の無線チップを構成する回路が複数形成
されている。無線チップごとに、回路を分割するように形成される。
【０２５６】
次に、保護絶縁層３２３上面に転載用の基板を一時的に固定した後、基板２６０を剥離す
る。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面で接合が弱くなっているため
、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基板
２６０を剥がすことできる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板３２４
を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層３２３に他方の
可撓性基板３２５を接着剤により固定する。そして、可撓性基板３２４と可撓性基板３２
５の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板３２４と可撓性
基板３２５で無線チップを構成する回路を封止する。
【０２５７】
本実施例では、薄膜トランジスタと共にアンテナ３２２を形成する例について説明したが
、実施例５のように、外付けアンテナを用いることもできる。
【０２５８】
また、本実施形態では作製時に使用した基板２６０を剥離する例を示したが、作製時に使
用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨、または研削
して薄くすればよい。
【０２５９】
本実施例により撓めることが可能であり、薄型化で軽量な無線チップを作製することが可
能である。なお、本実施例で示した基板の剥離方法は、無線チップの作製方法に限定され
るものではなく、他の半導体装置に適用することで、撓めることが可能な半導体装置を作
成することができる。
【実施例８】
【０２６０】
図２７を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の
使用方法を説明する。
【０２６１】
無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、
証書類（運転免許証や住民票等、図２７（Ａ）参照）、包装用容器類（包装紙やボトル等
、図２７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２７（Ｂ）参照）
、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物
類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２７（Ｅ）、
図２７（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装
置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機
とも呼ぶ）及び携帯電話等を指す。
【０２６２】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装する、あ
るいは、表面に貼り付ける、または埋め込むことにより、物品に固定される。例えば、本
なら紙に埋め込むことで、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むこと
で各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するた
め、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、
硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けること
により、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止すること
ができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電
子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効
率化を図ることができる。
【符号の説明】
【０２６３】
１００ メモリ
１０１ メモリブロック
１０２ メモリブロック
１０３ メモリブロック
１０４ メモリブロック
１０５ 動作制御回路
１０６ 入力信号制御回路
１０７ 出力信号制御回路
１０８ 制御信号線
１０９ 制御信号線
１１０ データバス信号線
１１１ メモリアドレスバス信号線
１１２ メモリブロック動作制御バス信号線
１１３ メモリブロック入力信号線
１１４ メモリブロック入力信号線
１１７ メモリブロック出力信号線
１１８ メモリブロック出力信号線
１１９ メモリブロック出力信号線
１２０ メモリブロック出力信号線
１２１ データバス信号線
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、メモリを搭載した半導体装置に関する。
【背景技術】
【０００２】
メモリを搭載する半導体装置において、メモリの性能は、半導体装置の性能を決定する上
で、非常に重要である。例えば、ＣＰＵとメモリとを搭載する半導体装置において、ＣＰ
Ｕが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、
ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。つまり、ＣＰＵとメモ
リとを搭載する半導体装置において、高性能化のためには、ＣＰＵはより複雑な処理をこ
なす必要があり、大容量のメモリが要求されることになる。また、メモリを搭載する半導
体装置において、メモリの消費電力は、半導体装置の消費電力の大部分を占めることが多
い。
【０００３】
本発明者が著者の一人である非特許文献１には、ＣＰＵとメモリとを搭載したＲＦＩＤが
開示されている。このようなＲＦＩＤには、高性能化のためメモリの容量の増加と低消費
電力化という同時に実現することが困難な性能が要求されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｈｉｒｏｋｉ Ｄｅｍｂｏ ｅｔ ａｌ．「ＲＦＣＰＵｓ ｏｎ Ｇｌａｓｓ ａｎｄ Ｐｌａｓｔｉｃ Ｓｕｂｓｔｒａｔｅｓ ｆａｂｒｉｃａｔｅｄ ｂｙ ＴＦＴ Ｔｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ、ｐ．１０６７−１０６９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高性能で低消費電力の半導体装置を提供するためには、大容量のメモリを低消費電力で実
現する必要がある。しかしながら、一般に、大容量のメモリは消費電力も大きい。つまり
、メモリを搭載する半導体装置の性能と消費電力とは、トレードオフの関係にある。また
、大容量のメモリでは、読み出しまたは書き込みの対象となるメモリセルの物理アドレス
に依存して、消費電力が異なる。そのため、メモリを搭載する半導体装置の設計では、メ
モリの最高消費電力を想定して電源分配、放熱対策などを施す必要がある。以上のことか
ら、高性能且つ低消費電力の半導体装置を提供するためには、消費電力を軽減でき、且つ
、消費電力を一定にできる大容量のメモリを搭載する必要がある。
【課題を解決するための手段】
【０００６】
本発明は、上記の問題を鑑みなされたものであり、半導体装置に搭載されたメモリを、メ
モリセルをマトリクス状に配置して構成したメモリブロックを複数配置して構成する。な
お、メモリを構成する複数のメモリブロックは対称に配置する。このように配置すること
で、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メ
モリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおい
て、消費電流を均一にできる。
【０００７】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、
メモリに供給される複数のアドレス信号のうちの何個かの電位の組み合わせにより、一意
に特定できるものとする。このようなメモリにおいて、当該メモリブロックを特定できる
アドレス信号の電位の組み合わせにより、当該メモリブロック以外のメモリブロックに供
給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の少
なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御信
号、書き込みデータ信号の値に依らずに一定値とする。このようにすることで、データ読
み出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することがで
きる。
【０００８】
なお、メモリブロックは階層構造とすることも可能である。すなわち、第１〜第ｎ（ｎ＞
１）の階層からなるメモリにおいて、第ｍ（１≦ｍ≦ｎ−１）の階層においてメモリブロ
ックを複数配置して第（ｍ＋１）の階層におけるメモリブロックを構成し、第ｎの階層に
おけるメモリブロックを複数配置してメモリを構成する。なお、第ｍの階層におけるメモ
リブロックは対称に配置して、第（ｍ＋１）の階層におけるメモリブロックを構成する。
また、第ｎの階層におけるメモリブロックは対称に配置して、メモリを構成する。このよ
うにすることで、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出し、ま
たは書き込みにおいて、消費電流を均一にできる。
【０００９】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、
第１〜第ｎの階層において、メモリに供給される複数のアドレス信号のうちの何個かの電
位の組み合わせにより、各々一意に特定できるものとする。このようなメモリにおいて、
第１〜第ｎの階層における当該メモリブロックを各々特定できるアドレス信号の電位の組
み合わせにより、第１〜第ｎの階層において当該メモリブロック以外のメモリブロックに
供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の
少なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御
信号、書き込みデータ信号に依らずに一定値とする。このようにすることで、データ読み
出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することができ
る。
【００１０】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【００１１】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置
全般を示すものとする。
【００１２】
また、電気的に接続されているとは、所定の接続関係に加えて、電気的な接続を可能とす
る他の素子、例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイ
オードなど、が配置されていても良い。
【００１３】
本明細書で開示する本発明の構成は、複数の第１階層メモリブロックと、第２階層メモリ
ブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２階層メモリ
ブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第２階層メモ
リブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ信号線と、
第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き込み制御信
号線と、を有する第２階層メモリブロックを搭載する半導体装置である。
【００１４】
本発明において、第１階層メモリブロックは、電位を保持する機能と、保持している電位
を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信号
線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き込
みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブロ
ック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給さ
れる電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブロ
ック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出し
データ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み制
御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の
電位を格納する機能と、を有している。
【００１５】
また、本発明において、第２階層メモリブロック動作制御回路は、第２階層メモリブロッ
クアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信
号線に供給する電位を生成する機能を有し、第２階層メモリブロック入力信号制御回路は
、第２階層メモリブロック動作制御信号線の電位の状態により、第２階層メモリブロック
アドレス信号線から供給される電位から、第１階層メモリブロックアドレス信号線の電位
を生成する機能と、第２階層メモリブロック書き込みデータ信号線から供給される電位か
ら、第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第
２階層メモリブロック読み出し制御信号線から供給される電位から、第１階層メモリブロ
ック読み出し制御信号線に供給する電位を生成する機能と、第２階層メモリブロック書き
込み制御信号線から供給される電位から、第１階層メモリブロック書き込み制御信号線に
供給する電位を生成する機能と、を有している。
【００１６】
また第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信号
線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電位
から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有
する。
【００１７】
また、本明細書で開示する本発明の別の構成は、複数の第１階層メモリブロックと、第２
階層メモリブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２
階層メモリブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第
２階層メモリブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ
信号線と、第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き
込み制御信号線と、を有する第２階層メモリブロックと、を有する複数の第２階層メモリ
ブロックと、第３階層メモリブロック動作制御回路と、第３階層メモリブロック入力信号
制御回路と、第３階層メモリブロック出力信号制御回路と、第３階層メモリブロックアド
レス信号線と、第３階層メモリブロック読み出しデータ信号線と、第３階層メモリブロッ
ク書き込みデータ信号線と、第３階層メモリブロック読み出し制御信号線と、第３階層メ
モリブロック書き込み制御信号線と、を有する第３階層メモリブロックを搭載する半導体
装置である。
【００１８】
上記構成において、第１階層メモリブロックは、電位を保持する機能と、保持している電
位を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信
号線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き
込みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブ
ロック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給
される電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブ
ロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出
しデータ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供
給される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み
制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線
の電位を格納する機能と、を有している。
【００１９】
第２階層メモリブロック動作制御回路は、第２階層メモリブロックアドレス信号線から供
給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生
成する機能を有し、第２階層メモリブロック入力信号制御回路は、第２階層メモリブロッ
ク動作制御信号線の電位の状態により、第２階層メモリブロックアドレス信号線から供給
される電位から、第１階層メモリブロックアドレス信号線の電位を生成する機能と、第２
階層メモリブロック書き込みデータ信号線から供給される電位から、第１階層メモリブロ
ック書き込みデータ信号線に供給する電位を生成する機能と、第２階層メモリブロック読
み出し制御信号線から供給される電位から、第１階層メモリブロック読み出し制御信号線
に供給する電位を生成する機能と、第２階層メモリブロック書き込み制御信号線から供給
される電位から、第１階層メモリブロック書き込み制御信号線に供給する電位を生成する
機能と、を有している。
【００２０】
また、第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信
号線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電
位から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
【００２１】
また、第３階層メモリブロック動作制御回路は、第３階層メモリブロックアドレス信号線
から供給される電位の状態により、第３階層メモリブロック動作制御信号線に供給する電
位を生成する機能を有している。
【００２２】
また、第３階層メモリブロック入力信号制御回路は、第３階層メモリブロック動作制御信
号線の電位の状態により、第３階層メモリブロックアドレス信号線から供給される電位か
ら、第２階層メモリブロックアドレス信号線の電位を生成する機能と、第３階層メモリブ
ロック書き込みデータ信号線から供給される電位から、第２階層メモリブロック書き込み
データ信号線に供給する電位を生成する機能と、第３階層メモリブロック読み出し制御信
号線から供給される電位から、第２階層メモリブロック読み出し制御信号線に供給する電
位を生成する機能と、第３階層メモリブロック書き込み制御信号線から供給される電位か
ら、第２階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有
している。
【００２３】
また、第３階層メモリブロック出力信号制御回路は、第３階層メモリブロック動作制御信
号線の電位の状態により、第２階層メモリブロック読み出しデータ信号線に供給される電
位から、第３階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を
有している。
【００２４】
また、上記構成において、第２階層メモリブロックを物理的に対称に配置することで、第
３階層メモリブロックを構成することを特徴としてもよい。
【００２５】
また、上記構成において、第１階層メモリブロックを物理的に対称に配置することで、第
２階層メモリブロックを構成することを特徴としてもよい。
【００２６】
また、本発明に係る半導体装置は、絶縁表面を有する基板上に形成された半導体薄膜を活
性層とする薄膜トランジスタを用いて形成することができる。なお、絶縁表面を有する基
板とは、ガラス基板、石英基板、プラスチック基板のいずれかであってもよい。
【００２７】
また、本発明に係る半導体装置は、ＳＯＩ基板を用いて形成されていても良い。
【発明の効果】
【００２８】
本発明により、メモリを複数のメモリブロックに分割して、データ読み出しまたはデータ
書き込みの対象となるメモリセルを含むメモリブロック以外のメモリブロックを待機状態
とすることができるため、メモリを大容量化しても消費電力を抑えることができる。さら
に、メモリを複数のメモリブロックに分割し、該メモリブロックを互いに対称に配置する
ことで、メモリアレイにおけるビット線の負荷容量を軽減し、メモリ内のあらゆるアドレ
スに対するデータの読み出しまたは書き込みにおいて、消費電力を一定に出来る。すなわ
ち、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消
費電力の半導体装置を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明における半導体装置に搭載されるメモリのブロック図。
【図２】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図３】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図４】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図５】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図６】本発明における半導体装置に搭載されるメモリのブロック図。
【図７】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図８】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図９】本発明における半導体装置に搭載されるメモリを構成するメモリセル及びＲＷ回路の例。
【図１０】本発明における半導体装置に搭載されるメモリのレイアウト例。
【図１１】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図１２】本発明の半導体装置の作製方法を示すレイアウト図。
【図１３】本発明の半導体装置の作製方法を示すレイアウト図。
【図１４】本発明の半導体装置の作製方法を示すレイアウト図。
【図１５】本発明の半導体装置を構成する薄膜トランジスタの断面図。
【図１６】本発明の半導体装置を構成する半導体素子のレイアウト図。
【図１７】本発明の無線チップのブロック図。
【図１８】本発明の無線チップのレイアウト図。
【図１９】本発明の無線チップの断面図。
【図２０】本発明の無線チップのアンテナ形状を示す図。
【図２１】本発明の無線チップの作製工程を説明するための断面図。
【図２２】本発明の無線チップの作製工程を説明するための断面図。
【図２３】本発明の無線チップの作製工程を説明するための断面図。
【図２４】本発明の無線チップの作製工程を説明するための断面図。
【図２５】本発明の無線チップの作製工程を説明するための断面図。
【図２６】本発明の無線チップの作製工程を説明するための断面図。
【図２７】本発明の無線チップの使用方法を説明するための図。
【発明を実施するための形態】
【００３０】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。した
がって、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態
を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を
付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本発明における半導体装置に搭載するメモリの第１の実施の形態として、図１〜図４を用
いて説明する。図１は、本実施の形態におけるメモリのブロック図である。図２は、本実
施の形態におけるメモリを構成するメモリブロックのブロック図である。図３は、本実施
の形態におけるメモリを構成するメモリブロックのタイミングチャートである。図４は、
本実施の形態におけるメモリのタイミングチャートである。
【００３２】
図１に示すように、本実施の形態におけるメモリ１００は、第１〜第４のメモリブロック
１０１〜１０４と、動作制御回路１０５と、入力信号制御回路１０６と、出力信号制御回
路１０７と、から構成される。ここで、第１〜第４のメモリブロック１０１〜１０４は、
図２におけるメモリブロック２００である。
【００３３】
なお、本実施の形態では、メモリアドレス信号が４ビット、すなわち１６ワードで、メモ
リ読み出し／書き込みデータ信号が４ビットのメモリについて、メモリブロックを４個で
メモリを構成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１
）、メモリ読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビ
ット（ｃ≧１）のメモリについて、メモリブロックをｄ個（ｄ≧１）でメモリを構成する
ことができる。
【００３４】
図２において、メモリブロック２００は、メモリアレイ２０１、行デコーダ２０２、ＲＷ
回路２０３から構成される。
【００３５】
メモリアレイ２０１は、第１〜第１６のメモリセル２０４〜２１９を、４行×４列のマト
リクス状に配置して構成される。
【００３６】
メモリアレイ２０１において、第１の読み出しワード信号線２２４と、第１の書き込みワ
ード信号線２２８は、各々第１〜第４のメモリセル２０４〜２０７と電気的に接続されて
いる。第２の読み出しワード信号線２２５と、第２の書き込みワード信号線２２９は、各
々第５〜第８のメモリセル２０８〜２１１と電気的に接続されている。第３の読み出しワ
ード信号線２２６と、第３の書き込みワード信号線２３０は、各々第９〜第１２のメモリ
セル２１２〜２１５と電気的に接続されている。第４の読み出しワード信号線２２７と、
第４の書き込みワード信号線２３１は、各々第１３〜第１６のメモリセル２１６〜２１９
と電気的に接続されている。
【００３７】
また、メモリアレイ２０１において、第１の読み出しビット信号線２３２と、第１の書き
込みビット信号線２３６は、各々第１、第５、第９、第１３のメモリセル２０４、２０８
、２１２、２１６と、電気的に接続されている。第２の読み出しビット信号線２３３と、
第２の書き込みビット信号線２３７は、各々第２、第６、第１０、第１４のメモリセル２
０５、２０９、２１３、２１７と、電気的に接続されている。第３の読み出しビット信号
線２３４と、第３の書き込みビット信号線２３８は、各々第３、第７、第１１、第１５の
メモリセル２０６、２１０、２１４、２１８と、電気的に接続されている。また、第４の
読み出しビット信号線２３５と、第４の書き込みビット信号線２３９は、各々第４、第８
、第１２、第１６のメモリセル２０７、２１１、２１５、２１９と、電気的に接続されて
いる。
【００３８】
ここで、例えば、第１の読み出しワード信号線２２４の電位が”Ｈ”の時、第１〜第４の
メモリセル２０４〜２０７に格納されたデータに応じて、第１〜第４の読み出しビット信
号線２３２〜２３５は高電位または低電位となる。また、第１の書き込みワード信号線２
２８の電位が”Ｈ”の時、第１〜第４の書き込みビット信号線２３６〜２３９の電位に応
じて、第１〜第４のメモリセル２０４〜２０７に、データが格納される。
【００３９】
行デコーダ２０２は、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メ
モリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と
、から各々供給される第１、第２のメモリブロックアドレス信号と、メモリブロック読み
出し制御信号と、メモリブロック書き込み制御信号と、に応じて、第１〜第４の読み出し
ワード信号線２２４〜２２７に供給する第１〜第４の読み出しワード信号と、第１〜第４
の書き込みワード信号線２２８〜２３１に供給する第１〜第４の書き込みワード信号と、
を生成する機能を有する。
【００４０】
行デコーダ２０２は、例えば、メモリブロック読み出し制御信号が”Ｈ”で、第１のメモ
リブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが”Ｌ
Ｌ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第４の読
み出しワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック読み出し制御信
号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリブロッ
クアドレス信号の電位が”Ｈ”の場合は、第２の読み出しワード信号を”Ｈ”とする。
【００４１】
また、行デコーダ２０２は、例えば、メモリブロック書き込み制御信号が”Ｈ”で、第１
のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせ
が”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第
４の書き込みワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック書き込み
制御信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリ
ブロックアドレス信号の電位が”Ｈ”の場合は、第２の書き込みワード信号を”Ｈ”とす
る。
【００４２】
なお、本明細書では、高電位を”Ｈ”、低電位を”Ｌ”としている。
【００４３】
ＲＷ回路２０３は、メモリセルに格納されたデータに応じて第１〜第４の読み出しビット
信号線２３２〜２３５へ供給される第１〜４の読み出しビット信号から、第１〜第４のメ
モリブロック読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロッ
ク読み出しデータ信号を生成する機能を有する。また、ＲＷ回路２０３は、第１〜第４の
メモリブロック書き込みデータ信号線２４４〜２４７から供給される第１〜第４のメモリ
ブロック書き込みデータ信号から、第１〜第４の書き込みビット信号線２３６〜２３９に
供給する第１〜第４の書き込みビット信号を生成する機能を有する。
【００４４】
例えば、第１〜第４の読み出しビット信号線２３２〜２３５が高電位か低電位かをセンス
アンプにより高速に検出し、ラッチ及びバッファを介して、第１〜第４のメモリブロック
読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロック読み出しデ
ータ信号を生成する。また、第１〜第４のメモリブロック書き込みデータ信号線２４４〜
２４７の電位に応じて、第１〜第４の書き込みビット信号線２３６〜２３９に供給する第
１〜第４の書き込みビット信号を生成する。
【００４５】
図３は、メモリブロック２００の入出力信号に関するタイミングチャートである。図２に
おける第１のメモリブロックアドレス信号線２２０から供給される第１のメモリブロック
アドレス信号のタイミングチャートを、図３における第１の信号１５１に示す。同様に、
図２における第２のメモリブロックアドレス信号線２２１から供給される、第２のメモリ
ブロックアドレス信号のタイミングチャートを図３における第２の信号１５２に示す。ま
た、図２におけるメモリブロック読み出し制御信号線２２２と、メモリブロック書き込み
制御信号線２２３と、から各々供給されるメモリブロック読み出し制御信号と、メモリブ
ロック書き込み制御信号のタイミングチャートを図３における第３の信号１５３と、第４
の信号１５４にそれぞれ示す。また、図２における第１〜第４のメモリブロック書き込み
データ信号線２４４〜２４７から供給される第１〜第４のメモリブロック書き込みデータ
信号のタイミングチャートを、図３における第５〜８の信号１５５〜１５８にそれぞれ示
す。
【００４６】
なお、ＲＷ回路２０３は、第１〜第４のメモリブロック書き込みデータ信号から、バッフ
ァを介して第１〜第４の書き込みビット信号を生成する機能を有するものとする。この場
合、第１〜第４の書き込みビット信号線２３６〜２３９に供給される第１〜第４の書き込
みビット信号のタイミングチャートも、図３における第５〜８の信号１５５〜１５８のタ
イミングチャートと同様になる。
【００４７】
ここで、メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図３の第１の期
間１７１を、メモリブロック書き込み期間とする。また、メモリブロック読み出し制御信
号が”Ｈ”である期間、すなわち図３の第３の期間１７３を、メモリブロック読み出し期
間とする。さらに、メモリブロック読み出し制御信号とメモリブロック書き込み制御信号
とが共に”Ｌ”である期間、すなわち図３の第２の期間１７２を、メモリブロック待機期
間とする。
【００４８】
メモリブロック書き込み期間１７１では、図２における、メモリブロック書き込み制御信
号線２２３から供給されるメモリブロック書き込み制御信号が”Ｈ”で、第１のメモリブ
ロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供
給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位
の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２
、第３、第４の書き込みワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の書
き込みワード信号とは、第１、第２、第３、第４の書き込みワード信号線２２８、２２９
、２３０、２３１から各々供給される信号をいう。したがって、第１〜４の書き込みワー
ド信号のタイミングチャートは、図３における第９〜第１２の信号１５９〜１６２のよう
になる。
【００４９】
また、第１の書き込みワード信号が”Ｈ”の期間に、第１〜第４の書き込みビット信号線
２３６〜２３９の電位、つまり、第１〜第４のメモリブロック書き込みデータ信号の電位
が、第１〜第４のメモリセル２０４〜２０７に格納される。すなわち、図２における第１
〜第４のメモリセル２０４〜２０７に”Ｈ”、”Ｈ”，”Ｌ”、”Ｌ”が各々格納される
。同様に、第２の書き込みワード信号が”Ｈ”の期間に、第５〜８のメモリセル２０８〜
２１１に”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”が、第３の書き込みワード信号が”Ｈ”の期間
に、第９〜１２のメモリセル２１２〜２１５に”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”が、第４
の書き込みワード信号が”Ｈ”の期間に、第１３〜１６のメモリセル２１６〜２１９に、
”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”が、各々格納される。
【００５０】
メモリブロック読み出し期間１７３では、図２における、メモリブロック読み出し制御信
号線２２２から供給されるメモリブロック読み出し制御信号が”Ｈ”で、第１のメモリブ
ロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供
給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号が”Ｌ
Ｌ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の読み
出しワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の読み出しワード信号と
は、第１、第２、第３、第４の読み出しワード信号線２２４、２２５、２２６、２２７か
ら供給される信号をいう。したがって、第１〜４の読み出しワード信号のタイミングチャ
ートは、図３における第１３〜第１６の信号１６３〜１６６のようになる。
【００５１】
第１の読み出しワード信号が”Ｈ”の期間において、図２における第１〜第４のメモリセ
ル２０４〜２０７に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２
〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書
き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｈ”
、”Ｈ”、”Ｌ”、”Ｌ”となる。
【００５２】
同様に、第２の読み出しワード信号が”Ｈ”の期間において、図２における第５〜８のメ
モリセル２０８〜２１１に格納された電位に応じて、第１〜第４の読み出しビット信号線
２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、
”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、となる。
【００５３】
また、第３の読み出しワード信号が”Ｈ”の期間において、図２における第９〜１２のメ
モリセル２１２〜２１５に格納された電位に応じて、第１〜第４の読み出しビット信号線
２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロ
ック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、
”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、となる。
【００５４】
さらに、第４の読み出しワード信号が”Ｈ”の期間において、図２における第１３〜１６
のメモリセル２１３〜２１９に格納された電位に応じて、第１〜第４の読み出しビット信
号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリ
ブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号
は、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、となる。
【００５５】
つまり、第１〜第４の読み出しビット信号のタイミングチャートは、図３における第１７
〜第２０の信号１６７〜１７０となる。
【００５６】
なお、ＲＷ回路２０３は、第１〜第４の読み出しビット信号から、バッファを介して、第
１〜第４のメモリブロック読み出しデータ信号を生成する機能を有するものとする。この
場合、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３に供給される第
１〜第４のメモリブロック読み出しデータ信号のタイミングチャートも、図３における第
１７〜第２０の信号１６７〜１７０のタイミングチャートと同様となる。
【００５７】
図３に示すように、メモリブロック待機期間１７２では、メモリブロックに入力する信号
、すなわち第１、第２のメモリブロックアドレス信号と、メモリブロック読み出し制御信
号と、メモリブロック書き込み制御信号と、メモリブロック書き込みデータ信号と、が一
定値となっている。この場合、メモリブロックの動作が停止しているため、消費電力を非
常に低減することができる。
【００５８】
ここで、図１の第１〜第４のメモリブロック１０１〜１０４は、図２におけるメモリブロ
ック２００である。なお、第１のメモリブロック１０１に対する入力信号線、すなわち、
図２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロ
ック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜
第４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１におけ
る第１のメモリブロック入力信号線１１３とする。また、第１のメモリブロック１０１か
らの出力信号線、すなわち、図２における第１〜第４のメモリブロック読み出しデータ信
号線２４０〜２４３を、図１における第１のメモリブロック出力信号線１１７とする。
【００５９】
同様に、第２〜第４のメモリブロック１０２〜１０４に対する入力信号線、すなわち、図
２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロッ
ク読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第
４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１における
第２〜第４のメモリブロック入力信号線１１４〜１１６とする。また、第２〜第４のメモ
リブロック１０２〜１０４からの出力信号線、すなわち、図２における第１〜第４のメモ
リブロック読み出しデータ信号線２４０〜２４３を、図１における第２〜第４のメモリブ
ロック出力信号線１１８〜１２０とする。
【００６０】
動作制御回路１０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス
信号線１１１より供給される第１〜第４のメモリアドレス信号のうち、第３、第４のメモ
リアドレス信号から、第１〜第４のメモリブロック動作制御信号を生成する機能を有する
。上記第１〜第４のメモリブロック動作制御信号の各々の電位により、第１〜第４のメモ
リブロック１０１〜１０４の動作がそれぞれ制御される。なお、第１〜第４のメモリブロ
ック動作制御信号は、第１〜第４のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線１１２に供給される。
【００６１】
例えば、第３のメモリアドレス信号と第４のメモリアドレス信号とが、”ＬＬ”の場合、
読み出しまたは書き込みの対象となるメモリセルは、第１のメモリブロック１０１に含ま
れる構成とする。また、同様に、第３のメモリアドレス信号と第４のメモリアドレス信号
とが、各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象となる
メモリセルは、各々、第２のメモリブロック１０２、第３のメモリブロック１０３、第４
のメモリブロック１０４に含まれる構成とする。つまり、第３のメモリアドレス信号が”
Ｌ”で第４のメモリアドレス信号が”Ｈ”の場合は、第２のメモリブロック１０２に読み
出しまたは書き込みの対象となるメモリセルがある。
【００６２】
ここで、第３のメモリアドレス信号と第４のメモリアドレス信号の組み合わせが、”ＬＬ
”の場合、第１のメモリブロック動作制御信号を”Ｈ”とし、第２、第３、第４のメモリ
ブロック動作制御信号を”Ｌ”とする。また、同様に、第３のメモリアドレス信号と第４
のメモリアドレス信号の組合せが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３
、第４のメモリブロック動作制御信号を各々”Ｈ”とし、他のメモリブロック動作制御信
号を”Ｌ”とする。例えば、第３のメモリアドレス信号が”Ｌ”で第４のメモリアドレス
信号”Ｌ”の場合は、第１のメモリブロック動作制御信号が”Ｈ”となり、残りの第２〜
第４のメモリブロック動作制御信号が”Ｌ”となる。
【００６３】
入力信号制御回路１０６は、メモリ読み出し制御信号線１０８と、メモリ書き込み制御信
号線１０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線１１０と、メモリアドレスバス信号線１１１と、メモリブロック動作制御バス
信号線１１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、
第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリブロック入力信
号を生成する機能を有する。第１〜第４のメモリブロック入力信号は、第１〜第４のメモ
リブロック入力信号線１１３〜１１６に各々供給される。
【００６４】
例えば、第１のメモリブロック動作制御信号が、”Ｈ”の場合、つまり、第１のメモリブ
ロック１０１に読み出しまたは書き込みの対象となるメモリセルが含まれる場合、メモリ
読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信
号と、第１、第２のメモリアドレス信号と、に応じた電位が、第１のメモリブロック入力
信号となる。一方第２、第３、第４のメモリブロック入力信号は、メモリ読み出し制御信
号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と
、の値によらず一定値とする。また、同様に例えば、第２、第３、第４のメモリブロック
動作制御信号が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号
と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に
応じた電位が、各々第２、第３、第４のメモリブロック入力信号とする。一方、他のメモ
リブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ
書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
【００６５】
出力信号制御回路１０７は、第１〜第４のメモリブロック出力信号線１１７〜１２０から
供給される第１〜第４のメモリブロック出力信号と、メモリブロック動作制御バス信号線
１１２から供給される第１〜第４のメモリブロック動作制御信号と、から、第１〜第４の
メモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線１２１に供給する
第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【００６６】
例えば、第１〜第４のメモリブロック出力信号のいずれかを、第１〜第４のメモリブロッ
ク動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、メ
モリ読み出しデータ信号として、メモリ読み出しデータバス信号線１２１に供給する。
【００６７】
図４は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートで
ある。図１におけるメモリアドレスバス信号線１１１と、メモリ読み出し制御信号線１０
８と、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、
から各々供給される第１〜第４のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図４における第１〜第４の信号４０１〜４０４とする。なお、第１〜第４のメモ
リアドレス信号の電位を順に記して、第１の信号４０１を表している。同様に、第１〜第
４のメモリ書き込みデータ信号の電位を順に記して、第４の信号４０４を表している。
【００６８】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図４の第１の期間４１８
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、す
なわち図４の第３の期間４２０を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図４の第２の期
間４１９を、メモリ待機期間とする。
【００６９】
第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組み合わせが”ＬＬ”
の場合、第１のメモリブロック動作制御信号が”Ｈ”となり、第２、第３、第４のメモリ
ブロック動作制御信号は”Ｌ”となる。同様に、第３のメモリアドレス信号と第４のメモ
リアドレス信号との電位の組み合わせが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それ
ぞれ、第２、第３、第４のメモリブロック動作制御信号が各々”Ｈ”となり、他のメモリ
ブロック動作制御信号は”Ｌ”となる。したがって、第１、第２のメモリブロック動作制
御信号のタイミングチャートは、図４における第５、第６の信号４０５、４０６のように
なる。なお、第３、第４のメモリブロック動作制御信号のタイミングチャートは、図４に
は示していないが、常に”Ｌ”である。
【００７０】
ここで、図１における入力信号制御回路１０６は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアド
レス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との
論理積を演算することで、第１〜第４のメモリブロック入力信号を生成するものとする。
つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し制御信号
と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２
のメモリアドレス信号と、が第１のメモリブロック入力信号となり、第２〜第４のメモリ
ブロック入力信号は、全て”Ｌ”となる。
【００７１】
したがって、第１のメモリブロック１０１における、第１、第２のメモリブロックアドレ
ス信号のタイミングチャートは、図４における第７の信号４０７、メモリブロック読み出
し制御信号のタイミングチャートは、図４における第８の信号４０８、メモリブロック書
き込み制御信号のタイミングチャートは、図４における第９の信号４０９、第１〜第４の
メモリブロック書き込みデータ信号のタイミングチャートは、図４における第１０の信号
４１０となる。
【００７２】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第７の信号４０７
を表している。同様に、第１〜第４のブロック書き込みデータ信号の電位を順に記して、
第１０の信号４１０を表している。メモリ書き込み期間中に第１のメモリブロック１０１
に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第１のメモリ
ブロック読み出しデータ信号のタイミングチャートは、図４における第１１の信号４１１
となる。
【００７３】
同様に、第２のメモリブロック１０２における、第１、第２のメモリブロックアドレス信
号のタイミングチャートは、図４における第１２の信号４１２、メモリブロック読み出し
制御信号のタイミングチャートは、図４における第１３の信号４１３、メモリブロック書
き込み制御信号のタイミングチャートは、図４における第１４の信号４１４、第１〜第４
のメモリブロック書き込みデータ信号のタイミングチャートは、図４における第１５の信
号４１５となる。
【００７４】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第１２の信号４１
２を表している。同様に、第１〜第４のメモリブロック書き込みデータ信号の電位を順に
記して、第１５の信号４１５を表している。なお、メモリ書き込み期間中に第２のメモリ
ブロック１０２に格納されたデータが、メモリ読み出し期間に読み出される。したがって
、第２のメモリブロック読み出しデータ信号のタイミングチャートは、図４における第１
６の信号４１６となる。
【００７５】
ここで、図１における出力信号制御回路１０７は、第１のメモリブロック動作制御信号が
”Ｈ”の場合は第１のメモリブロック出力信号を、第２のメモリブロック動作制御信号が
”Ｈ”の場合は第２のメモリブロック出力信号を、第３のメモリブロック動作制御信号が
”Ｈ”の場合は第３のメモリブロック出力信号を、第４のメモリブロック動作制御信号が
”Ｈ”の場合は第４のメモリブロック出力信号を、選択し、第１〜第４のメモリ読み出し
データ信号とするものとする。この場合、第１〜第４のメモリ読み出しデータ信号のタイ
ミングチャートは、図４における第１７の信号４１７となる。
【００７６】
ところで、第１のメモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４のメモリブ
ロック入力信号は、全て”Ｌ”としている。このため、第２〜第４のメモリブロック１０
２〜１０４におけるメモリブロック入力信号の電位は、図３におけるメモリブロック待機
期間１７２の電位と等価である。すなわち、第２〜第４のメモリブロック１０２〜１０４
における消費電力は、待機時の消費電力に等しい。同様に、第２のメモリブロック動作制
御信号が”Ｈ”の期間は、第１、第３、第４のメモリブロック入力信号は、全て”Ｌ”と
なっている。このため、第１、第３、第４のメモリブロック１０１、１０３、１０４にお
ける入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である
。すなわち、第１、第３、第４のメモリブロック１０１、１０３、１０４における消費電
力は、待機時の消費電力に等しい。したがって、少なくともメモリ全体の４分の３は、常
に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
【００７７】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセ
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号は変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の４分の３を待機時と同様の状態にすることができる。したがっ
て、メモリ全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称
に配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出し
ビット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモ
リブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みに
おいて、消費電流を均一にできる。
【００７８】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【００７９】
（実施の形態２）
本発明における半導体装置に搭載するメモリの第２の実施の形態として、階層構造を有す
るメモリについて、図２、図３、図５〜図８を用いて説明する。図２は、実施の形態１の
説明にも用いたメモリブロックのブロック図であり、本実施の形態における第１階層メモ
リブロックのブロック図である。図３は、実施の形態１の説明にも用いたメモリブロック
のタイミングチャートであり、本実施の形態における第１階層メモリブロックのタイミン
グチャートである。図５は、本実施の形態におけるメモリを構成するメモリブロックのブ
ロック図であり、第２階層メモリブロックのブロック図である。図６は、本実施の形態に
おけるメモリのブロック図である。図７は、本実施の形態における第２の階層のメモリブ
ロックのタイミングチャートである。図８は、本実施の形態におけるメモリのタイミング
チャートである。
【００８０】
なお、本実施の形態では、メモリアドレス信号が６ビット、すなわち６４ワードで、メモ
リ読み出し／書き込みデータ信号が４ビットのメモリについて、第１階層メモリブロック
を４個で第２階層メモリブロックを構成し、第２階層メモリブロックを４個でメモリを構
成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１）、メモリ
読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビット（ｃ≧
１）のメモリについて、ｎ階層（ｎ≧１）のメモリブロックでメモリを構成することがで
きる。
【００８１】
なお、本実施の形態における第１階層メモリブロックである図２のメモリブロック２００
と、図３に示したメモリブロック２００のタイミングチャートと、については、実施の形
態１で説明した内容がそのまま適用できるため、説明を割愛する。
【００８２】
図５において、本実施の形態における第２階層メモリブロック５００は、第１〜第４の第
１階層メモリブロック５０１〜５０４と、第２階層動作制御回路５０５と、第２階層入力
信号制御回路５０６と、第２階層出力信号制御回路５０７と、から構成される。
【００８３】
ここで、第１〜第４の第１階層メモリブロック５０１〜５０４は、図２におけるメモリブ
ロック２００である。なお、第１の第１階層メモリブロック５０１に対する入力信号線、
すなわち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロッ
ク読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第
４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図５における
第１の第１階層メモリブロック入力信号線５１３とする。また、第１の第１階層メモリブ
ロック５０１からの出力信号線、すなわち、第１〜第４のメモリブロック読み出しデータ
信号線２４０〜２４３を、図５における第１の第１階層メモリブロック出力信号線５１７
とする。
【００８４】
同様に、第２〜第４の第１階層メモリブロック５０２〜５０４に対する入力信号線、すな
わち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読
み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４の
メモリブロック書き込みデータ信号線２４４〜２４７と、を各々まとめて、図５における
第２〜第４の第１階層メモリブロック入力信号線５１４〜５１６とする。また、第２〜第
４の第１階層メモリブロック５０２〜５０４からの出力信号線、すなわち、第１〜第４の
メモリブロック読み出しデータ信号線２４０〜２４３を、図５における第２〜第４の第１
階層メモリブロック出力信号線５１８〜５２０とする。
【００８５】
第２階層動作制御回路５０５は、第１〜第４の第２階層メモリブロックアドレス信号線か
らなる第２階層メモリブロックアドレスバス信号線５１１より供給される第１〜第４の第
２階層メモリブロックアドレス信号のうち、第３、第４の第２階層メモリブロックアドレ
ス信号から、第１〜第４の第２階層メモリブロック動作制御信号線からなる第２階層メモ
リブロック動作制御バス信号線５１２に供給する第１〜第４の第２階層メモリブロック動
作制御信号を生成する機能を有する。
【００８６】
例えば、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックア
ドレス信号の電位の組み合わせが”ＬＬ”の場合、読み出しまたは書き込みの対象となる
メモリセルは、第１の第１階層メモリブロック５０１に含まれる構成とする。また、同様
に、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレ
ス信号の電位の組み合わせが”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、読み出し
または書き込みの対象となるメモリセルは、第２の第１階層メモリブロック５０２、第３
の第１階層メモリブロック５０３、第４の第１階層メモリブロック５０４に含まれる構成
とする。例えば、第３の第２階層メモリブロックアドレス信号が”Ｌ”でと第４の第２階
層メモリブロックアドレス信号が”Ｈ”の時は、第２の第１階層メモリブロック５０２が
読み出しまたは書き込みの対象となるメモリセルを含んでいる。
【００８７】
また、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアド
レス信号とが、”ＬＬ”の場合第１の第２階層メモリブロック動作制御信号を”Ｈ”とし
、第２、第３、第４の第２階層メモリブロック動作制御信号を”Ｌ”とする。同様に、第
３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号
とが、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第２、第３、第４の第２階層メ
モリブロック動作制御信号を各々”Ｈ”とし、他の第２階層メモリブロック動作制御信号
を”Ｌ”とする。
【００８８】
第２階層入力信号制御回路５０６は、第２階層メモリブロック読み出し制御信号線５０８
と、第２階層メモリブロック書き込み制御信号線５０９と、第１〜第４の第２階層メモリ
ブロック書き込みデータ信号線からなる第２階層メモリブロック書き込みデータバス信号
線５１０と、第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロ
ック動作制御バス信号線５１２と、から各々供給される第２階層メモリブロック読み出し
制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリ
ブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、
第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第１階層メモ
リブロック入力信号線５１３〜５１６に供給する第１〜第４の第１階層メモリブロック入
力信号を生成する機能を有する。
【００８９】
例えば、第１の第２階層メモリブロック動作制御信号が”Ｈ”の場合、第２階層メモリブ
ロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の
第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックア
ドレス信号と、に応じた電位を、第１の第１階層メモリブロック入力信号とする。一方、
第２、第３、第４の第１階層メモリブロック入力信号は、第２階層メモリブロック読み出
し制御信号と、第２階層メモリブロック書き込み制御信号と、第２階層メモリブロック書
き込みデータ信号と、第２階層メモリブロックアドレス信号と、の値に依らずに一定値と
する。また、同様に、第２、第３、第４の第２階層メモリブロック動作制御信号が各々”
Ｈ”の場合、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き
込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第
２の第２階層メモリブロックアドレス信号と、に応じた電位を、各々第２、第３、第４の
第１階層メモリブロック入力信号とする。一方、他の第１階層メモリブロック入力信号は
、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信
号と、第２階層メモリブロック書き込みデータ信号と、第２階層メモリブロックアドレス
信号と、の値に依らずに一定値とする。
【００９０】
第２階層出力信号制御回路５０７は、第１〜第４の第１階層メモリブロック出力信号線５
１７〜５２０から供給される第１〜第４の第１階層メモリブロック出力信号と、第２階層
メモリブロック動作制御バス信号線５１２から供給される第１〜第４の第２階層メモリブ
ロック動作制御信号と、から、第１〜第４の第２階層メモリブロック読み出しデータ信号
線からなる第２階層メモリブロック読み出しデータバス信号線５２１に供給する第１〜第
４の第２階層メモリブロック読み出しデータ信号を生成する機能を有する。
【００９１】
例えば、第１〜第４の第１階層メモリブロック出力信号のいずれかを、第１〜第４の第２
階層メモリブロック動作制御信号に応じて選択し、バッファを介して、当該メモリブロッ
ク出力信号を、第２階層メモリブロック読み出しデータ信号として、第２階層メモリブロ
ック読み出しデータバス信号線５２１に供給する。
【００９２】
図７は、第２階層メモリブロックの入出力信号に関するタイミングチャートである。図５
における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック
読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第
２階層メモリブロック書き込みデータバス信号線５１０と、から各々供給される第１〜第
４の第２階層メモリブロックアドレス信号と、第２階層メモリブロック読み出し制御信号
と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック
書き込みデータ信号と、のタイミングチャートを、図７における第１〜第４の信号７０１
〜７０４とする。なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に
記して、第１の信号７０１を表している。同様に、第１〜第４の第２階層メモリブロック
書き込みデータ信号の電位を順に記して、第４の信号７０４を表している。
【００９３】
ここで、第２階層メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図７の
第１の期間７１８を、第２階層メモリブロック書き込み期間とする。また、第２階層メモ
リブロック読み出し制御信号が”Ｈ”である期間、すなわち図７の第３の期間７２０を、
第２階層メモリブロック読み出し期間とする。さらに、第２階層メモリブロック読み出し
制御信号と第２階層メモリブロック書き込み制御信号とが共に”Ｌ”である期間、すなわ
ち図７の第２の期間７１９を、第２階層メモリブロック待機期間とする。
【００９４】
第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信
号とが”ＬＬ”の場合、第１の第２階層メモリブロック動作制御信号は”Ｈ”となり、第
２、第３、第４の第２階層メモリブロック動作制御信号は”Ｌ”となる。同様に、第３の
第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが
各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４の第２階層メモリブロック
動作制御信号は各々”Ｈ”となり、他の第２階層メモリブロック動作制御信号は”Ｌ”と
なる。したがって、第１、第２の第２階層メモリブロック動作制御信号のタイミングチャ
ートは、図７における第５、第６の信号７０５、７０６のようになる。なお、第３、第４
の第２階層メモリブロック動作制御信号のタイミングチャートは、図７には示していない
が、常に”Ｌ”である。
【００９５】
ここで、図５における第２階層入力信号制御回路５０６は、第２階層メモリブロック読み
出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メ
モリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号
と、に対して、各々第１、第２、第３、第４の第２階層メモリブロック動作制御信号との
論理積を演算することで、第１〜第４の第１階層メモリブロック入力信号を生成するもの
とする。つまり、第１の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第２階
層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第
１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリ
ブロックアドレス信号と、が第１の第１階層メモリブロック入力信号となり、第２〜第４
の第１階層メモリブロック入力信号は、全て”Ｌ”となる。
【００９６】
したがって、第１の第１階層メモリブロック５０１における、第１、第２の第２階層メモ
リブロックアドレス信号のタイミングチャートは、図７における第７の信号７０７、第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第８の信号
７０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７におけ
る第９の信号７０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図７における第１０の信号７１０となる。
【００９７】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信
号７０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信
号の電位を順に記して、第１０の信号７１０を表している。第２階層メモリブロック書き
込み期間中に第１の第１階層メモリブロック５０１に格納されたデータが、第２階層メモ
リブロック読み出し期間に読み出される。したがって、第１の第２階層メモリブロック読
み出しデータ信号のタイミングチャートは、図７における第１１の信号７１１となる。
【００９８】
同様に、第２の第１階層メモリブロック５０２における、第１、第２の第２階層メモリブ
ロックアドレス信号のタイミングチャートは、図７における第１２の信号７１２、の第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第１３の信
号７１３、の第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７に
おける第１４の信号７１４、第１〜第４の第２階層メモリブロック書き込みデータ信号の
タイミングチャートは、図７における第１５の信号７１５となる。
【００９９】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の
信号７１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ
信号の電位を順に記して、第１５の信号７１５を表している。なお、第２階層メモリブロ
ック書き込み期間中に第２の第１階層メモリブロック５０２に格納されたデータが、第２
階層メモリブロック読み出し期間に読み出される。したがって、第２の第２階層メモリブ
ロック読み出しデータ信号のタイミングチャートは、図７における第１６の信号７１６と
なる。
【０１００】
ここで、図５における第２階層出力信号制御回路５０７は、第１の第１階層メモリブロッ
ク動作制御信号が”Ｈ”の場合は第１の第１階層メモリブロック出力信号を、第２の第２
階層メモリブロック動作制御信号が”Ｈ”の場合は第２の第１階層メモリブロック出力信
号を、第３の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第３の第１階層メモ
リブロック出力信号を、第４の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第
４の第１階層メモリブロック出力信号を、各々選択し、第１〜第４の第２階層メモリブロ
ック読み出しデータ信号とするものとする。この場合、第１〜第４の第２階層メモリブロ
ック読み出しデータ信号のタイミングチャートは、図７における第１７の信号７１７とな
る。
【０１０１】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の
第１階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第１
階層メモリブロック５０２〜５０４におけるブロック入力信号の電位は、図３におけるメ
モリブロック待機期間１７２の電位と等価である。すなわち、第２〜第４の第１階層メモ
リブロック５０２〜５０４における消費電力は、待機時の消費電力に等しい。同様に、第
２の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第１、第３、第４の第１階
層メモリブロック入力信号は、全て”Ｌ”となっている。これは、第１、第３、第４の第
１階層メモリブロック５０１、５０３、５０４における入力信号の電位は、図３における
メモリブロック待機期間１７２の電位と等価である。すなわち、第１、第３、第４の第１
階層メモリブロック５０１、５０３、５０４における消費電力は、待機時の消費電力に等
しい。したがって、第２階層メモリブロック５００において、少なくともメモリブロック
全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能である。
【０１０２】
図６において、本実施の形態におけるメモリ６００は、第１〜第４の第２階層メモリブロ
ック６０１〜６０４と、動作制御回路６０５と、入力信号制御回路６０６と、出力信号制
御回路６０７と、から構成される。ここで、第１〜第４の第２階層メモリブロック６０１
〜６０４は、図５における第２階層メモリブロック５００である。つまり、本実施の形態
のメモリ６００は、メモリ６００自身とブロック図が同じ構成の第２階層メモリブロック
５００を複数有している。
【０１０３】
なお、第１の第２階層メモリブロック６０１に対する入力信号線、すなわち、図５におけ
る第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック読み出
し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第２階層
メモリブロック書き込みデータバス信号線５１０と、をまとめて、図６における第１の第
２階層メモリブロック入力信号線６１３とする。また、第１の第２階層メモリブロック６
０１からの出力信号線、すなわち、図５における第２階層メモリブロック読み出しデータ
バス信号線５２１を、図６における第１の第２階層メモリブロック出力信号線６１７とす
る。
【０１０４】
同様に、第２〜第４の第２階層メモリブロック６０２〜６０４に対する入力信号線、すな
わち、図５における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモ
リブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５
０９と、第２階層メモリブロック書き込みデータバス信号線５１０と、を各々まとめて、
図６における第２〜第４の第２階層メモリブロック入力信号線６１４〜６１６とする。ま
た、第２〜第４の第２階層メモリブロック６０２〜６０４からの出力信号線、すなわち、
図５における第２階層メモリブロック読み出しデータバス信号線５２１を、図６における
第２〜第４の第２階層メモリブロック出力信号線６１８〜６２０とする。
【０１０５】
動作制御回路６０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス
信号線６１１より供給される第１〜第６のメモリアドレス信号のうち、第５、第６のメモ
リアドレス信号から、第１〜第４のメモリブロック動作制御信号線からなるメモリブロッ
ク動作制御バス信号線６１２に供給する第１〜第４のメモリブロック動作制御信号を生成
する機能を有する。
【０１０６】
例えば、第５のメモリアドレス信号と第６のメモリアドレス信号とが、”ＬＬ”の場合、
読み出しまたは書き込みの対象となるメモリセルは、第１の第２階層メモリブロック６０
１に含まれる構成とする。また、同様に、第５のメモリアドレス信号と第６のメモリアド
レス信号とが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象
となるメモリセルは、各々第２の第２階層メモリブロック６０２、第３の第２階層メモリ
ブロック６０３、第４の第２階層メモリブロック６０４に含まれる構成とする。
【０１０７】
ここで、第５のメモリアドレス信号と第６のメモリアドレス信号と電位の組み合わせが、
”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の
メモリブロック動作制御信号を”Ｈ”とし、他のメモリブロック動作制御信号を”Ｌ”と
する。例えば、第５のメモリアドレス信号、第６のメモリアドレス信号の電位が共に”Ｌ
”の場合は、第１のメモリブロック動作制御信号を”Ｈ”とし、残りの第２〜第４のメモ
リブロック動作制御信号を”Ｌ”とする。
【０１０８】
入力信号制御回路６０６は、メモリ読み出し制御信号線６０８と、メモリ書き込み制御信
号線６０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータ
バス信号線６１０と、メモリアドレスバス信号線６１１と、メモリブロック動作制御バス
信号線６１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信
号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、
第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第２階層メモ
リブロック入力信号線６１３〜６１６に供給する第１〜第４の第２階層メモリブロック入
力信号を生成する機能を有する。
【０１０９】
例えば、第１のメモリブロック動作制御信号線が”Ｈ”の場合、メモリ読み出し制御信号
と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２
のメモリアドレス信号と、に応じた電位を、第１の第２階層メモリブロック入力信号とす
る。一方、第２、第３、第４の第２階層メモリブロック入力信号は、メモリ読み出し制御
信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号
と、の値に依らずに一定値とする。また、同様に、例えば、第２、第３、第４のメモリブ
ロック動作制御信号線が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み
制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信
号と、に応じた電位を、各々第２、第３、第４の第２階層メモリブロック入力信号とする
。一方、他の第２階層メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らず
に一定値とする。
【０１１０】
出力信号制御回路６０７は、第１〜第４の第２階層メモリブロック出力信号線６１７〜６
２０から供給される第１〜第４の第２階層メモリブロック出力信号と、メモリブロック動
作制御バス信号線６１２から供給される第１〜第４のメモリブロック動作制御信号と、か
ら、第１〜第４のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線
６２１に供給する第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【０１１１】
例えば、第１〜第４の第２階層メモリブロック出力信号のいずれかを、第１〜第４のメモ
リブロック動作制御信号に応じて選択し、バッファを介して、当該ブロック出力信号を、
メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線６２１に供給する。
【０１１２】
図８は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートで
ある。図６におけるメモリアドレスバス信号線６１１と、メモリ読み出し制御信号線６０
８と、メモリ書き込み制御信号線６０９と、メモリ書き込みデータバス信号線６１０と、
から各々供給される第１〜第６のメモリアドレス信号と、メモリ読み出し制御信号と、メ
モリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャ
ートを、図８における第１〜第４の信号８０１〜８０４とする。なお、第１〜第６のメモ
リアドレス信号の電位を順に記して、第１の信号８０１を表している。同様に、第１〜第
４のメモリ書き込みデータ信号の電位を順に記して、第４の信号８０４を表している。
【０１１３】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図８の第１の期間８１８
を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、す
なわち図８の第３の期間８２０を、メモリ読み出し期間とする。さらに、メモリ読み出し
制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図８の第２の期
間８１９を、メモリ待機期間とする。
【０１１４】
第５のメモリアドレス信号と第６のメモリアドレス信号とが”ＬＬ”の場合、第１のメモ
リブロック動作制御信号は”Ｈ”となり、第２、第３、第４のメモリブロック動作制御信
号は”Ｌ”となる。同様に、第５のメモリアドレス信号と第６のメモリアドレス信号とが
各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４のメモリブロック動作制御
信号は各々”Ｈ”となり、他のメモリブロック動作制御信号は”Ｌ”となる。したがって
、第１、第２のメモリブロック動作制御信号のタイミングチャートは、図８における第５
、第６の信号８０５、８０６のようになる。なお、第３、第４のメモリブロック動作制御
信号のタイミングチャートは、図８には示していないが、常に”Ｌ”である。
【０１１５】
ここで、図６における入力信号制御回路６０６は、メモリ読み出し制御信号と、メモリ書
き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１〜第４のメモリアド
レス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との
論理積を演算することで、第１〜第４の第２階層メモリブロック入力信号を生成するもの
とする。つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し
制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第
１〜第４のメモリアドレス信号と、が第１の第２階層メモリブロック入力信号となり、第
２〜第４の第２階層メモリブロック入力信号は、全て”Ｌ”となる。
【０１１６】
したがって、第１の第２階層メモリブロック６０１における、第１〜第４の第２階層メモ
リブロックアドレス信号のタイミングチャートは、図８における第７の信号８０７、第２
階層メモリブロック読み出し制御信号のタイミングチャートは、図８における第８の信号
８０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８におけ
る第９の信号８０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミ
ングチャートは、図８における第１０の信号８１０となる。
【０１１７】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信
号８０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信
号の電位を順に記して、第１０の信号８１０を表している。メモリ書き込み期間中に第１
の第２階層メモリブロック６０１に格納されたデータが、メモリ読み出し期間に読み出さ
れる。したがって、第１の第２階層メモリブロック読み出しデータ信号のタイミングチャ
ートは、図８における第１１の信号８１１となる。
【０１１８】
同様に、第２の第２階層メモリブロック６０２における、第１〜第４の第２階層メモリブ
ロックアドレス信号のタイミングチャートは、図８における第１２の信号８１２、第２階
層メモリブロック読み出し制御信号のタイミングチャートは、図８における第１３の信号
８１３、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８におけ
る第１４の信号８１４、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイ
ミングチャートは、図８における第１５の信号８１５となる。
【０１１９】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の
信号８１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ
信号の電位を順に記して、第１５の信号８１５を表している。なお、メモリ書き込み期間
中に第２の第２階層メモリブロック６０２に格納されたデータが、メモリ読み出し期間に
読み出される。したがって、第２の第２階層メモリブロック読み出しデータ信号のタイミ
ングチャートは、図８における第１６の信号８１６となる。
【０１２０】
ここで、図６における出力信号制御回路６０７は、第１のメモリブロック動作制御信号が
”Ｈ”の場合は第１の第２階層メモリブロック出力信号を、第２のメモリブロック動作制
御信号が”Ｈ”の場合は第２の第２階層メモリブロック出力信号を、第３のメモリブロッ
ク動作制御信号が”Ｈ”の場合は第３の第２階層メモリブロック出力信号を、第４のメモ
リブロック動作制御信号が”Ｈ”の場合は第４の第２階層メモリブロック出力信号を、各
々選択し、第１〜第４のメモリ読み出しデータ信号とするものとする。この場合、第１〜
第４のメモリ読み出しデータ信号のタイミングチャートは、図８における第１７の信号８
１７となる。
【０１２１】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の
第２階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第２
階層メモリブロック６０２〜６０４における第２階層メモリブロック入力信号の電位は、
図７における第２階層メモリブロック待機期間７１９の電位と等価である。すなわち、第
２〜第４の第２階層メモリブロック６０２〜６０４における消費電力は、待機時の消費電
力に等しい。同様に、第２の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第
１、第３、第４の第２階層メモリブロック入力信号は、全て”Ｌ”となっている。これは
、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における入力信号
の電位は、図７における第２階層メモリブロック待機期間７１９の電位と等価である。す
なわち、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における消
費電力は、待機時の消費電力に等しい。したがって、メモリ６００において、少なくとも
全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが
可能であることがわかる。
【０１２２】
さらに、先述の通り、各々の第２階層メモリブロックにおいて、メモリブロック全体の少
なくとも４分の３は、常に待機状態である。したがって、メモリ６００において、少なく
とも全体の１６分の１５は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減す
ることが可能であることがわかる。
【０１２３】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセ
ルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号を変
化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおけ
る消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は
、少なくともメモリ全体の１６分の１５を待機時と同様の状態にすることができる。した
がって、全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称に
配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出しビ
ット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ
ブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みにお
いて、消費電流を均一にできる。
【０１２４】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例１】
【０１２５】
本実施例では、本発明における半導体装置に搭載するメモリの例を、図９を用いて説明す
る。図９（Ａ）、図９（Ｂ）は、本発明における半導体装置に搭載するメモリを、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ ＲＡＭ）とした場合の、メモリセル（図９（Ａ））と、列ＲＷ回路（
図９（Ｂ））と、の例である。また、図９（Ｃ）、図９（Ｄ）は、本発明における半導体
装置に搭載するメモリを、マスクＲＯＭとした場合の、メモリセル（図９（Ｃ））と、列
ＲＷ回路（図９（Ｄ））と、の例である。
【０１２６】
まず、本発明におけるメモリを、図９（Ａ）のメモリセルと、図９（Ｂ）の列ＲＷ回路を
用いて構成した場合について説明する。
【０１２７】
図９（Ａ）において、メモリセルは、ワード信号線９０１と、第１、第２のビット信号線
９０２、９０３と、第１、第２のスイッチトランジスタ９０４、９０５と、第１、第２の
インバータ９０６、９０７と、から構成される。第１、第２のスイッチトランジスタ９０
４、９０５のゲート電極は、ワード信号線９０１に電気的に接続されている。また、第１
、第２のスイッチトランジスタ９０４、９０５のドレイン電極は、各々第１、第２のビッ
ト信号線９０２、９０３と電気的に接続されている。第１のインバータ９０６の入力端子
と、第２のインバータ９０７の出力端子と、第１のスイッチトランジスタ９０４のソース
電極と、は電気的に接続されている。第２のインバータ９０７の入力端子と、第１のイン
バータ９０６の出力端子と、第２のスイッチトランジスタ９０５のソース電極と、は電気
的に接続されている。第１、第２のインバータ９０６、９０７でラッチ９０８が構成され
る。
【０１２８】
なお、図９（Ａ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０
４〜２１９に相当する。但し、書き込みワード信号線と、読み出しワード信号線と、を共
通にして、ワード信号線９０１としている。また、読み出しビット信号線と、書き込みビ
ット信号線と、を共通にして、且つ、正信号と負信号とを供給する１対の信号線、すなわ
ち第１、第２のビット信号線９０２、９０３としている。
【０１２９】
図９（Ｂ）において、列ＲＷ回路は、第１、第２のビット信号線９０２、９０３と、セン
スアンプ９１１と、第１、第２のトランジスタ９１２、９１３と、インバータ９１４と、
読み出し制御信号線９１５と、読み出しデータ信号線９１６と、書き込み制御信号線９１
７と、書き込みデータ信号線９１８と、反転書き込みデータ信号線９１９と、から構成さ
れている。
【０１３０】
センスアンプ９１１は、第１、第２のビット信号線９０２、９０３と、読み出し制御信号
線９１５と、読み出しデータ信号線９１６と、電気的に接続されている。第１、第２のト
ランジスタ９１２、９１３のゲート電極は、書き込み制御信号線９１７と電気的に接続さ
れており、ドレイン電極は、各々第１、第２のビット信号線９０２、９０３と電気的に接
続されており、ソース電極は、各々書き込みデータ信号線９１８、反転書き込みデータ信
号線９１９と電気的に接続されている。インバータ９１４の入力端子、出力端子は、各々
書き込みデータ信号線９１８、反転書き込みデータ信号線９１９と電気的に接続されてい
る。
【０１３１】
なお、図９（Ｂ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当
する。但し、読み出しビット信号線と、書き込みビット信号線と、を共通にして、且つ、
正信号と負信号とを供給する１対の信号線、すなわち第１、第２のビット信号線９０２、
９０３としている。
【０１３２】
センスアンプ９１１は、読み出し制御信号線９１５の電位が”Ｈ”の場合に動作し、第１
のビット信号線９０２と、第２のビット信号線９０３と、から各々供給される第１のビッ
ト信号と、第２のビット信号と、の微小な電位差から、第１、第２のビット信号の電位を
高速に検出し、読み出しデータ信号線９１６に、読み出しデータ信号を供給する機能を有
する。また、書き込みデータ信号線９１８から供給される書き込みデータ信号は、インバ
ータ９１４により、反転書き込みデータ信号として反転書き込みデータ信号線９１９に供
給される。
【０１３３】
次に、メモリの動作について、説明する。
【０１３４】
メモリ書き込み動作について説明する。まず、図９（Ｂ）において書き込み制御信号線９
１７に供給する書き込み制御信号を”Ｈ”とする。続いて、書き込みデータ信号線９１８
より、書き込みデータ信号を供給する。ここでは、例えば”Ｈ”とする。この時、反転書
き込みデータ信号線９１９より供給される反転書き込みデータ信号は”Ｌ”となる。書き
込みデータ信号と、反転書き込みデータ信号と、は、各々第１、第２のトランジスタ９１
２、９１３と、を介して、第１、第２のビット信号線９０２、９０３に、第１、第２のビ
ット信号として供給され、各々”Ｈ”、”Ｌ”、となる。
【０１３５】
続いて、図９（Ａ）においてワード信号線９０１に供給されるワード信号を”Ｈ”とする
。この時、ラッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９
０７の出力と、が”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入
力と、が”Ｌ”となり、メモリセルへのデータの書き込みが完了する。
【０１３６】
次いで、メモリ読み出し動作について説明する。まず、図９（Ｂ）に示した、書き込み制
御信号線９１７に供給する書き込み制御信号を”Ｌ”とし、第１、第２のビット信号線９
０２，９０３の電位を、フロート状態とする。続いて、ワード信号線９０１に供給される
ワード信号を”Ｈ”とする。この時、ラッチ９０８で保持している電位が、第１、第２の
ビット信号として、第１、第２のビット信号線９０２、９０３に供給される。例えば、ラ
ッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９０７の出力と
、に”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入力と、に”Ｌ
”となるデータが格納されている場合、第１、第２のビット信号は、それぞれ”Ｈ”、”
Ｌ”となる。ここで、読み出し制御信号線９１５に供給する読み出し制御信号を”Ｈ”と
する。この時、センスアンプ９１１により、読み出しデータ信号線９１６に、読み出しデ
ータ信号として、”Ｈ”が供給される。すなわち、データが読み出されたことになる。
【０１３７】
次に、本発明におけるメモリを、図９（Ｃ）のメモリセルと、図９（Ｄ）の列ＲＷ回路を
用いて構成した場合について説明する。
【０１３８】
図９（Ｃ）において、メモリセルは、ワード信号線９２１と、ビット信号線９２２と、メ
モリトランジスタ９２３と、から構成される。メモリトランジスタ９２３のゲート電極は
、ワード信号線９２１に電気的に接続されている。メモリトランジスタ９２３のドレイン
電極は、ビット信号線９２２と電気的に接続されている。メモリトランジスタ９２３のソ
ース電極は、接地配線と電気的に接続されている。なお、図９（Ｃ）では、メモリセルが
、データ”Ｌ”を格納している例を示している。データ”Ｈ”を格納している例の場合に
は、メモリトランジスタ９２３のソース電極を、浮遊状態としておけばよい。すなわち、
メモリトランジスタ９２３のソース電極を、接地配線と電気的に接続するか否かにより、
データ”Ｌ”かデータ”Ｈ”を格納することが出来る。
【０１３９】
なお、図９（Ｃ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０
４〜２１９に相当する。但し、書き込み機能は有していないため、書き込みワード信号線
と、書き込みビット信号線は存在しない。
【０１４０】
図９（Ｄ）において、列ＲＷ回路は、ビット信号線９２２と、ラッチ回路９３１と、トラ
ンジスタ９３２と、読み出しデータ信号線９３３と、読み出し制御信号線９３４と、から
構成されている。
【０１４１】
ラッチ回路９３１は、ビット信号線９２２と、読み出しデータ信号線９３３と、電気的に
接続されている。トランジスタ９３２のゲート電極と、ソース電極と、ドレイン電極とは
、各々読み出し制御信号線９３４と、電源線と、ビット信号線９２２と、電気的に接続さ
れている。
【０１４２】
なお、図９（Ｄ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当
する。但し、書き込み機能は有していないため、書き込みデータ信号線と、書き込み制御
信号線は存在しない。
【０１４３】
次に、メモリの動作について、説明する。
【０１４４】
まず、図９（Ｄ）に示した読み出し制御信号線９３４に供給する読み出し制御信号を”Ｌ
”とする。この時、トランジスタ９３２より、”Ｈ”電位がビット信号線９２２に供給さ
れ、ビット信号線９２２の電位は”Ｈ”となる。また、ラッチ回路９３１には、”Ｈ”が
格納される。また、読み出しデータ信号線９３３に、読み出しデータ信号として、”Ｈ”
が供給される。続いて、読み出し制御信号を”Ｈ”とする。この時、ラッチ回路９３１に
より、ビット信号線９２２の電位は”Ｈ”のままである。また、読み出しデータ信号も”
Ｈ”のままである。
【０１４５】
引き続き、図９（Ｃ）に示したワード信号線９２１に供給されるワード信号を”Ｈ”とす
る。この時、メモリトランジスタ９２３より、ビット信号線９２２に、ビット信号として
、”Ｌ”が供給される。すると、ラッチ回路９３１には、”Ｌ”が格納され、読み出しデ
ータ信号も”Ｌ”となる。
【０１４６】
なお、ここでは、メモリセルが、データ”Ｌ”を格納している例を示している。一方、メ
モリセルが、データ”Ｈ”を格納している場合には、ワード信号線９２１に供給されるワ
ード信号を”Ｈ”とした時、メモリトランジスタ９２３は、ビット信号を駆動する能力は
無い。すなわち、ラッチ回路９３１には、”Ｈ”が格納されたままで、読み出しデータも
”Ｈ”のままである。すなわち、データが読み出されたことになる。
【０１４７】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供する。
【実施例２】
【０１４８】
本実施例では、本発明における半導体装置に搭載するメモリの配置例として、図１０を用
いて説明する。図１０は、本発明における半導体装置に搭載するメモリが４つのメモリブ
ロックを有する場合の配置例である。
【０１４９】
図１０において、メモリ１０００は、第１〜第４のメモリブロック１００１〜１００４と
、制御回路１００５と、メモリ入出力バス信号線１００６と、第１〜第４のメモリブロッ
ク入出力バス信号線１００７〜１０１０と、から構成される。ここで、メモリ入出力バス
信号線１００６は、メモリ１０００の入力信号線と、出力信号線と、をまとめて表した信
号線である。例えば、図１のメモリ１００における、メモリ読み出し制御信号線１０８と
、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、メモ
リアドレスバス信号線１１１と、メモリ読み出しデータバス信号線１２１と、をまとめて
表した信号線である。また、第１〜第４のメモリブロック入出力バス信号線１００７〜１
０１０は、第１〜第４のメモリブロック１００１〜１００４における入力信号線と、出力
信号線と、を各々まとめて表した信号線である。例えば、図１のメモリ１００における、
第１〜第４のメモリブロック入力信号線１１３〜１１６と、第１〜第４のメモリブロック
出力信号線１１７〜１２０と、を各々まとめて表した信号線である。
【０１５０】
制御回路１００５は、メモリブロック以外の回路をまとめて表した回路である。例えば、
図１のメモリ１００において、動作制御回路１０５と、入力信号制御回路１０６と、出力
信号制御回路１０７と、をまとめて表した回路である。
【０１５１】
図１０において、第２のメモリブロック１００２は、第１のメモリブロック１００１と、
垂直軸に対して線対称に配置されている。また、第３のメモリブロック１００３は、第１
のメモリブロック１００１と、水平軸に対して線対称に配置されている。さらに、第４の
メモリブロック１００４は、第１のメモリブロック１００１と、点対称に配置されている
。
【０１５２】
このように、第１〜第４のメモリブロック１００１〜１００４を配置することで、第１〜
第４のメモリブロック入出力バス信号線１００７〜１０１０は、概ね長さを等しくするこ
とができる。つまり、メモリブロック入出力バス信号線に負荷される容量は、概ね等しく
することができる。したがって、各々のメモリブロックに対するデータ読み出し、及びデ
ータ書き込み時に、メモリブロック入出力バス信号線の充電・放電における消費電力は概
ね等しくすることができる。
【０１５３】
さて、メモリを搭載する半導体装置の設計では、メモリの最高消費電力を想定して電源分
配、放熱対策などを施す必要がある。つまり、読み出しまたは書き込みの対象となるメモ
リセルの物理アドレスに依存して、消費電力が異なる場合は、設計コストが増大すること
になる。一方、本実施例におけるメモリを搭載する半導体装置では、メモリセルの物理ア
ドレスに依存せずに、消費電力を低減することができる。
【０１５４】
なお、本実施例におけるメモリは、階層構造とすることができる。すなわち、図１０にお
ける第１〜第４のメモリブロック１００１〜１００４を、第２階層メモリブロックとし、
各々複数の第１階層メモリブロックから構成することができる。この場合、図１０のメモ
リ１０００における第１〜第４のメモリブロック１００１〜１００４と同様に、第１〜第
４の第１階層メモリブロックを配置すれば良い。
【０１５５】
また、一般に、メモリをｎ（ｎ≧２）階層とすることができる。すなわち、メモリを、第
ｎ階層メモリブロックから構成し、第ｍ（２≦ｍ≦ｎ）階層メモリブロックを、第（ｍ−
１）階層メモリブロックから構成することができる。この場合、第ｍ階層メモリブロック
は、図１０のメモリ１０００における第１〜第４のメモリブロック１００１〜１００４と
同様に、第１〜第４の第（ｍ−１）階層メモリブロックを配置すれば良い。
【０１５６】
なお、階層数を増やしても、メモリブロックを対称的に配置することで、読み出しまたは
書き込みの対象となるメモリセルの物理アドレスに依存せずに、消費電力を一定に近づけ
ることができる。
【０１５７】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで
構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例３】
【０１５８】
本発明のメモリは、メモリを具備したあらゆる分野の電子機器に用いることが可能である
。つまり、本発明はメモリを具備した電子機器を含むものである。例えば、本発明のメモ
リを適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型デ
ィスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（
カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等
の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられ
る。それら電子機器の具体例を図１１に示す。
【０１５９】
図１１（Ａ）、図１１（Ｂ）は、デジタルカメラを示している。図１１（Ｂ）は、図１１
（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、
レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取
り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデ
ータをメモリ２１１６に記憶させておく構成となっている。本発明のメモリを不揮発性の
メモリ２１１６に適用することができる。
【０１６０】
また、図１１（Ｃ）は、携帯電話を示しており、携帯情報端末の１つの代表例である。こ
の携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯
電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番
号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。
本発明のメモリは当該メモリ２１２５に適用することができる。
【０１６１】
また、図１１（Ｄ）は、デジタルプレーヤーを示しており、音響再生装置の１つの代表例
である。図１１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メ
モリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２
１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２
は、本発明のメモリを用いることができる。例えば、記録容量が２０〜２００ギガバイト
（ＧＢ）の大容量メモリを用い、操作部２１３３を操作することにより、映像や音声（音
楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を
表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効
である。なお、メモリ部２１３２は取り出し可能な構成としてもよい。
【０１６２】
また、図１１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブ
ックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んで
いる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる
構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記
憶装置を用いることができる。例えば、記録容量が２０ギガバイト〜２００ギガバイト（
ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映
像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４は、取り出し
可能な構成としてもよい。
【０１６３】
以上の様に、本発明の適用範囲は極めて広く、メモリを有するものであればあらゆる分野
の電子機器に用いることが可能である。本発明のメモリは大容量でかつ低消費電力である
ため、図１１に示すようなバッテリー駆動の電子機器において、バッテリー駆動時間に影
響を与えず、大容量のデータを持ち運びできることを可能にする。
【実施例４】
【０１６４】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲ
ＡＭ（ＳＲＡＭ）を構成する一例について、図１２〜図１４を参照して説明する。
【０１６５】
図１２（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とす
る結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなど
によって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半
導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用すること
も可能である。
【０１６６】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（
トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。
そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソー
ス領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０
、１５１１を形成する。その半導体層１５１０、１５１１の形状はレイアウトの適切さを
考慮して決められる。
【０１６７】
図１２（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図１
２（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、
フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジス
トを用いる場合には、図１２（Ｂ）で示すマスクパターン１５２０は、遮光部として作製
される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また
、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。こ
のフォトマスクのパターンは、例えば、パターンの角部において、一辺が１０μｍ以下の
大きさの直角三角形を削除している。
【０１６８】
図１２（Ｂ）で示すマスクパターン１５２０は、その形状が、図１２（Ａ）で示す半導体
層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が
転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写さ
れていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめら
かにした、丸め部を設けても良い。
【０１６９】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも
一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である
。そして、図１３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１
２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して
形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。
また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート
配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によって
その形状を絶縁層上に作り込む。
【０１７０】
このゲート配線を形成するためのフォトマスクは、図１３（Ｂ）に示すマスクパターン１
６２１を備えている。このマスクパターン１６２１は、角部において、一辺が１０μｍ以
下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５以上の長さの
直角三角形を削除している。図１３（Ｂ）で示すマスクパターン１６２１は、その形状が
、図１３（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合
、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１
の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１
６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、
ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５以
上に角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による
微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に
集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を有
する。
【０１７１】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間
絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った
有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６
１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。
また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても
良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物に
より半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１７２】
層間絶縁層には所定の位置に開口部が形成されている。例えば、下層にあるゲート配線や
半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成さ
れる配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチン
グ加工により所定のパターンに形成される。そして、図１４（Ａ）で示すように、半導体
層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を
連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈
曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタ
クト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線
幅が広がるように変化する。
【０１７３】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１４（Ｂ）に示すマス
クパターン１７２２を備えている。この場合においても、配線は、その角部において一辺
が１０μｍ以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５
以上の長さの直角三角形を削除し、角部が丸みをおびるパターンを有せしめる。角部は、
線幅の１／２以下で、１／５以上に角部に丸みをおびさせる。このような配線は、凸部は
プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄の
ときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として
歩留まり向上が甚だしく実現できるという効果を有する。配線の角部がラウンドをとるこ
とにより、電気的にも伝導させ易くなる。また、複数の平行配線では、ゴミを洗い流すの
にはきわめて好都合である。
【０１７４】
図１４（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型薄
膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ１
７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１７
２４とｐチャネル型薄膜トランジスタ１７２６はインバータを構成している。この６つの
薄膜トランジスタを含む回路はＳＲＡＭを形成している。これらの薄膜トランジスタの上
層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１７５】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安価
に提供することができる。
【実施例５】
【０１７６】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１５及び
図１６を参照して説明する。
【０１７７】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳト
ランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１５はこれら
の回路を構成する薄膜トランジスタの断面構造を示す図である。図１５には、ｎチャネル
型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２
４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄膜
トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている。
ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成され
ている。また、図１６（Ａ）〜（Ｅ）は、図１５で示すｎチャネル型薄膜トランジスタ１
８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５
、ｐチャネル型薄膜トランジスタ１８２３にそれぞれ対応する上面図であり、併せて参照
することができる。
【０１７８】
図１５において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリア
の流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配
線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域１
８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５
に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜ト
ランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されて
いる。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成され
る。
【０１７９】
図１６（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８０
９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されてい
る。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成
されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン
種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１
８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８
０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９
において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の
不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわ
ち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１８０】
両側にＬＤＤを有する薄膜トランジスタは、電源回路の整流用のＴＦＴや、論理回路に用
いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トラン
ジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧が
印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１８１】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、そ
れらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成
することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する
必要もないからである。
【０１８２】
図１５において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純物
領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１
８０５に形成されている。図１６（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ１
８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片
側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、
第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤ
Ｄを形成することができる。
【０１８３】
片側にＬＤＤを有する薄膜トランジスタは、ソース電極及びドレイン電極間に正電圧のみ
、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、イ
ンバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄
膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成
する薄膜トランジスタに適用すればよい。
【０１８４】
図１５において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶縁
層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には
、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導
体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域
１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１
８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不
純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも
可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極とし
て機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また
、第１導電層１８０３は、図１６（Ｃ）に示すように、第２導電層１８０２を補助的な電
極として利用することにより、電極として十分に機能させることができる。このように、
第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることに
より、容量素子１８２４を自己整合的に形成することができる。
【０１８５】
容量素子は、実施例６で後述する無線チップの電源回路が有する保持容量、あるいは共振
回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負
両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが
必要である。
【０１８６】
図１６（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されてい
る。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さ
を適宜設定して抵抗素子を構成することができる。
【０１８７】
抵抗素子は、実施例６で後述する無線チップの変調復調回路が有する抵抗負荷として用い
られる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれ
ばよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、
金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子の
ばらつきを小さくすることができ好ましい。
【０１８８】
図１６（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体層１８０５に
不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタク
トを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９の構成は第１
導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型薄膜ト
ランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチャネル型薄膜
トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物と
して硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレ
イン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１８９】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方に
対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、
電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は
窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、
Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８
０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することがで
きる。ゲート絶縁層として機能する絶縁層１８０８対してこの処理を行うことにより、こ
の絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタ
のしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆
動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁
層として機能する絶縁層１８０８として適用することができる。また、トランジスタの駆
動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶
縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わ
せてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同様に
この絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、
このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であ
るので、大きな電荷容量を持つ容量素子を形成することができる。
【０１９０】
図１５及び図１６を参照して説明したように、膜厚の異なる導電層を組み合わせることに
より、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域
と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜か
らなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用
いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジ
ストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの
厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリット
を設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃
のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１９１】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設
置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領
域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。
図１６（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形
成することができる。このような領域は、半導体層上において有効であるが、それ以外の
領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク又はレチクル
を用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密
度を高めることができる。
【０１９２】
図１５及び図１６の場合には、第１導電層はタングステン、クロム、タンタル、窒化タン
タルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしくは化
合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン、クロム、タ
ンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とす
る合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第
２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレート
の差が生じるようにする。一例として、第１導電層に窒化タンタルを用い、第２導電層と
してタングステン膜を用いることができる。
【０１９３】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パタ
ーンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、
容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示
している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことな
く作り込み、集積化することができる。
【０１９４】
以上のような薄膜トランジスタにより、半導体装置を構成することで、高性能且つ低消費
電力の無線チップを、より軽量で安価に提供することができる。
【実施例６】
【０１９５】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以
下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リー
ダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込む、ま
たは、データを読み出すことができる。
【０１９６】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。バーコ
ードなどを利用した商品管理は広く一般的に用いられているが、バーコードはデータを光
学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無
線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理を効率化、
低コスト化することができる。その他、乗車券、航空旅客券、料金の自動精算など、広範
に応用することができる。
【０１９７】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高
まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩を防止す
ることができる。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、
ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が
考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算
回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号
化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方
式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗
号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いず
れも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することに
より、メモリの大容量化しても、消費電力があがることを回避することができる。
【０１９８】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップ
について図１７〜図１９を用いて説明する。図１７は、無線チップのブロック図であり、
図１８は無線チップのレイアウト図であり、図１９は無線チップの断面図である。
【０１９９】
まず、図１７を用いて無線チップのブロック構成を説明する。図１７において、無線チッ
プ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ
２６０５と、からなる演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、
電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路
２６１２と、変調回路２６１３と、電源管理回路２６１４と、からなるアナログ部２６１
５と、から構成される。コントローラ２６０５は、ＣＰＵインターフェース（ＣＰＵＩＦ
）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１
９と、から構成される。なお、図１７では、説明の簡単化のため、通信信号を受信信号２
６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体とされた信号で
あり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６
２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２によ
り復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アン
テナ２６０７より送信される。
【０２００】
図１７において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アン
テナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路
２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無
線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線
チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して
立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理
回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比
を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”
または”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパ
スフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号
２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共
振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１
４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６
０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周
波数とデューティー比を変更するための制御信号を生成する。
【０２０１】
本実施例における無線チップの動作を説明する。まず、リーダ／ライタより送信された受
信信号２６２０により、無線チップ２６０１が暗号文２６２２データを含む信号を受信す
る。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で
制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。こ
こで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固
有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマ
ンドを受信したとする。
【０２０２】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗
号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４
を用いて暗号文を解読（復号）する。復号された暗号文（復号文２６２３）は、制御レジ
スタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。な
お、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、
制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求す
るアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに
対するアクセス信号を生成する機能を有している。
【０２０３】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回
路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信す
る。
【０２０４】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰ
Ｕと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説
明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能
である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハ
ードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理す
る方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併
用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演
算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【０２０５】
次に、図１８を用いて、無線チップのレイアウト構成について説明する。なお、図１８に
おいて、図１７に相当する部分には、同一の番号を付し、説明を省略する。
【０２０６】
図１８において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃ
ｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバ
ンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナ
を貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。
したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品
を配置しないことが望ましい。
【０２０７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源
電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、
演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣパ
ッド２７０７を介して、ＦＰＣから無線チップ２６０１に電源電圧を供給し、また、アン
テナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を
動作させることが可能になる。したがって、不良解析が効率的に行える。
【０２０８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有
効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針の
ピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用
いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板
上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する
工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線
チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別
できるので、生産コストを削減することができる。
【０２０９】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の
伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがっ
て、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また
、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送
受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合に
も、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載
した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することがで
きる。
【０２１０】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶
縁表面を有する大型基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより
作製すると、製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には
、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の
完成後の取り扱いに多様性を持たせることができる。また、本発明の半導体装置は、ＳＯ
Ｉ基板を用いて形成されていてもよい。
【０２１１】
このような無線チップの断面図を図１９に示す。まず実施例５（図１５参照）で述べたよ
うに、配線１８０４まで形成する。配線１８０４を覆うように、絶縁層１８５３を形成す
る。絶縁層１８５３は、無機材料又は有機材料を用いることができる。無機材料は、酸化
珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、
ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用い
ることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格
構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳
香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基
として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは
、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０２１２】
接続領域１８５０において、配線１８０４と同時に形成される配線１８５１が露出するよ
うに、絶縁層１８５３に開口部を形成する。開口部において、上端の角部は丸みを帯び、
側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することがで
きるからである。
【０２１３】
開口部には、接続配線１８５２を形成する。接続配線１８５２はアルミニウム（Ａｌ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の
元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またイン
ジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜
鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線１８
５２はｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２
、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３といっ
た領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
【０２１４】
絶縁層１８５３、及び接続配線１８５２を覆うように絶縁層１８５４を形成する。絶縁層
１８５４は、絶縁層１８５３と同様に作製することができる。
【０２１５】
絶縁層１８５３上に設けられた接続配線１８５２が露出するように、絶縁層１８５４に開
口部を形成する。開口部内に、導電性微粒子１８５５を有する異方性導電体１８５６を設
け、導電層１８５７を有するＦＰＣ（フレキシブルプリントサーキット）１８５８を接続
する。このようにして、本発明に係る無線チップを作製することができる。
【０２１６】
なお、アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい
。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨ
ｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイ
ポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。
以下、無線チップに接続されるアンテナ形状について説明する。
【０２１７】
図２０（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図
２０（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線
チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ
１６０２は矩形状に折れ曲がっている。
【０２１８】
図２０（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に
設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折
れ曲がっている。
【０２１９】
図２０（Ｃ）には、矩形状に折れ曲がった外付けアンテナ１６０４が無線チップ１６０１
の両端に設けられた形態を示す。
【０２２０】
図２０（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設け
られている形態を示す。
【０２２１】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを
選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナで
あってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであ
ってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい
。
【０２２２】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい
。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナ
を小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返
し使用することが可能である。
【０２２３】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂
の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、
フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい
。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好まし
い。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（
ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ
３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられ
る。さらには、複数の強誘電体材料を混合して用いてもよい。
【実施例７】
【０２２４】
本実施例では、無線チップの作製方法を説明する。本発明に係る無線チップを構成する各
回路を薄膜トランジスタで作製することができる。本実施形態では、無線チップを構成す
る回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓
性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示
す。
【０２２５】
本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル
型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「ｎｃｈ−Ｔ
ＦＴ」とも表記する。）、コンデンサ、及び電源回路などに設けられる高耐圧型のｎチャ
ネル型ＴＦＴを代表的に示す。以下、図２１〜図２６に図示する断面図を用いて、無線チ
ップの作製方法を説明する。
【０２２６】
基板２６０にガラス基板を用いる。図２１（Ｐ１）に示すように、基板２６０上に３層２
６１ａ〜２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズ
マＣＶＤ装置により、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ
ｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタ
ングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍ
の酸化シリコン膜をスパッタリング装置で成膜する。
【０２２７】
第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の
表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成さ
れることで、のちに素子形成層を他の基板に転載するときに、基板２６０を分離しやすく
なる。第１層２６１ａは、素子形成層を作製している間、第２層２６１ｂの密着性を維持
するための層である。
【０２２８】
第２層２６１ｂには、タングステン（Ｗ）他、モリブデン（ＭＯ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（ＣＯ）、ジルコニウム
（Ｚｒ）、亜鉛（ＺＮ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）
、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）の金属膜や、これらの金属の化合物からなる
膜が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることがで
きる。
【０２２９】
図２１（Ｐ２）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成す
る。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、Ｎ
Ｈ３、Ｈ２を用いて酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する
。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２
層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ４、Ｎ２Ｏを原料ガスに用いて、酸化窒
化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素
の組成比は０．５％以下とする。
【０２３０】
次いで、図２１（Ｐ３）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１
を形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により
、原料ガスにＳｉＨ４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。
非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とす
る。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ４レーザの第２高調波（波長５３２
ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効
率の点で３次以上の高次の高調波より優れている。照射面において、ビームの形状が長さ
５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるよ
うに光学系を調整する。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速
度で移動する。
【０２３１】
結晶性シリコン膜２７１を形成した後、結晶性シリコン膜２７１にｐ型不純物を添加する
。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン
（Ｂ２Ｈ６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコ
ンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく
、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シ
リコン膜２７１が真性シリコンとなるようにする効果がある。この工程は必要に応じて行
えばよい。
【０２３２】
図２１（Ｐ４）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２
７３〜２７６を形成する。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成
領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデン
サの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソ
グラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクに
して、ドライエッチング装置により、エッチング剤にＳＦ６、Ｏ２を用いて結晶性シリコ
ン膜２７１をエッチングすることで、所定の形状の半導体層２７３〜２７６を形成する。
【０２３３】
図２２（Ｐ５）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、
ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する（図２２
参照）。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、イオ
ンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピング
が終了したらレジストＲ３１を除去する。
【０２３４】
図２２（Ｐ５）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないよう
することを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０１５ａ
ｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度でボロンを添加すれば
よい。図２２（Ｐ５）の工程は必要に応じて行えばよい。
【０２３５】
次いで、図２２（Ｐ６）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁
膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶ
Ｄ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シ
リコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ形成する。
【０２３６】
図２２（Ｐ７）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、
コンデンサの半導体層２７６にｎ型不純物を添加する。ドーピングガスに水素で希釈した
ホスフィン（ＰＨ３）を用いて、イオンドーピング装置により半導体層２７６にリンをド
ーピングし、半導体層２７６全体にｎ型不純物領域２７９を形成する。ドーピング工程が
終了したら、レジストＲ３２を除去する。
【０２３７】
図２２（Ｐ８）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１
は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とす
る。１層目は厚さ３０ｎｍの窒化タンタル、２層目は厚さ３７０ｎｍのタングステンとす
る。窒化タンタル、タングステンはそれぞれスパッタリング装置で成膜する。
【０２３８】
次いで、導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング
装置により導電膜２８１をエッチングして、図２３（Ｐ９）に示すように、第１導電膜２
８４〜２８６を半導体層２７３〜２７６上に形成する。第１導電膜２８３〜２８５はＴＦ
Ｔのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦ
Ｔよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１
導電膜２８６はコンデンサの一方の電極を構成する。
【０２３９】
導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（Ｉ
ｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチン
グ装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするためＣ
ｌ２、ＳＦ６、Ｏ２の混合ガスを用い、つぎに、処理室に導入するエッチング剤をＣｌ２
ガスのみに変更し、タンタル窒化物をエッチングする。
【０２４０】
図２３（Ｐ１０）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成す
る。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜
２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合
的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域
２９０、２９１が自己整合的に形成される。水素で希釈したホスフィン（ＰＨ３）をドー
ピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加す
る。図２３（Ｐ１０）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程
である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０１６ａｔｏｍｓ
／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の範囲で含まれるようにする。
【０２４１】
図２３（Ｐ１１）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成し
、ｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層は、ｎ型不純
物領域として残す部分がレジストＲ３４に覆われているため、露出している半導体層２７
３がｐ型不純物領域となる。第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃
度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆
われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。ｐ型不純物
領域の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用いる。ドーピ
ングが終了したらレジストＲ３４を除去する。
【０２４２】
図２３（Ｐ１２）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９
６を形成する。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。ま
ず、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン
膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ４
、Ｎ２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する
。フォトリソグラフィ工程によりレジストを形成する。このレジストを用いて、まず、上
層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジス
トを除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９
３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエ
ッチングされ、絶縁膜２７７は第１導電膜２８３〜２８６と絶縁層２９３〜２９６の下部
のみ残る。
【０２４３】
図２４（Ｐ１３）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成す
る。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物
を添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶
縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２８９にさらにｎ型不純物が
添加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導
電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また
、ｎ型低濃度不純物領域２８８、２８９において絶縁層２９４と重なる領域２７４ｅ、２
７４ｄは、そのままｎ型低濃度不純物領域として確定する。半導体層２７５も半導体層２
７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ
型低濃度不純物領域２７５ｅ、２７５ｄが形成される。また、第１導電膜２８６および絶
縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型
高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１
導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する
。
【０２４４】
ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピング
ガスに水素で希釈したホスフィン（ＰＨ３）を用いればよい。ｎチャネル型ＴＦＴのｎ型
高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０
２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲になるように、
リンがドーピングされる。
【０２４５】
レジストＲ３５を除去し、図２４（Ｐ１４）に示すように、キャップ絶縁膜２９８を形成
する。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置に
より酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒
化シリコン膜の原料ガスには、ＳｉＨ４、Ｎ２Ｏを用いる。キャップ絶縁膜２９８を成膜
した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７３〜２７６に添加した
ｎ型不純物およびｐ型不純物を活性化する。
【０２４６】
図２４（Ｐ１５）に示すように、第１層間絶縁膜３００を形成する。本実施例では、第１
層間絶縁膜３００を２層構造とする。１層目の絶縁膜として、プラズマＣＶＤ装置により
原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を１
００ｎｍの厚さに形成する。２層目の絶縁膜には、プラズマＣＶＤ装置により原料ガスに
ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）
を６００ｎｍの厚さに形成する。
【０２４７】
フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜３００およびキ
ャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に
導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのチタン
、４０ｎｍの窒化チタン、５００ｎｍの純アルミニウム、１００ｎｍの窒化チタンの順に
積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とド
ライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０３〜３１４を形
成する。
【０２４８】
なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜
と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１
導電膜とのコンタクト部分は半導体層上をさけて形成されている。
【０２４９】
第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よ
って、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８５でなる積層構造のＭＩ
Ｓ型コンデンサが形成される。第２導電膜３１４はアンテナ回路の端子であり、後の工程
で、アンテナ３２２が接続される。
【０２５０】
図２５（Ｐ１６）に示すように、第２層間絶縁膜３１６を形成する。第２層間絶縁膜３１
６には、第２導電膜３０２、３１６に達するコンタクトホールを形成する。第２層間絶縁
膜３１６を感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さで
ポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像す
ることでコンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを
焼成する。
【０２５１】
さらに、第２層間絶縁膜３１６上に導電膜を形成する。フォトリソグラフィ工程とエッチ
ング工程により、この導電膜を所定の形状に加工し、第３導電膜３２０を形成する。第３
導電膜３２０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で成
膜する。第３導電膜３２０はアンテナ３２２をアンテナ回路の端子（第２導電膜３１４）
と接続するためのアンテナのバンプである。
【０２５２】
図２５（Ｐ１７）に示すように、開口部が形成された第３層間絶縁膜３２１を形成する。
ここでは、第２層間絶縁膜３１６と同様の方法で、感光性ポリイミドで形成する。開口部
はアンテナ３２２を形成する領域に形成される。
【０２５３】
図２５（Ｐ１７）に示すように、アンテナ３２２を形成する。蒸着装置により、メタルマ
スクを用いてアルミニウムを蒸着し、所定の形状のアンテナ３２２を開口部に形成する。
【０２５４】
図（Ｐ１）〜（Ｐ１７）に示す工程を経て、基板２６０上に無線チップを構成する回路が
形成される。次に、図２６に示すように、無線チップを可撓性基板との中に封止する工程
を説明する。
【０２５５】
アンテナ３２２を保護するための保護絶縁層３２３を形成する。そして、フォトリソグラ
フィ工程とエッチング工程を行うことにより、またはレーザ光を照射することにより、保
護絶縁層３２３と共に基板２６０上に積層された絶縁膜を除去し、剥離層２６１に達する
開口部を形成する。基板２６０上には、同じ複数の無線チップを構成する回路が複数形成
されている。無線チップごとに、回路を分割するように形成される。
【０２５６】
次に、保護絶縁層３２３上面に転載用の基板を一時的に固定した後、基板２６０を剥離す
る。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面で接合が弱くなっているため
、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基板
２６０を剥がすことできる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板３２４
を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層３２３に他方の
可撓性基板３２５を接着剤により固定する。そして、可撓性基板３２４と可撓性基板３２
５の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板３２４と可撓性
基板３２５で無線チップを構成する回路を封止する。
【０２５７】
本実施例では、薄膜トランジスタと共にアンテナ３２２を形成する例について説明したが
、実施例５のように、外付けアンテナを用いることもできる。
【０２５８】
また、本実施形態では作製時に使用した基板２６０を剥離する例を示したが、作製時に使
用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨、または研削
して薄くすればよい。
【０２５９】
本実施例により撓めることが可能であり、薄型化で軽量な無線チップを作製することが可
能である。なお、本実施例で示した基板の剥離方法は、無線チップの作製方法に限定され
るものではなく、他の半導体装置に適用することで、撓めることが可能な半導体装置を作
成することができる。
【実施例８】
【０２６０】
図２７を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の
使用方法を説明する。
【０２６１】
無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、
証書類（運転免許証や住民票等、図２７（Ａ）参照）、包装用容器類（包装紙やボトル等
、図２７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２７（Ｂ）参照）
、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物
類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２７（Ｅ）、
図２７（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装
置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機
とも呼ぶ）及び携帯電話等を指す。
【０２６２】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装する、あ
るいは、表面に貼り付ける、または埋め込むことにより、物品に固定される。例えば、本
なら紙に埋め込むことで、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むこと
で各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するた
め、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、
硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けること
により、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止すること
ができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電
子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効
率化を図ることができる。
【符号の説明】
【０２６３】
１００ メモリ
１０１ メモリブロック
１０２ メモリブロック
１０３ メモリブロック
１０４ メモリブロック
１０５ 動作制御回路
１０６ 入力信号制御回路
１０７ 出力信号制御回路
１０８ 制御信号線
１０９ 制御信号線
１１０ データバス信号線
１１１ メモリアドレスバス信号線
１１２ メモリブロック動作制御バス信号線
１１３ メモリブロック入力信号線
１１４ メモリブロック入力信号線
１１７ メモリブロック出力信号線
１１８ メモリブロック出力信号線
１１９ メモリブロック出力信号線
１２０ メモリブロック出力信号線
１２１ データバス信号線
【特許請求の範囲】
【請求項１】
矩形の領域上に設けられた第２のメモリブロックを有し、
前記第２のメモリブロックは、複数の第１のメモリブロックと、制御回路と、入力端子と、第１のバスラインと、第２のバスラインと、を有し、
前記制御回路は、
第２のアドレス信号に応じて、動作制御信号を生成することができる機能と、
前記動作制御信号、及び、前記第２のアドレス信号に応じて、第１のアドレス信号を生成することができる機能と、
前記動作制御信号、及び、第２の書き込みデータに応じて、第１の書き込みデータを生成することができる機能と、
前記動作制御信号、及び、第２の読み出し制御信号に応じて、第１の読み出し制御信号を生成することができる機能と、
前記動作制御信号、及び、第２の書き込み制御信号に応じて、第１の書き込み制御信号を生成することができる機能と、
前記動作制御信号、及び、第１の読み出しデータに応じて、第２の読み出しデータを生成することができる機能と、
を有し、
前記第１のバスラインは、前記入力端子と前記制御回路との間において、信号を伝えることができる機能を有し、
前記第２のバスラインは、前記制御回路と前記複数の第１のメモリブロックそれぞれとの間において、信号を伝えることができる機能を有し、
前記複数の第１のメモリブロックは、それぞれ、
複数のメモリセルと、
前記第１のアドレス信号、及び、前記第１の読み出し制御信号に応じて、前記複数のメモリセルのうちのいずれかに記憶されたデータを、前記第１の読み出しデータとして読み出すことができる機能と、
前記第１のアドレス信号、及び、前記第１の書き込み制御信号に応じて、前記第１の書き込みデータを、前記複数のメモリセルのうちのいずれかに書き込むことができる機能と、
を有する半導体装置であって、
前記複数の第１のメモリブロックは、前記領域上において、物理的に対称に配置され、
前記入力端子は、前記領域の一辺に設けられ、
前記制御回路は、前記複数の第１のメモリブロックの間に設けられ、
前記制御回路と、前記複数の第１のメモリブロックのうちの１つとの間において、信号を伝えることができる機能を有する前記第２のバスラインの長さは、
前記制御回路と、前記複数の第１のメモリブロックのうちの別の１つとの間において、信号を伝えることができる機能を有する前記第２のバスラインの長さと概略等しいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記複数の第１のメモリブロックは、デコーダを有し、
前記デコーダに、前記第１のアドレス信号、前記第１の読み出し制御信号、及び前記第１の書き込み制御信号が供給され、
前記複数の第１のメモリブロック間において、それぞれが有する前記デコーダは物理的に対称に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記複数の第１のメモリブロックは、読み出し及び書き込み回路を有し、
前記読み出し及び書き込み回路に、前記第１の書き込みデータが供給され、
前記読み出し及び書き込み回路から、前記第１の読み出しデータが出力され、
前記複数の第１のメモリブロック間において、それぞれが有する前記読み出し及び書き込み回路は物理的に対称に配置されていることを特徴とする半導体装置。
【請求項１】
矩形の領域上に設けられた第２のメモリブロックを有し、
前記第２のメモリブロックは、複数の第１のメモリブロックと、制御回路と、入力端子と、第１のバスラインと、第２のバスラインと、を有し、
前記制御回路は、
第２のアドレス信号に応じて、動作制御信号を生成することができる機能と、
前記動作制御信号、及び、前記第２のアドレス信号に応じて、第１のアドレス信号を生成することができる機能と、
前記動作制御信号、及び、第２の書き込みデータに応じて、第１の書き込みデータを生成することができる機能と、
前記動作制御信号、及び、第２の読み出し制御信号に応じて、第１の読み出し制御信号を生成することができる機能と、
前記動作制御信号、及び、第２の書き込み制御信号に応じて、第１の書き込み制御信号を生成することができる機能と、
前記動作制御信号、及び、第１の読み出しデータに応じて、第２の読み出しデータを生成することができる機能と、
を有し、
前記第１のバスラインは、前記入力端子と前記制御回路との間において、信号を伝えることができる機能を有し、
前記第２のバスラインは、前記制御回路と前記複数の第１のメモリブロックそれぞれとの間において、信号を伝えることができる機能を有し、
前記複数の第１のメモリブロックは、それぞれ、
複数のメモリセルと、
前記第１のアドレス信号、及び、前記第１の読み出し制御信号に応じて、前記複数のメモリセルのうちのいずれかに記憶されたデータを、前記第１の読み出しデータとして読み出すことができる機能と、
前記第１のアドレス信号、及び、前記第１の書き込み制御信号に応じて、前記第１の書き込みデータを、前記複数のメモリセルのうちのいずれかに書き込むことができる機能と、
を有する半導体装置であって、
前記複数の第１のメモリブロックは、前記領域上において、物理的に対称に配置され、
前記入力端子は、前記領域の一辺に設けられ、
前記制御回路は、前記複数の第１のメモリブロックの間に設けられ、
前記制御回路と、前記複数の第１のメモリブロックのうちの１つとの間において、信号を伝えることができる機能を有する前記第２のバスラインの長さは、
前記制御回路と、前記複数の第１のメモリブロックのうちの別の１つとの間において、信号を伝えることができる機能を有する前記第２のバスラインの長さと概略等しいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記複数の第１のメモリブロックは、デコーダを有し、
前記デコーダに、前記第１のアドレス信号、前記第１の読み出し制御信号、及び前記第１の書き込み制御信号が供給され、
前記複数の第１のメモリブロック間において、それぞれが有する前記デコーダは物理的に対称に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記複数の第１のメモリブロックは、読み出し及び書き込み回路を有し、
前記読み出し及び書き込み回路に、前記第１の書き込みデータが供給され、
前記読み出し及び書き込み回路から、前記第１の読み出しデータが出力され、
前記複数の第１のメモリブロック間において、それぞれが有する前記読み出し及び書き込み回路は物理的に対称に配置されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１３−６９４０４（Ｐ２０１３−６９４０４Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−２５１１８６（Ｐ２０１２−２５１１８６）
【出願日】平成２４年１１月１５日（２０１２．１１．１５）
【分割の表示】特願２００７−１３８０７７（Ｐ２００７−１３８０７７）の分割
【原出願日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２４年１１月１５日（２０１２．１１．１５）
【分割の表示】特願２００７−１３８０７７（Ｐ２００７−１３８０７７）の分割
【原出願日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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