【課題】高速にデータを書き込むことができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、第１及び第２のｐチャネルトランジスタと、第１のｐチャネルトランジスタ及び第２のｐチャネルトランジスタのバックゲートに第２のバックゲート信号を出力するバックゲート信号生成回路（５０１）とを有し、バックゲート信号生成回路は、第１の遅延回路（ＤＬ１）と第２の遅延回路（ＤＬ２）とを有し、第１の遅延回路は、第３のｐチャネルトランジスタ及び第３のｎチャネルトランジスタを含む第１のインバータ（５０４）を有し、第３のｐチャネルトランジスタは、第３のｎチャネルトランジスタよりゲート幅が広く、第２の遅延回路は、第４のｐチャネルトランジスタ及び第４のｎチャネルトランジスタを含む第２のインバータ（５０５）を有し、第４のｐチャネルトランジスタは、第４のｎチャネルトランジスタよりゲート幅が狭い。 （もっと読む）

【課題】第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。
【解決手段】隣接する第１および第２のカラム群において、前記第１のカラム群ＣＧ_１で選択される一のメモリセルカラムの第１導電型ウェルＰＷ（０１）と、第２カラム群ＣＧ_２で同時に選択されるメモリセルカラムの第１導電型ウェルＰＷ（０５）は、いずれか一方が、共通ウェル１１から、第２導電型の深いウェルＤＮＷ_１により遮断されており、前記第２導電型の深いウェルＤＮＷ_１は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。 （もっと読む）

【課題】ＥＣＣ回路を用いつつ面積、消費電力、アクセス時間の増大を改善する。
【解決手段】書き込み動作時において、複数のメモリセルから第１バスに読み出された通常データとパリティービットとを用いて通常データのエラー訂正をエラー訂正回路により行い、該エラー訂正がされた通常データを第２バスに出力する第１動作と、第１動作により訂正された通常データのうち第２バスに転送された書き込みデータに対応したデータ部分を書き込みデータ生成回路により入れ替えて第１バスの通常データ部に出力する第２動作と、第２動作により入れ替えられた書き込みデータを含む通常データを用いてパリティービット生成回路によりパリティービットを生成して第１バスのパリティービット部に出力する第３動作と、第２動作と第３動作とにより第１バスに出力された通常データとパリティービットを複数のメモリセルに書き込む第４動作とを行う。 （もっと読む）

【課題】 通過トランジスタと駆動トランジスタとでゲート長およびゲート幅が相異なると、製造時において管理すべきパラメータの数が多くなるため、半導体記憶装置の製造が煩雑になってしまう。
【解決手段】 ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。ＦＥＴ３２，３４，３６，３８のゲート幅Ｗ２およびゲート長Ｌ２はそれぞれ、ＦＥＴ１２，２２のゲート幅Ｗ３およびゲート長Ｌ３に等しい。特に本実施形態においては、ＦＥＴ１４，２４のゲート幅Ｗ４およびゲート長Ｌ４も、それぞれＷ２（＝Ｗ３）およびＬ２（＝Ｌ３）に等しい。すなわち、ＳＲＡＭセル１は、Ｗ２＝Ｗ３＝Ｗ４、且つＬ２＝Ｌ３＝Ｌ４となるように設計されている。 （もっと読む）