【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供すること。
【解決手段】ＳＲＡＭ１００は、メモリセルアレイ２、ビット線ＢＬＴ及びＢＬＢ、イコライズ制御回路３、イコライズ回路４を有する。ビット線ＢＬＴ及びＢＬＢは、メモリセルアレイ２と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続又は切断する。イコライズ制御回路３は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤと接続され、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを出力する。イコライズ回路４は、イコライズ信号ＥＱに応じて、ビット線ＢＬＴとビット線ＢＬＢが電源電圧ＶＤＤ及びグランド電圧ＧＮＤと電気的に切断されている場合に、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続する。 （もっと読む）

【課題】複数のメモリマクロを備え、かつメモリマクロへの入出力を並行して行なうことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、複数個のメモリマクロ２＿０〜２＿Ｎと、外部と接続される複数個の外部端子Ｐ０＿０〜ＰＮ＿３を備える。各外部端子Ｐ０＿０〜ＰＮ＿３は、対応するメモリマクロと接続される。 （もっと読む）

【課題】メモリセルにデータを書き込む前のプリチャージ回数を低減する。
【解決手段】プリチャージ回路３_０〜３_ｋはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージし、プリチャージ制御回路７_０〜７_ｋは、プリチャージ回路３_０〜３_ｋごとに設けられ、自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋの電位および書き込みデータＤｗに基づいて自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋのプリチャージを制御する。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる高速動作可能なセンスアンプを有する半導体記憶装置を提供する。
【解決手段】 センスアンプを有する半導体記憶装置において、前記センスアンプは、メモリセルとのデータ伝達を行う読み出しビット線及び書き込みビット線と、入出力回路とのデータ伝達を行うデータ線と、前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第１のデータ書き込み手段と、反転書き込みイネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第２のデータ書き込み手段と、を備えたことを特徴とする半導体記憶装置。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】従来よりも無駄な消費電流を削減することができる半導体集積回路を提供すること。
【解決手段】本発明の半導体集積回路は、データ入力が入力される複数のバス駆動回路（２−１〜２−ｎ（ｎは２以上の整数））と、複数のバス駆動回路（２−１〜１０２−ｎ）に接続された共通バス（３）と、共通バス（３）に接続されたバスホルダ回路（５）とを具備している。複数のバス駆動回路（２−１〜１０２−ｎ）のうちの選択される選択バス駆動回路（２−ｊ（ｊは１≦ｊ≦ｎを満たす整数））は、出力すべきデータ入力に応じた論理値と、バスホルダ回路（５）により保持され、且つ、共通バス（３）に出力されている論理値とが一致する場合に共通バス（３）にデータ入力に応じた論理値の出力を停止する。このため、選択バス駆動回路（２−ｊ）の不必要な出力を無くすことができ、無駄な消費電流を削減することができる。 （もっと読む）

【課題】記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する記憶装置を提供する。
【解決手段】トランジスタＭＮ９，ＭＮ１０は、ノードＮ１と書き込みビット線４１との間で直列に接続されている。トランジスタＭＮ９，ＭＮ１０のゲートはそれぞれ書き込み制御線４４及び書き込みワード線３１に接続される。書き込み制御線４４は書き込みビット線４１と書き込み補ビット線４２との排他的論理和に相当する電位が与えられる。書き込み動作に使用されない書き込みビット線４１と書き込み補ビット線４２とを同電位にプリチャージしておくことにより、トランジスタＭＮ９はオフする。 （もっと読む）

【課題】選択信号を印加せずに、メモリセルからデータを読出す。
【解決手段】第１データを保持し第１ワード線により選択される第１素子と、第２データを保持し第１ワード線により選択される第２素子と、第３データを保持し第２ワード線により選択される第３素子と、第４データを保持し第２ワード線により選択される第４素子と、行アドレスを保持する行アドレス保持部を有し、第１行アドレスと行アドレス保持部が出力する第２行アドレスが一致する場合に制御信号を出力する比較部と、行アドレスをデコードして第１又は第２ワード線に選択信号を出力し、制御信号が入力される場合には選択信号の出力を抑止する行アドレスデコーダと、選択信号により第１データ又は第３データを保持する第１の読出保持部と、選択信号により第２データ又は第４データを保持する第２の読出保持部を有する半導体記憶装置が提供される。 （もっと読む）

信号経路の自己同調または時間調整を含む、複数の電圧領域に提供される回路および方法が開示される。上記回路には複数の信号経路が設けられている。各信号経路は、複数の電圧領域の一部を横断する。これらの領域には、任意の数または任意の組合せによる複数の電圧領域が含まれる場合がある。信号経路のそれぞれは、複数の電圧領域のうちの少なくとも１つの電圧領域に応じた遅延を有する。これら複数の信号経路の遅延に関する遅延出力を生成するように構成された遅延回路が設けられる。このようにして、これら複数の信号経路の遅延に従い、遅延回路の遅延出力が自己同調または調整される。この自己同調は、動作中に相互の信号経路の遅延が変わりうる、第１信号経路の第２信号経路に対する遅延を制御するのに特に適している。
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【解決手段】半導体メモリデバイスは、低レベルアドレス信号を高レベルアドレス信号に変換するように構成されたアドレス信号レベルシフタを含む。デコーダ(102)は、前記高レベルアドレス信号を受信し、それに応じてワード線信号を供給するように構成される。書き込みドライバ(305)は、低レベルデータ入力信号を受信し、前記受信した入力に応じてビット線(109)を構成する。メモリセル(111)は、前記ワード線信号、及びそこにデータを記憶するために構成されたビット線に応答する。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）を介して、ＳＲＡＭメモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出すＳＲＡＭの制御方法およびＳＲＡＭセルが提供される。第１トランジスタＴＲ２は、ＳＲＡＭメモリセル１０２の真ノードＡと真ビットライン（ＢＬＴ）の間に設けられる。第２トランジスタＴＲ３は、相補ノードＢと相補ビットライン（ＢＬＣ）の間に設けられる。第１トランジスタＴＲ２、第２トランジスタＴＲ３は別々の信号（ＲＷＷＬ、ＷＷＬ）によって制御される。 （もっと読む）

【課題】小型化および消費電力の低減を図りながら、動作速度を向上することが可能な半導体記憶装置を提供する。
【解決手段】この半導体記憶装置は、互いに交差するように配置された複数のビット線対ＢＬおよび／ＢＬ、および、複数のワード線ＷＬと、ビット線対ＢＬおよび／ＢＬとワード線ＷＬとに接続され、データの入力および出力を行うための単一のポートを有するシングルポートＳＲＡＭセル６と、ワード線ＷＬに接続され、ロウアドレスを選択する第１ロウデコーダ１ａおよび第２ロウデコーダ１ｂと、ビット線対ＢＬおよび／ＢＬに接続され、カラムアドレスを選択する第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂとを備えている。また、ワード線ＷＬは、複数のローカルワード線４に分割されている。 （もっと読む）

【課題】消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの動作方法を提案することを課題とする。
【解決手段】演算回路１０２と制御回路１０３とを具備する演算処理回路１０１と、ＲＯＭ１０５とＲＡＭ１０６とを具備するメモリ回路１０４とを有し、演算処理回路１０１とメモリ回路１０４は、アドレスバス１０７及びデータバス１０８を介して接続され、ＲＯＭ１０５は、演算処理回路１０１を用いて実行される機械語プログラムのデータが格納されており、ＲＡＭ１０６は、複数のバンクを有し、機械語プログラムが実行した際の処理データが、複数のスタックに分割されて複数のバンクに格納され、複数のバンクに格納される複数のスタックにおいて、機械語プログラム終了まで使用されないスタックが省かれ、連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づいて演算処理回路が動作する。 （もっと読む）

【課題】メモリ・セルの設計に関する種々の制約を同時に叶えるメモリ・セルの金属ラインのレイアウトを提供する。
【解決手段】メモリ・セルは、第１の方向に走るポリシリコン・ゲート２を有して提供される。金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 （もっと読む）

【課題】ＳＲＡＭ、レジスタファイル等のメモリマクロの低電力化のため、電源電圧、基板電圧等の制御を行う制御値を設定するフリップフロップ等の記憶回路は、制御を行う対象、状態数に従って増加し、制御対象、状態数が多い場合は、面積が増加してしまう。
【解決手段】プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセル１０と、アドレス空間にはマッピングされておらず、第１のメモリセル１０と構成が同一の第２のメモリセル（レプリカメモリセル）１１と、第２のメモリセル１１の情報を用いて、第１のメモリセル１０へのアクセスタイミングを生成するタイミング生成回路１２と、タイミング生成回路とは異なる所定の制御機能を有する制御回路１３とを備え、第２のメモリセル１１の出力信号線が制御回路１３にも入力されている。これにより、従来は別途必要であった制御用の記憶回路を削減し、面積増加を抑制できる。 （もっと読む）

本発明は、ＳＲＡＭセル・コア（１０５）から書込と読取をする回路、ＳＲＡＭセル（１００）、およびＳＲＡＭデバイスを提供する。一面においてこの回路は、少なくとも一つの書込トランジスタ（１５０）を含むＳＲＡＭセルに結合された書込回路を含む。この回路はまた、書込トランジスタのゲート信号と共通のゲート信号を有する少なくとも一つの読取トランジスタ（１８５）を含むＳＲＡＭセル・コアへ結合された読取回路を含む。読取トランジスタと書込トランジスタは共通のゲート信号を共有し、各々は電気的特性を有し、読取トランジスタの電気的特性は書込トランジスタの電気的と特性と異なる。
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【課題】 回路の配置を柔軟に行え、効率の良いレイアウトが可能であり、消費電力の低減が可能である集積回路装置及びそれを搭載する電子機器を提供する。
【解決手段】 集積回路装置は、複数の走査線及び複数のデータ線を有する表示パネルに表示される画像情報のうち、少なくとも１画面分の画像情報を格納する表示メモリを含み、表示メモリは、その各々が第１及び第２のＲＡＭブロック領域２００Ａ、２００Ｂ及びワード線制御回路２４２をそれぞれ含む複数のＲＡＭブロックを含み、ワード線制御回路２４２は、第１のＲＡＭブロック領域２００Ａと第２のＲＡＭブロック領域２００Ｂとの間に配置され、第１及び第２のＲＡＭブロック領域２００Ａ、２００Ｂは第１のＹ方向に沿って配置され、第１及び第２のＲＡＭブロック領域２００Ａ、２００Ｂにそれぞれ設けられた複数のワード線ＷＬは、第１のＹ方向に沿って延在形成されている。 （もっと読む）

【課題】 電源投入時にヒューズ回路９からのアドレス信号がオーバーフローしても、カラムシフトのセレクタ回路７ａ，７ｂの誤動作により左右の入出力回路８の出力がショートして貫通電流が流れることがないカラムシフト救済回路付ＳＲＡＭを得る。
【解決手段】 ヒューズ回路９から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給し、不具合のあるメモリセルアレイ１をスキップしてその代わりに救済用予備カラムブロック２を用いると共に、ヒューズ回路９から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給するカラムシフト制御回路１０を備えた。 （もっと読む）

【課題】２のべき乗より少ない個数のメモリセルを有する半導体メモリにおいて、物理的に存在しないメモリセルを選択した際の消費電力を削減する。
【解決手段】アドレス入力がなされた場合、物理的に存在しない無効なアドレス入力か否か判断する回路を設け、無効なアドレスである場合にはセンスアンプやライトアンプ等の周辺回路を不活性化することにより消費電力を削減する。 （もっと読む）