【課題】先端プロセスではＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷Ｐ型ＭＯＳ及び駆動Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態から待機状態への変更に伴い、前記ソース線の電位を第１の電圧から当該第１の電位より高い第２の電位に変更する。前記電圧制御回路が前記ソース線の電位を前記第２の電位に変更したとき、前記スタティック型メモリセルの第１及び第２の記憶ノードのうちの一方は前記電源線の電位を保持し、前記第１及び第２の記憶ノードのうちの他方は前記第２の電位を保持する
【選択図】図５
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【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】回路構成が簡略化され、安定して動作可能なワード線分割回路を提供する。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供する。
【解決手段】ワード線と、サブワード線との間に、リーク電流が極めて低減されたトランジスタを直列に接続し、ワード線分割回路を構成すればよい。当該トランジスタには、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを適用できる。また、このような回路構成が簡略化されたワード線分割回路を、記憶装置に適用すればよい。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】ロジックと揮発メモリが混載されたシステムＬＳＩのスタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ中のロジック回路と第１電源線の間に第１スイッチを設けるとともに、揮発メモリの少なくとも一部と第１電源線の間に第２スイッチを設ける。スタンバイ時には該第１スイッチと第２スイッチをオフして電源を遮断する。同時に揮発メモリの少なくとも他の一部では、スタンバイ時の基板バイアスを制御してリーク電流を低減する。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減する。
【解決手段】レジュームスタンバイモードにおいて、リーク種判定回路７はリーク電流の成分がゲートリークと基板リークが多いと判断すると、ＶＤＤＲレギュレータ５は電源電圧ＶＤＤよりも低い第１の電圧レベルの電源電圧ＶＤＤＲを生成し、切り替えスイッチ９を介して、電源電圧ＶＤＤＲ１としてＳＲＡＭモジュール１２に供給する。リーク種判定回路７がチャネルリークが多いと判断すると、ＶＤＤＲレギュレータ５は第１の電圧レベルよりも高く、電源電圧ＶＤＤよりも低い電源電圧ＶＤＤＲ１をＳＲＡＭモジュール１２に供給する。また、ＡＲＶＳＳレギュレータ６は、基準電圧ＶＳＳよりも高いセルソース電源電圧ＡＲＶＳＳ１を領域２のＳＲＡＭモジュール１２に供給する。 （もっと読む）

【課題】リード用トランジスタのソースとドレインがワード線とビット線に接続されたメモリセルを備えた半導体集積回路において、リード動作時の消費電力を低減する。
【解決手段】メモリセル１０，１１は、リード用トランジスタＱＮ５を有するリードポートを備えている。トランジスタＱＮ５は、ソースとドレインがリードワード線ＸＲＷＬ１とリードビット線ＲＢＬ１に接続されており、ゲートが記憶ノードｎ１に接続されている。センスアンプ部１７はＰＭＯＳクロスカップルＱＰ１３，ＱＰ１４を備えており、トランジスタＱＰ１３，ＱＰ１４は、ソースにリードビット線ＲＢＬ１，ＸＲＢＬ１がそれぞれ接続されており、ドレインがセンスノードｓ１，ｘｓ１に接続されている。 （もっと読む）

【課題】リーク電流が発生しにくく、低消費電力化に好適な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線と、ビット線ＢＬと前記第２配線との交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むことを特徴とする。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】内蔵メモリに連続したアドレスをそのまま入力していたので、領域のサイズを同じ値にしなければならなかった。このため、メモリサイズを大まかにしか設定することができず、リーク電流および消費電力を大幅に低減できなかった。本発明はリーク電流および消費電力を大幅に低減できる半導体装置を提供することを目的にする。
【解決手段】メモリをサイズが異なる複数の領域に分割して必要な領域のみ電力を供給するようにし、かつアドレス変換部を用いて連続したアドレスをメモリの実アドレスに変換するようにした。アドレス変換を行うので、サイズおよび電力を供給する領域を自由に設定できるので、リーク電流および消費電力を大きく低減できる。 （もっと読む）