【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】消費電流を低減させる。
【解決手段】半導体装置は、外部端子から供給された外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路、外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと第２出力端子から第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路、第１出力端子に接続され接地電圧が供給される第１ＳＲＡＭを含む第１内部回路、第２出力端子に接続され接地電圧が供給される第２ＳＲＡＭを含む第２内部回路とを備え、スタンバイ時に第２降圧回路は第２モードに制御され、第１内部回路の高位電源電圧として第１降圧回路から第１内部電圧が供給されて第１ＳＲＡＭの記憶内容は保持され、第２内部回路の高位電源電圧として第２降圧回路から第３内部電圧が供給されて第２ＳＲＡＭの記憶内容は消失される。 （もっと読む）

【課題】ＳＲＡＭ面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる技術を提供する。
【解決手段】上記の課題を解決するために、メモリセル（３）と、メモリセル（３）のデータを伝達するディジット線（ＤＴ０、ＤＢ０）と、メモリセル（３）にデータを書き込む書込み回路（１７、１８）と、書込み回路（１７、１８）の動作を制御する制御回路（９、１１）と、メモリセル（３）のドライバトランジスタのソースに接続されるソース線（ＳＬ）と、ディジット線（ＤＴ０、ＤＢ０）とソース線（ＳＬ）との間に設けられたスイッチ回路（２１、２２）とを具備する半導体記憶装置を構成する。そして、書込み回路（１７、１８）を、ＧＮＤ電圧を供給する接地線とソース線（ＳＬ）と間のダイオードとして機能させる。 （もっと読む）

【課題】複数のメモリモジュールに対する低消費電力モードの解除に際して突入電流の発生を緩和する。
【解決手段】制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュール（ＭＤＬｉｊ）の全部または一部がメモリブロック（ＢＬＫ０〜ＢＬＫｍ）に属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から後段のモジュール外経路（ＥＸＲ＿０〜ＥＸＲ＿ｍ）に前記制御信号を出力させるように、制御信号の伝播経路を構成する。このとき、前記一部のメモリモジュールは、これと同一メモリブロック内における他のメモリモジュールよりも大きな記憶容量を有するメモリモジュールとする。 （もっと読む）

【課題】従来の半導体装置は、消費電力が大きくなる問題があった。
【解決手段】半導体装置１は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部１６と、プログラムを実行して記憶領域部１６にバスを介してアクセス要求を発行する機能ブロック１１と、バス２３上に流れる、記憶領域部１６に対するアクセス要求を示す第１の信号ＲＥＱと、記憶領域部１６によるバス２３の占有状態を示す第２の信号ＧＮＴと、を監視して記憶領域部１６へのアクセスが発生していない期間は記憶領域部１６をスタンバイ状態に制御し、記憶領域部１６へのアクセスが発生している期間は記憶領域部１６を活性状態に制御するバス状態監視回路２０と、を有し、記憶領域部１６は、プログラム又はデータを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において活性状態よりも小さくする。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】ロジックと揮発メモリが混載されたシステムＬＳＩのスタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ中のロジック回路と第１電源線の間に第１スイッチを設けるとともに、揮発メモリの少なくとも一部と第１電源線の間に第２スイッチを設ける。スタンバイ時には該第１スイッチと第２スイッチをオフして電源を遮断する。同時に揮発メモリの少なくとも他の一部では、スタンバイ時の基板バイアスを制御してリーク電流を低減する。 （もっと読む）

【課題】消費電力低減が図られた新規な構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線と、ワード線にワード線選択信号を供給するワードドライバと、ワード線に接続されたメモリセルと、メモリセルに電源電圧を供給するセル電源線と、セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、電源制御回路は、セル電源線に電源電圧が供給されるオン状態と、セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、ワードドライバからワード線選択信号を供給され、ワード線選択信号が供給される前、スイッチ回路をオフ状態に保持し、ワード線選択信号が供給されると、スイッチ回路をオン状態に切り替え、ワード線選択信号の供給が終了した後も、オン状態を保持するスイッチ制御回路とを有する。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】レジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、複数のディジーチェン接続されたメモリモジュールを備える。各メモリモジュール７７−ｉは、メモリアレイ４と、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチ１６と、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路４２とを含む。 （もっと読む）

【課題】センサの分解能を高めることなく、充電量が均等化に近づくよう調整することを可能とする。
【解決手段】 アクセス判定記憶回路(38)は電源が供給されていないラインへのデータの書き込みを示すアドレス(300)およびコマンド(301)が入力されたとき、この書き込み先アドレスに対応するメモリセルのライン(41)に電源を供給するライン電源回路(37)へ電源回路イネーブル信号(304)をアサートし、ライン電源回路(37)を起動し、このラインについてのステータスデータを＜有効なデータが記憶されている＞に更新する。また同時に、アクセス判定記憶回路(38)は、書き込みアクセスバッファ(39)に書き込み先アドレスと書き込まれるべきデータを格納させる。ライン電源回路(37)は、書き込み先のライン(41)へ電源を供給する。このデータがラインへ書き込まれたことを確認したら、書き込みアクセスバッファ(39)からこのデータを削除する。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】メモリセルを駆動する周辺回路に電源を供給するスイッチの実装面積を削減することが可能な半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、メモリセル１２、２２、３２と当該メモリセルを駆動する周辺回路１３、２３、３３とを備える複数のメモリマクロ１０、２０、３０と、メモリセルへの電源供給を制御する第１の電源スイッチ１１、２１、３１と、周辺回路への電源供給を制御する第２の電源スイッチ４０と、を備える。第１の電源スイッチはメモリマクロ内にそれぞれ配置されると共に、メモリセルへ電源を供給する電源線とメモリセルとの間にそれぞれ設けられている。第２の電源スイッチはメモリマクロ外に配置されると共に、電源線６１と複数のメモリマクロの周辺回路の共通の電源配線６３との間に設けられている。 （もっと読む）

ＳＲＡＭセルが複数のセクタに配置されたＳＲＡＭにおけるリーク低減のためのソースバイアス機構。スタンバイモードでは、複数のセクタ内のセクタ内のＳＲＡＭセルは非選択状態にされ、ソースバイアス電位が複数のセクタのＳＲＡＭセルに供給される。動作モードでは、複数のセクタ内の選択されたセクタのＳＲＡＭセルに供給されるソースバイアス電位は非アクティブにされ、選択されないセクタ内の残りのＳＲＡＭセルはソースバイアスされ続けながら、選択されたセクタ内の物理行内のＳＲＡＭセルは読み出される。スタンバイモードにあるＳＲＡＭセルに供給されるソースバイアス電位は、制御信号の論理状態に基づいて異なる電圧に設定することができる。
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【課題】保持データを破壊することなくデータの読み出し及び書き込みを行なうＳＲＡＭの消費電力を低減する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１、列アドレスデコーダ１４、プリチャージ制御回路１５、プリチャージ回路１２１を具備する。プリチャージ制御回路１５は、外部クロック信号ＣＬＫに応じて複数の読み出し用ビット線対ＲＤＴ_０、ＲＤＢ_０〜ＲＤＴ_ｎ−１、ＲＤＢ_ｎ−１に対するプリチャージのタイミングを決定する。プリチャージ回路１２１は、非選択読み出し用ビット線対ＲＤＴ_ｊ、ＲＤＢ_ｊをプリチャージせずに、選択読み出し用ビット線対ＲＤＴ_ｉ、ＲＤＢ_ｉをプリチャージする。 （もっと読む）