【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】
形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な素子を用いた集積装置を提供すること。
【解決手段】
回路素子が長手方向に連続的又は間欠的に形成されている素子、回路を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている素子を複数複数束ね、撚り合せ、織り込み又は編み込み、接合し、組み合わせて成形加工し又は不織状に成形したことを特徴とする。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。
【解決手段】水平ライン形態であり中間部分が上へと延長形成された第１アクティブ領域と、第１アクティブ領域の下に水平ライン形態に形成されて両側端が屈曲して下へと延長形成されて中間部分が下へと延長形成された第２アクティブ領域と、垂直ライン形態であり第１アクティブ領域及び第２アクティブ領域の水平ラインに跨ってそれぞれ形成された第１ゲートライン及び第２ゲートラインと、水平ライン形態であり第２アクティブ領域の延長形成された両側に跨って形成された第３ゲートラインと、第１アクティブ領域の各端、第２アクティブ領域の各端及び両側の屈曲部分、第１アクティブ領域及び第２アクティブ領域の間の第１ゲートライン及び第２ゲートラインに形成された多数のコンタクトを含む。 （もっと読む）

【課題】ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる。
【解決手段】フラッシュメモリセルのフローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を製造する工程を利用して、容量素子（Ｃ１，Ｃ２）を、記憶ノード（ＳＮ，／ＳＮ）に接続する。すなわち、ＳＲＡＭセルの負荷トランジスタ（ＰＴ１，ＰＴ２）およびドライバトランジスタ（ＮＴ１，ＮＴ２）のゲート電極を、フローティングゲートと同一層の配線で形成し、コントロールゲートと同一の配線層の配線を、負荷およびドライバトランジスタのゲート電極と整列して配置するキャパシタ電極として形成する。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

【課題】 小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。
【解決手段】 本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。そして、トランジスタＱＮ３およびＱＮ４は非導通に設定される。これに伴い、トランジスタＱＮ１およびＱＮ４の組で対称な構造が形成される。また、トランジスタＱＮ３およびＱＮ２の組で対称な構造が形成される。サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 （もっと読む）

【課題】
従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】
強誘電体薄膜を有する強誘電体コンデンサと、ＭＯＳＦＥＴからなるインバータ回路を２個たすき掛けにしたラッチ回路を組み合わせた構成とした。
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【課題】 ４つのトランジスタで構成したメモリセルを用いた半導体装置において、リフレッシュを伴わない情報保持と安定した読出し動作、低待機電力を実現すること。
【解決手段】 メモリセルＭＣの記憶ノードＮ１，Ｎ２にキャパシタＣ１，Ｃ２を設け、情報読み出し時には、破壊読み出しをした後に再書き込みを行い、情報保持時には、ビット線ＢＬ，／ＢＬを一定電位に保ち、トランジスタＭＰ１，ＭＰ２を流れるリーク電流により記憶ノードＮ１，Ｎ２の電位を保持する。その際、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスは、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスよりも大きくする。さらに、チャネル部が５ｎｍ程度以下のＴＦＴトランジスタを用いて、リーク電流を低減させる。 （もっと読む）