論理回路とそれを使用するメモリ
【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，論理回路とそれを使用するメモリに関する。
【背景技術】
【０００２】
MOSFETによる論理回路は，LSI内に広く採用されている。かつてはNチャネルMOSFET（NMOSFET）だけで論理回路を構成させることが行われていた。例えば，特許文献１〜４の通りである。そして，近年においては，NMOSFETとPチャネルMOSFET（PMOSFET）とからなるCMOS論理回路が広く採用されている。CMOS論理回路は，出力を電源電圧とグランドとにフルスイングさせることができ，定常状態での消費電流が小さいことが１つの特徴である。
【０００３】
また，CMOSインバータを組み合わせたメモリセルがSRAMとして提案され，CMOS論理回路を有するFeRAMの提案されている。FeRAMについては，非特許文献１のとおりである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５３−１２５７５３号公報
【特許文献２】特開昭５５−１３６７２５号公報
【特許文献３】特開昭５７−１１５３７号公報
【特許文献４】特開昭５４−８９５５９号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE Journal of Solid-State Circuits, Col. 37, No.5 May 2002, Bitline GND Sensing Technique for Low-Voltage Operation FeRAM
【発明の概要】
【発明が解決しようとする課題】
【０００６】
CMOS回路は，チップ内にNMOSFETとPMOSFETを形成する必要があり，それぞれのMOSFETを形成するためのPウエル領域とNウエル領域を形成する必要があり，面積効率が低くプロセスが複雑である。したがって，NMOSFETのみで論理回路を構成することにより，CMOS回路の課題を解消することができる。
【０００７】
一方，近年の微細化プロセスに伴って，MOSFETのゲート酸化膜が薄くなり，電源電圧を例えば1.8V〜と低くなる傾向にある。このように電源電圧の低下に伴い，MOSFETの閾値電圧Vthに対して電源電圧が低くなり，適切にNMOSFETによる論理回路を構成することが困難になる。
【０００８】
そこで，本発明の目的は，低い電源電圧でも動作可能なNMOSFET論理回路と，それを使用したメモリを提供することにある。
【課題を解決するための手段】
【０００９】
論理回路の第１の側面は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１，第２のMOSFETの接続ノードに接続された出力端子と，前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する。
【発明の効果】
【００１０】
第１の側面によれば，低い電源電圧でも動作可能である。
【図面の簡単な説明】
【００１１】
【図１】従来のNMOSFET論理回路とその動作波形の図である。
【図２】第１の実施の形態におけるNMOSFET論理回路の回路と動作を示す図である。
【図３】従来のNMOSFET論理回路の回路と動作を示す図である。
【図４】第２の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図５】第３の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図６】従来の論理回路の回路と動作波形の図である。
【図７】第４の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図８】第４の実施の形態におけるNAND回路と動作波形を示す図である。
【図９】第４の実施の形態におけるNOR回路と動作波形を示す図である。
【図１０】第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。
【図１１】第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。
【図１２】パスゲート論理回路の回路図である。
【図１３】図１２のパスゲート論理回路の動作波形図である。
【図１４】第５の実施の形態におけるパスゲート論理回路の回路図である。
【図１５】パスゲート論理回路の動作波形を示す図である。
【図１６】第６の実施の形態におけるSRAM(Static Randum Access Memory)のメモリセルの回路図である。
【図１７】第６の実施の形態におけるSRAMのメモリセルの動作波形図である。
【図１８】第７の実施の形態におけるFeRAMのメモリセルの回路図である。
【図１９】第７の実施の形態におけるFeRAMのメモリセルの断面図である。
【図２０】ビット線フローティング方式の読み出しが行われるFeRAMの回路図である。
【図２１】ビット線フローティング方式の読み出しと再書き込み動作を示す波形図である。
【図２２】ビット線グランドセンス方式の読み出しが行われるFeRAMの回路図である。
【図２３】ビット線グランドセンス方式の読み出しと再書き込み動作を示す波形図である。
【発明を実施するための形態】
【００１２】
以下の説明において，MOSFET(MOS電界効果型トランジスタ)は特に説明しない場合はNMOSFETである。
【００１３】
図１は，従来のNMOSFET論理回路とその動作波形の図である。これは，例えばメモリのワード線をブーストする回路として知られている。図１（Ａ）に示されるように，この論理回路は，NMOSFETQ102,Q103からなるインバータと，プルアップ側NMOSFETQ102のゲートに接続されたNMOSFETQ101と，そのNMOSFETQ102のドレイン端子に制御信号を出力するインバータI101と，出力OUT1をブーストするブーストキャパシタCbst1と，そのキャパシタのノードn103を駆動するインバータI102とを有する。入力信号φ２がHレベルからLレベルに変化したとき，信号φ３がHレベルからLレベルに変化し，出力OUT1を電源電圧VDDプラス閾値電圧Vt（VDD+Vt）までブーストする。
【００１４】
図１（Ｂ）には，このNMOSFET論理回路の動作を示す波形図が示されている。入力信号φ２がHレベルからLレベルに遷移したのち，信号φ１はHレベルからLレベルにされる。その結果，インバータI101の出力がHレベルに上昇し，NMOSFETQ101を介して，ノードn102が電源VDDからNMOSFETQ101の閾値電圧Vtだけ低下した電位まで上昇する。このとき，出力OUT1は，NMOSFETQ103の非導通とNMOSFETQ102の導通により上昇するが，その出力の電位はノードn102から更に閾値電圧Vt低下し，VDD-2Vtまでしか上昇しない。
【００１５】
その後，信号φ１をHレベルにしてから，信号φ３をHレベルからLレベルに変化させインバータI102の出力n103を電源VDDレベルまで上昇させ，ブーストキャパシタCbst1を介して，出力OUT1を電源VDDレベルまでブーストする。このとき，インバータI101の出力がLレベルになりノードn102はグランドGNDまで低下し，ノードn103によるブースト動作中NMOSFETQ102はオフのままになる。
【００１６】
出力OUT1はVDD-2VtからブーストキャパシタCbst1によりブーストされるので，十分な高電圧にすることができない。
【００１７】
出力OUT1の最終的なブースト電位は，メモリセルNMOSFETを十分に導通させるためにはVDD＋Vth以上が必要である。そして，ブーストキャパシタCbst1によるブースト可能な電圧はノードn103の昇圧電圧VDDにCbst1と出力キャパシタCoutとの容量比（Cbst1/(Cbst1+Cout)を乗じた電圧であり，Cbst1を大容量にしてもブースト電圧は電源電圧VDD未満である。そのため，ブースト前の出力OUT1の電位VDD-2Vtは，少なくともVt以上であることが求められる。その結果，VDD-2Vt>Vtとなり，VDD>3Vtであることが必要になる。つまり，電源電圧VDDはNMOSFETの閾値電圧の３倍以上必要になり，近年の低電源電圧化には不都合である。
【００１８】
［第１の実施の形態］
図２は，第１の実施の形態におけるNMOS論理回路の回路と動作を示す図である。図２（Ａ）のNMOS論理回路は，図１を改良したものであり，電源電圧VDD側に接続されたNチャネルの第１の出力NMOSFETQ202と，グランドである基準電圧GND側に接続されゲートに入力信号φ２が供給されるNチャネルの第２の出力NMOSFETQ203とを有し，それらの接続ノードが出力端子OUT1である。
【００１９】
さらに，論理回路は，第１の出力NMOSFETQ202のゲートにソースが接続されたNチャネルの第３のNMOSFETQ201と，第３のNMOSFETQ201のドレインを駆動する駆動回路（インバータ）I201と，出力端子OUT1に第１の電極が接続されたブーストキャパシタCbst1と，そのブートキャパシタCbst2を駆動するインバータI202を有する。そして，第３のNMOSFETQ201のゲートと電源電圧VDDとの間に設けられた抵抗R201及びゲートとドレイン間に設けられたカップリングキャパシタC201とを有する。
【００２０】
図２（Ｂ）に示された動作波形にしたがって図２（Ａ）のNMOSFET論理回路の動作を説明する。入力信号φ２がHからLレベルに変化したのち，信号φ１はHからLレベルに変化する。それにより，インバータI201の出力がグランドレベルから電源電圧VDDまで上昇する。このとき，カップリングキャパシタC201と抵抗R201により，第３のNMOSFETQ201のゲートノードn201は，一時的に電源電圧VDD＋Vt以上に上昇する。このノードn201の一時的なVDD+Vtへの上昇により，ノードn202はインバータI201の出力の電源電圧VDDまで上昇する。その結果，出力OUT2はノードn202のVDDから出力NMOSFETQ202の閾値Vt低いVDD-Vtまで上昇する。この電位VDD−Vtは，図１のVDD-2Vtより高い。
【００２１】
次に，信号φ１がHレベルに戻されるとインバータI201の出力がグランドレベルまで低下し，ノードn202もグランドレベルまで低下する。その状態から，信号φ３がHレベルからLレベルになると，インバータI202の出力n203が電源電圧VDDまで駆動され，ブーストキャパシタCbst2を介して，出力OUT2がVDD-VtからVDD+Vt以上まで昇圧される。このとき，出力NMOSFETQ202のゲートはLレベルになっているため，出力NMOSFETQ202はオフを維持する。
【００２２】
ブースト後の出力OUT2の電位はワード線を駆動するためにVDD+Vt以上であることが必要である。一方，ブーストキャパシタによる昇圧電圧は，前述と同様の理由により高々電源電圧VDDである。したがって，ブースト前の出力OUT2の電位VDD-Vtは，VDD-Vt>Vtであることが必要になる。つまり，VDD>2Vtである。このことは，図１のVDD>3Vtよりも電源電圧VDDを低くできることを意味する。
【００２３】
図３は，従来のNMOS論理回路の回路と動作を示す図である。図３（Ａ）に示されるように，この論理回路は，NMOSFETQ302,Q303からなるインバータと，プルアップ側NMOSFETQ302のゲートに接続されたNMOSNMOSFETQ301と，NMOSFETQ302のドレイン端子に制御信号を出力するインバータI301と，出力OUT3をブーストするブーストキャパシタCbst3と，そのキャパシタのノードn303を駆動するインバータI302と，出力NMOSFETQ302のドレインn304を駆動するインバータI303とを有する。信号φ３がHレベルからLレベルに変化したとき，出力OUT3をVDD+Vtまでブーストする。
【００２４】
図３（Ｂ）には，このNMOS論理回路の動作を示す波形図が示されている。入力信号φ２がHレベルからLレベルに遷移したのち，信号φ１はHレベルからLレベルにされる。その結果，インバータI301の出力がHレベルに上昇し，NMOSFETQ301を介して，ノードn302が電源VDDからNMOSFETQ301の閾値電圧Vtだけ低下した電位まで上昇する。
【００２５】
この状態で，信号φ４をHレベルからLレベルにするとインバータI303によりノードn304が電源電圧VDDまで駆動され，NMOSFETQ302を介して出力端子OUT3が上昇する。そして，オンしているNMOSFETQ302のチャネルとゲート間の容量によるセルフブーストにより，ノードn302が電源VDD＋Vt以上にブーストされ，出力端子OUT3はノードn304の電源電圧VDDと同じ電位になる。
【００２６】
その後，信号φ１をHレベルにしてから，信号φ３をHレベルからLレベルに変化させインバータI302の出力n303を電源VDDレベルまで上昇させ，ブーストキャパシタCbst3を介して，出力OUT3を電源VDDレベルまでブーストする。信号φ１はHレベルであるためインバータI301の出力がLレベルになりノードn302はグランドGNDまで低下し，ノードn303によるブースト動作中NMOSFETQ302はオフのままになる。
【００２７】
この論理回路では，ブーストキャパシタCbst3によるブースト動作前の出力OUT3がVDDレベルにあるので，ブースト動作により出力OUT3をVDD+Vt以上にすることができる。
【００２８】
上記のNMOSFETQ302のセルフブーストを可能にするためには，インバータI301の駆動によるノードn302のVDD-Vtが，NMOSFETQ302を導通状態にできる閾値電圧Vt以上であることが必要条件になる。つまり，VDD-Vt>Vtであり，VDD>2Vtが条件になる。
【００２９】
［第２の実施の形態］
図４は，第２の実施の形態におけるNMOS論理回路の回路と動作波形の図である。図４（Ａ）に示されるとおり，この論理回路は，NMOSの第１，第２の出力NMOSFETQ402,Q403と，それらのNMOSFETの接続ノードに接続された出力端子OUT4と，第１の出力NMOSFETQ402のゲートn402を抵抗R401を介して駆動する第１の駆動回路（インバータ）I401と，第１の出力NMOSFETQ402のドレインn404を駆動する第２の駆動回路（インバータ）I403と，第１の出力NMOSFETQ402のドレインn404とゲートn402間に設けられたカップリングキャパシタC401と，出力端子OUT4に第１の電極が接続されたブーストキャパシタCbst4と，ブーストキャパシタCbst4の第２の電極を駆動するインバータI402とを有する。カップリングキャパシタC401は，大容量のキャパシタであることが望ましい。
【００３０】
図４（Ｂ）に動作波形を示す。図３（Ｂ）と異なり，入力信号φ２がＬレベルになり，信号φ１がLレベルになってインバータI401がゲートn402を駆動するとゲートn402は電源電圧VDDまで駆動される。そして，信号φ４がLレベルになると，インバータI403が第１の出力NMOSFETQ402のドレインn404を電源電圧VDDに駆動し，この時，カップリングキャパシタC401によるカップリング動作により，ゲートn402は一時的にVDD+Vt以上に上昇し，出力端子OUT4は電源電圧VDDまで上昇する。
【００３１】
その後の動作は，図３（Ｂ）と同じであり，信号φ３がLレベルになりインバータI402によりノードn403が電源電圧VDDまで駆動され，ブーストキャパシタCbst4により出力端子OUT4はVDD+Vth以上に上昇する。
【００３２】
この論理回路の場合，インバータI403がNMOSFETQ402のドレインn404を電源電圧VDDまで駆動したときに，ゲートn402のピークレベルがVDD+Vtであれば，出力端子OUT4は電源電圧VDDまで上昇することが制約条件である。つまり，ドレインn404の振幅VDDが出力NMOSFETQ402の閾値電圧Vtより高いこと，VDD>Vtが制約条件になる。この電源VDDの条件は，図３の論理回路のVDD>2Vtよりも低い。したがって，より低電源電圧に対応可能である。
【００３３】
なお，この論理回路では，カップリングキャパシタC401と抵抗R401が必要であるが，これらの素子は，LSIの半導体基板上の多層配線の領域に形成することで，LSIの面積の増大を回避可能である。
【００３４】
［第３の実施の形態］
図５は，第３の実施の形態におけるNMOS論理回路の回路と動作波形の図である。この論理回路は，図５（Ａ）のとおり，図２の論理回路において，出力NMOSFETQ502のドレインn504を，インバータI503で駆動する構成を追加している。それ以外は，図２と同じである。また，図４の論理回路に比較すると，NMOSFETQ501が追加されることになる。
【００３５】
図５（Ｂ）に示されるとおり，入力信号φ２がLレベルになり，制御信号φ１がLレベルになると，インバータI501の出力が電源電圧VDDに立ち上がり，NMOSFETQ501のゲートn501がCR回路により一時的にVDD+Vtに上昇し，出力NMOSFETQ502のゲートn502を電源電圧VDDまで上昇させる。その後，制御信号φ４がLレベルになりインバータI503が出力NMOSFETQ502のドレインn504を電源電圧VDDに駆動すると，NMOSFETQ502のソース，ドレインとゲート間容量のカップリングにより，ゲートn502はVDD+Vtに上昇し，出力端子OUT5は電源電圧VDDまで充電される。そして，その後，ブーストキャパシタCbst5により出力OUT5はVDD+Vt以上まで上昇する。
【００３６】
この論理回路の制約条件は，ノードn501が一時的に上昇したときVDD+Vtになり，ノードn502を確実に電源電圧VDDに上昇させることである。従って，インバータI501の出力振幅VDDがVtより大きいことが必要になる。つまり，制約条件は，図４と同様にVDD>Vthである。これは，図２の論理回路のVDD>2Vtより電源電圧が低いことを意味する。また，図２よりもブーストキャパシタCbst5を小さくできるので，インバータI502が駆動する容量は小さくなり，設計の自由度が増す。
【００３７】
さらに，図４の論理回路は，制御信号φ１をLレベルにしたときのノードn402の上昇は，抵抗R401とカップリングキャパシタC401とにより遅くなる。しかし，図５の論理回路では，ゲートノードn502には抵抗もカップリングキャパシタもなく，寄生容量は小さいので，ノードn502の立ち上がりは図４より高速である。
【００３８】
［第４の実施の形態］
図６は，従来の論理回路の回路と動作波形の図である。この論理回路は，エンハンスメント型のNMOSFETQ601,Q602を有し，NMOSFETQ601のゲートは電源VDDに接続されている。入力IN6がLレベルになると，NMOSFETQ602がオフになり出力端子OUT6が上昇するが，VDD-Vtまでしか上昇しない。一方，入力IN6がHレベルになると，NMOSFETQ602がオンになり，出力端子OUT6は電源電圧VDDをNMOSFETQ601,Q602のオン抵抗で分割したレベルになる。したがって，出力端子OUT6のLレベルはグランドまで下がらない。
【００３９】
このように，図６の論理回路では，出力端子が電源電圧VDDの振幅を有していないので，実用上あまり利用されていない。
【００４０】
図７は，第４の実施の形態におけるNMOS論理回路の回路と動作波形の図である。この論理回路は，電源電圧VDD側に接続されたNMOSFETの第１の出力NMOSFETQ701と，グランドである基準電圧GND側に接続されゲートに入力信号IN7が供給されるNMOSFETの第２の出力NMOSFETQ702とを有し，それらの接続ノードが出力端子OUT7である。これらの出力NMOSFETQ701,Q702は，共にエンハンスメント型である。さらに，論理回路は，第１の出力NMOSFETQ701のゲートn701とソースOUT7との間に設けられたカップリングキャパシタC701と，ゲートn701と電源電圧VDDとの間に設けられた抵抗R701とを有する。このキャパシタC701と抵抗R701とがNMOSFETQ701のゲートに設けられたセルフブースト回路である。
【００４１】
図７（Ｂ）の動作波形に示されるとおり，入力IN7がHレベルからLレベルに立ち下がると，NMOSFETQ702がオフになり，出力端子OUT7はNMOSFETQ701の駆動により上昇する。この出力端子OUT7の上昇により，カップリングキャパシタC701と抵抗R701とからなるセルフブースト回路がゲートn701を一時的にVDD+Vt以上に上昇させる。この一時的な上昇により，出力端子OUT7は，電源電圧VDDまで上昇する。
【００４２】
この時の出力端子OUT7の振幅VDDによりゲートn701がVt以上上昇することが制約条件となるので，VDD>Vtである。
【００４３】
逆に，入力信号IN7がHレベルになると，出力端子OUT７は，NMOSFETQ701,Q702のオン抵抗の分圧レベルに低下する。NMOSFETQ701のオン抵抗をNMOSFETQ702のそれより充分に大きく設定すれば，出力端子OUT7のLレベルはグランドGNDに近いレベルになる。また，カップリングキャパシタC701によりゲートn701の電圧が一時的に低下するので，出力端子OUT7の低下速度が速くなる。
【００４４】
このときゲートn701がカップリングにより一時的に低下する。したがって，次の入力信号IN7の切り替えは，このゲートn701が電源電圧VDDに戻った後に行われることが求められる。
【００４５】
また，入力信号IN7がLレベルになった後，長い時間が経過すると，リーク電流により出力端子OUT7はVDD-Vtまで低下する。しかし，１MHz程度の高速動作であれば，出力端子OUT7がVDDから低下することはなく，実用上問題はない。
【００４６】
図８は，第４の実施の形態におけるNAND回路と動作波形を示す図である。図８（Ａ）のNAND回路は，２つの入力信号IN801,IN802がゲートに供給されるNMOSFETQ802,Q803が，負荷NMOSFETQ801とグランドGNDとの間に直列に接続されている点で，図７（Ａ）のインバータ回路と異なる。負荷NMOSFETQ801のゲートn801にカップリングキャパシタC801と抵抗R801が設けられているところは，図７（Ａ）と同じである。
【００４７】
その動作は，入力信号IN801,IN802が共にHレベルの状態から少なくともいずれかがLレベルの状態になったとき，NMOSFETQ802,Q803のカスコード接続の経路はオフになり，出力端子OUT8が立ち上がるときに，カップリングキャパシタC801と抵抗R801とにより，ゲートn801が一時的にVDD＋Vt以上になり，出力端子OUT8が電源電圧VDDまで上昇してHレベルになる。図８（Ｂ）では，入力信号が共にＨレベルから共にＬレベルに変化する場合のみn801のブースト記載されているが，他の片方の遷移も同様である。
【００４８】
一方，入力信号が少なくともいずれかがＬレベルの状態から共にＨレベルの状態になったとき，NMOSFETQ802,Q803が共にオンになり，出力端子OUT8がNMOSFETの分圧レベルまで低下する。
【００４９】
このように，NAND回路でも，出力端子OUT8が電源電圧VDDレベルまで上昇することができ，その時の制約条件は，図７と同様にVDD>Vtである。
【００５０】
図９は，第４の実施の形態におけるNOR回路と動作波形を示す図である。このNOR回路は，２つの入力信号IN901,IN902がゲートに供給されるNMOSFETQ902,Q903が，負荷NMOSFETQ901とグランドGNDとの間に並列に接続されている点で，図８（Ａ）のNAND回路と異なる。負荷NMOSFETQ901のゲートn901にカップリングキャパシタC901と抵抗R901が設けられているところは，図８（Ａ）と同じである。
【００５１】
その動作は，入力信号IN901,IN902が少なくともいずれか一方がHレベルの状態から両方がLレベルの状態になったとき，NMOSFETQ902,Q903が共にオフになり，出力端子OUT9が立ち上がるときに，カップリングキャパシタC901と抵抗R901とにより，ゲートn901が一時的にVDD＋Vt以上になり，出力端子OUT9が電源電圧VDDまで上昇してHレベルになる。
【００５２】
一方，入力信号が共にLレベルの状態から少なくともいずれかがＨレベルの状態になったとき，NMOSFETQ902,Q903のいずれかがオンになり，出力端子OUT9がNMOSFETの分圧レベルまで低下する。
【００５３】
このように，NOR回路でも，出力端子OUT9が電源電圧VDDレベルまで上昇することができ，その時の制約条件は，図７と同様にVDD>Vtである。
【００５４】
図１０は，第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。このインバータバッファ回路は，第４の実施の形態の図７（Ａ）のインバータ回路を２段有する。前段は，NMOSFETQ1001,Q1002と，セルフブースト回路C1001,R1001とからなるインバータ回路であり，図７（Ａ）と同じである。後段は，NMOSFETQ1003，Q1004とセルフブースト回路C1002,R1002とからなるインバータ回路である。ただし，抵抗R1002に前段インバータのノードn1002が接続されている。また，入力信号IN10は，NMOSFETQ1002,Q1004のゲートに供給される。
【００５５】
その動作は，入力信号IN10がHレベルの間は，出力OUT10はNMOSFETQ1003,Q1004の抵抗分圧レベルのLレベルである。そして，入力信号IN10がHレベルからLレベルに切り替わると，前段のNMOSFETQ1001,Q1002のインバータでは，ノードn1002が上昇し，セルフブースト回路C1001,R1001によりノードn1001が一時的にVDD+Vt以上に上昇し，ノードn1002は電源電圧VDDまで立ち上がる。これに応答して，NMOSFETQ1003がオンして出力OUT10が立ち上がり，セルフブースト回路C1002,R1002によりノードn1003も一時的にVDD+Vt以上に上昇し，出力OUT10は電源電圧VDDまで立ち上がる。
【００５６】
そして，入力信号IN10がLレベルからHレベルになると，NMOSFETQ1002,Q1004が共にオンになり，ノードn1002がLレベル，NMOSFETQ1003がオフとなり，出力OUT10はグランド電位GNDまで低下する。つまり，出力端子OUT10は電源電圧VDDとグランドGNDのフル振幅になる。
【００５７】
NMOSFETQ1003,Q1004は出力端子OUT10を駆動するので，NMOSFETサイズが大きく駆動能力が大きい。そのため，前段のNMOSFETQ1001,Q1002がバッファリングしている。このバッファ回路の制約条件も，図７と同様にVDD>Vtである。
【００５８】
図１１は，第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。このインバータバッファ回路は，前段にNMOSFETQ1101,Q1102及びセルフブースト回路C1101,R1101からなる図７（Ａ）のインバータ回路を設け，後段はNMOS出力NMOSFETQ1103,Q1104を設けている。出力NMOSFETQ1103のゲートが前段のNMOSFETQ1101のゲートに接続されている構成が，図１０と異なる。
【００５９】
その動作は，入力IN11がHレベルからLレベルに切り替わると，前段のセルフブースト回路によりノードn1102が上昇するに伴いゲートn1101が一時的にVDD+Vt以上に上昇する。このゲートn1101の一時的な上昇により，出力NMOSFETQ1103からの駆動電流により出力OUT11は電源電圧VDDレベルまで上昇する。ゲートn1101の一時的な上昇により出力NMOSFETQ1103を直接駆動するので，出力OUT11は図１０の回路より高速に立ち上がる。
【００６０】
一方，入力IN11がLレベルからHレベルに切り替わると，出力OUT11はNMOSFETQ1103,Q1104のオン抵抗の分圧レベルのLレベルになる。このLレベルはグランドGNDまで低下しない。
【００６１】
このインバータバッファ回路も制約条件は，図７と同様にVDD>Vtである。
【００６２】
［第５の実施の形態］
図１２は，パスゲート論理回路の回路図である。この論理回路は入力信号X12,/X12とY12,/Y12の排他的論理和A12,/A12を生成する回路である。４つのNMOSFETパスゲートトランジスタQ1201〜Q1204からなり，入力信号X12,/X12がドレインに入力されるNMOSFETQ1201,Q1202のゲートに入力信号/Y12,Y12が供給され，NMOSFETQ1203,Q1204はその逆の関係になっている。
【００６３】
図１３は，図１２のパスゲート論理回路の動作波形図である。入力X12,Y12が同じ場合は出力A12はLレベル，異なる場合はHレベルになる。出力/A12はその反転レベルである。
【００６４】
動作波形図に示されるとおり，例えばX12=H（VDD），Y12=L（GND），/Y12=H（VDD）の場合，NMOSFETQ1201のゲートは/Y12=H（VDD）であるため，出力A12は電源電圧VDDから閾値電圧Vtだけ低いレベルVDD-Vtまでしか立ち上がらない。
【００６５】
そこで，NMOSFETだけで構成されるパスゲート論理回路において，出力A12,/A12のHレベルを電源電圧VDDまで立ち上がるようにすることが求められる。
【００６６】
図１４は，第５の実施の形態におけるパスゲート論理回路の回路図である。また，図１５は，そのパスゲート論理回路の動作波形を示す図である。このパスゲート論理回路は，図１２と同様に，入力信号X12,/X12とY12,/Y12の排他的論理和A12,/A12を生成する回路である。４つのNMOSFETパスゲートトランジスタQ1301〜Q1304からなり，入力信号X12,/X12がドレインに入力されるNMOSFETQ1301,Q1302のゲートに入力信号/Y12,Y12が供給され，NMOSFETQ1303,Q1304はその逆の関係になっている。
【００６７】
ただし，NMOSFETQ1301のゲートn1301と入力信号/Y13との間に抵抗R1301が設けられ，NMOSFETQ1301のゲートn1301とソース（出力A13）の間にはカップリングキャパシタC1301が設けられ，セルフブースト回路を有する。他のNMOSFETQ1302,Q1303,Q1304のゲートも同様にセルフブースト回路を有する。
【００６８】
図１５の動作波形に示されるとおり，時間ｔ１では，入力X13がHレベルの時に入力/Y13が立ち上がっている。そのため，NMOSFETQ1301のゲートn1301がセルフブースト回路により一時的にVDD+Vt以上に上昇し，出力A13を電源電圧VDDまで上昇させることができる。時間ｔ２では，NMOSFETQ1304において同様にゲートn1304が一時的にVDD+Vt以上に上昇し，出力/A13がVDDまで上昇している。時間ｔ３では，NMOSFETQ1302で同じ動作が行われる。
【００６９】
このように，各NMOSFETのゲートに設けたセルフブースト回路により，ゲート電圧がVDD+Vt以上に上昇し，出力A13,/A13が電源電圧VDDまで充電される。
【００７０】
ただし，時間ｔ１では，入力Y13が立ち下がっているが，出力A13が立ち上がっているため，カップリングキャパシタC1302のカップリング動作によりノードn1302の立ち下がりは図中S1のごとく破線よりも遅れる。時間ｔ２，ｔ３におけるS1も同様の動作である。
【００７１】
また，時間ｔ４では，入力X13=Lのときに入力/Y13がHに立ち上がるため，出力A13は立ち下がる。ただし，このとき出力A13が立ち下がるためカップリングキャパシタC1301のカップリング動作によりノードn1301の立ち上がりは図中S2のように破線よりも遅れる。時間ｔ５，ｔ６におけるS2も同様の動作である。
【００７２】
さらに，図中S3の動作は次のとおりである。時間ｔ４にて，X13=L,/X13=Hのため，ゲートn1303＝L，n1304=Hである。この時，/Y13が立ち上がりn1304が一時的に上昇しNMOSFETQ1303により出力/A13が立ち上がる。この/A13の立ち上がりにより，キャパシタC1303を介してn1303も一時的に上昇する。この時，n1303が閾値Vtを超えるとNMOSFETQ1303が導通して，立ち下がるY13=Lと立ち上がる/Y13=Hとにより，出力/A13を引き合う現象が考えられる。
【００７３】
しかし，ゲートn1304＝HのNMOSFETQ1304にはチャネルが形成され，チャネルゲート間カップリングによりカップリング作用が増強され，ゲートn1304のピーク電位は高くなる。それに対して，ゲートn1303=LのNMOSFETQ1303にはチャネルが形成されていないので，チャネルゲート間カップリングはなく，ゲートn1303のピーク電位はそれほど高くならない。そこで，ゲートn1304の高いピーク電位はVDD+Vtを超えて，ゲートn1303の低いピーク電位はVtを超えないように設計すれば，出力/A13のHレベルを電源電圧VDDまで立ち上げること，および電源電圧VDDより下がってくることを防止することができる。
【００７４】
［第６の実施の形態］SRAM
図１６は，第６の実施の形態におけるSRAM(Static Randum Access Memory)のメモリセルの回路図である。この１つのメモリセルは，６つのエンハンスタイプのNMOSFETQ1401〜Q1406と，カップリングキャパシタC1401,C1402と抵抗R1401,R1402とを有する。キャパシタC1401がNMOSFETQ1403のゲートn1403とソースn1401との間に設けられ,抵抗R1401がゲートn1403と電源VDDとの間に設けられ，NMOSFETQ1403のセルフブースト回路を構成する。同様に，キャパシタC1402と抵抗R1402がNMOSFETQ1404のセルフブースト回路を構成する。
【００７５】
NMOSFETQ1405,Q1406は，ゲートがワード線WLに接続され，一方のソース又はドレインが両ビット線BL,/BLにそれぞれ接続されている。そして，NMOSFETQ1401,Q1403とNMOSFETQ1402,Q1404とでラッチ回路が構成されている。
【００７６】
６つのNMOSFETをNMOSで構成したため，従来のCMOSセルに比較するとセル構造が簡単か，小面積になり，低コスト，高集積度になる。
【００７７】
図１７は，第６の実施の形態におけるSRAMのメモリセルの動作波形図である。６つのNMOSFETがNMOSFETであるため，データ保持状態では，記憶ノードn1401,n1402のいずれか一方はVDD-VtのHレベル，他方はNMOSFETQ1401,Q1403（またはQ1402,Q1404）の抵抗分圧レベルのLレベルになる。ただし，読み出し時や書き込み時においては，ワード線WLを電源電圧VDDまでしか立ち上げなくても，セル内のセルフブースト回路の動作により，ゲートn1403,n1404は一時的にVDD+Vt以上に上昇し，記憶ノードn1401,n1402のいずれか一方は電源電圧VDDまで上昇する。これにより読み出し速度，書き込み速度が速くなる。
【００７８】
図１７では，最初の記憶状態は，ノードn1401がHレベル（VDD-Vt），ノードn1402がLレベルである。そこで，読み出し動作は，両ビット線BL,/BLを電源電圧VDDまでプリチャージした状態から，ワード線WLを電源電圧VDDまで立ち上げることで始まる。これによりNMOSFETQ1405,Q1406が導通し，ノードn1401,n1402が同時に立ち上がるが，ノードn1401はセルフブースト回路によりNMOSFETQ1403のゲートn1403が一時的にVDD+Vt以上に立ち上がり，ノードn1401は電源電圧VDDまで立ち上がる。それにより，n1401のVDDレベルによりNMOSFETQ1402が駆動され，反対側のノードn1402の上昇は停止するとともに，ビット線/BLから電流が引き抜かれ，高速アクセス，セルの安定性の増加が達成できる。
【００７９】
逆にNMOSFETQ1401がオフ状態であり，ビット線BLは低下しない。ビット線BL,/BL間の電圧差は，図示しないセンスアンプ回路により検出される。そして，ワード線WLが立ち下がると，ノードn1401はVDD-Vtまで低下する。これでデータ保持状態になる。
【００８０】
一方，書き込み動作では，図示しないライトアンプにより，ビット線BLをLレベルに立ち下げ，ビット線/BLを電源電圧VDDに維持し，その状態でワード線WLがVDDレベルまで立ち上がる。これにより，NMOSFETQ1406を介してノードn1402が立ち上がり，セルフブースト回路によりNMOSFETQ1404のゲートn1404が一時的にVDD+Vtに立ち上がり，ノードn1402は電源電圧VDDまで立ち上がる。これにより，NMOSFETQ1401が駆動され，ノードn1401は立ち下げられNMOSFETQ1401,Q1403の分圧レベルまで低下し，NMOSFETQ1402はオフ状態になる。その後，ワード線WLが立ち下げられると，ノードn1402は，VDD-Vtまで低下する。これでデータ保持状態になる。
【００８１】
以上の通り，SRAMのメモリセルを全てNMOSで構成しても，セルフブースト回路によりNMOSFETQ1403,Q1404のゲートノードn1403,n1404が一時的にVDD+Vtに立ち上がり，CMOSのメモリセルと同様の高速読み出し，高速書き込みが可能になる。
【００８２】
［第７の実施の形態］
図１８は，第７の実施の形態におけるFeRAMのメモリセルの回路図である。図１８には，ビット線BLとワード線WL0との交差位置に１つのメモリセルMC0が，ビット線BLとワード線WL1との交差位置にもう１つのメモリセルMC1が示されている。各メモリセルは，１つのNMOSFETQ1501,Q1502とデータを記憶する１つの強誘電体キャパシタC1501,C1503からなる１T1Cタイプのセルである。
【００８３】
そして，本実施の形態では，メモリセルMC0は，NMOSFETQ1501のゲートノードn1502とキャパシタC1501との接続ノードn1501との間にカップリングキャパシタC1502と，ゲートノードn1502と電源VDDとの間に抵抗R1501とからなるセルフブースト回路を有する。同様に，メモリセルMC1は，カップリングキャパシタC1504と抵抗R1502とからなるセルフブースト回路を有する。カップリングキャパシタC1502,C1504は，たとえば，記憶用キャパシタC1501,C1503と同じプロセスで下部電極を共通にして且つ隣接して形成される強誘電体キャパシタである。抵抗R1501,R1502はTiNやポリシリコンなどの薄膜抵抗で形成される。
【００８４】
ビット線BLは，図中左右方向に延びる配線であり，一方，プレート線PL0,PL1とワード線WL0,WL1は，図面の奥行き方向に延びる配線である。
【００８５】
このメモリセルは，アクセスNMOSFETQ1501,Q1502がセルフブースト回路によりそのゲートn1502,n1504をワード線WLの駆動レベルである電源電圧VDDより高いVDD＋Vt以上に上昇させて，ビット線のHレベル（VDD）をセル内のノードn1501,n1503にVtドロップなしに印加することができ，またセル内のノードn1501,n1503から十分な電荷をビット線に出力させることができる。
【００８６】
図１９は，第７の実施の形態におけるFeRAMのメモリセルの断面図である。シリコン基板表面にNMOSFETQ1501，Q1502のソース，ドレイン領域が形成され，さらにゲート電極が形成されている。そして，下部電極を共通にして，強誘電体層と上部電極からなるキャパシタC1501,C1502とC1503,C1504が形成されている。NMOSFETQ1501,Q1502の共通ソース／ドレイン領域と，ゲート電極と，キャパシタの上部電極らが，タングステンＷからなる電極プラグを介して１層目配線に接続されている。その上には，抵抗R1501,R1502が形成され，２層目配線層により，ワード線WL0,WL1とプレート線PL0,PL1が形成されている。さらにその上の３層目配線層により，ビット線BLが形成されている。
【００８７】
このように，セルフブースト回路を構成するキャパシタC1502,Q1504と抵抗R1501,R1502は，シリコン基板上の多相配線構造内に形成され，メモリセルの専有面積の増大は最小限に抑えられる。
【００８８】
図２０は，ビット線フローティング方式の読み出しが行われるFeRAMの回路図である。図２０には，１対のビット線BL,BLxと，それに接続されるメモリセルMC0,MC1,MC0x,MC1xと，ビット線対BL,BLxをセンスアンプSAに接続するトランスファーゲートNMOSFETQ1510,Q1510xと，書き込みアンプWAが示されている。このFeRAMでは，ビット線BL,BLxをフローティング状態にして，メモリセル内のキャパシタC1501,C1501xの電荷に応じてビット線に電位差を形成し，センスアンプSAがそれを増幅し，最後にセンスアンプSAで検出したデータに基づいて，書き込みアンプWAにより再書き込みが行われる。
【００８９】
図２１は，ビット線フローティング方式の読み出しと再書き込み動作を示す波形図である。読み出し動作の初期状態は，ビット線BL,BLxが共にグランドレベルでフローティング状態である。そして，時間T0でワード線WL0を立ち上げると，抵抗R1501で接続されたNMOSFETQ1501のゲートノードn1502は少し遅延して立ち上がる。これによりNMOSFETQ1501が導通して，ビット線BLとセルMC0内のセルノードn1501とはグランドレベルを維持する。
【００９０】
そこで，時間T1にてプレート線PL0が電源電圧VDDまで立ち上がると，セルキャパシタC1501の分極方向に応じて，「１」が書き込まれていれば，C1501のリニア容量と分極反転電荷がセルノードn1501に流れ，その電位は中間電位まで上昇し，それと共にビット線BLにも流れ出し，ビット線BL(1)が「１」読み出し相当のレベルまで上昇する。このとき，セルノードn1501の上昇がセルフブースト回路によりゲートノードn1502のVDD+Vtへの一時的な上昇を招き，ビット線BL(1)は十分上昇する。「０」が書き込まれていれば，C1501のリニア容量分の電荷がセルノードn1501に流れ，ビット線BL(0)にも流れ，それらの電位は「０」読み出し相当のレベルまで上昇する。
【００９１】
そして，時間T2でセンスアンプSAがセンスアンプイネーブル信号SAEにより起動して，ビット線BL(1)なら電源VDDに，ビット線BL(0)ならグランドGNDへそれぞれ駆動する。この時も，ビット線BL(1)の電源VDDへの立ち上がりでノードn1501も立ち上がり，セルフブースト回路によりゲートノードn1502がVDD+Vtに一時的に上昇し，ノードn1501はビット線BL(1)のVDDレベルまで上昇する。
【００９２】
時間T2-T3では，プレート線PL0が電源電圧VDDであるので，ビット線BL(0)の場合は「０」の再書き込みが行われる。つまり，プレート線PL0がVDDレベル，セルノードn1501はグランドレベルになるので，セルキャパシタC1501に「０」が再書き込まれる。
【００９３】
一方，ビット線BL(1)の場合は，プレート線PL0がVDDレベル，セルノードn1501もVDDレベルになり，時間T2-T3では再書き込みは行われない。
【００９４】
次に，「１」の再書き込みのために，時間T3-T4でセンスアンプSAをビット線BLから切り離して，ビット線BL(1)のVDDレベルを一旦グランドレベルに立ち下げる。このとき，プレート線PL0も一緒にVDDレベルからグランドレベルに立ち下げる。そして，時間T4でライトアンプWAによりビット線BL(1)をVDDレベルに立ち上げると，セルNMOSFETQ1501を介してセルノードn1501が上昇し，セルフブースト回路によりゲートノードn1502が一時的にVDD+Vtに上昇し，セルノードn1501はVDDレベルまで上昇する。この状態で，プレート線PL0がグランドレベル，セルノードn1501がVDDレベルであるので，セルキャパシタC1501には電源電圧VDDが全て印加され，「１」の再書き込みが行われる。
【００９５】
最後に，ビット線BL，ワード線WLをグランドレベルに戻して，書き込みまたは再書き込み動作が終了する。
【００９６】
以上のように，ワード線WLを電源電圧VDDまでしか立ち上げなくても，セル内のセルフブースト回路によりゲートノードn1502を一時的にVDD+Vtまで上昇させて，セルノードn1501を電源電圧VDDレベルまで上昇させることができ，「１」の書き込みレベルが高くなる。また，読み出しにおいて，セルキャパシタC1501内の電荷による上昇をビット線BLに伝えることができる。
【００９７】
図２２は，ビット線グランドセンス方式の読み出しが行われるFeRAMの回路図である。図２２のFeRAMは，１対のビット線BL,BLxと，それに接続されるメモリセルMC0,MC1,MC0x,MC1xと，ビット線対BL,BLxに接続されゲートがグランドに接続されたPMOSFETQ1511,Q1511xからなる転送ゲートと，ビット線対BL,BLxに流れ出した電荷を転送ゲート経由で蓄積するセンスキャパシタC1510,C1510xとを有する。さらに，ノードn1510,n1510xのレベルを検出するセンスアンプSAと，書き込みアンプWAを有する。
【００９８】
このFeRAMでは，ビット線BL,BLxをフローティング状態にして，メモリセル内のキャパシタC1501,C1503の電荷に応じてビット線に流れ出る電荷を転送ゲートQ1511,Q1511xでセンスキャパシタC1510,C1510xに蓄え，ノードn1510,n1510xに電位差を形成し，センスアンプSAがそれを増幅し，最後にセンスアンプSAで検出したデータに基づいて，書き込みアンプWAにより再書き込みが行われる。
【００９９】
図２３は，ビット線グランドセンス方式の読み出しと再書き込み動作を示す波形図である。読み出し動作の初期状態は，ビット線BL,BLxは共にグランドレベルでPMOSFETで定電圧に固定されている。また，センスキャパシタC1510,C1510xのノードn1510,n1510xは共に負電位にプリチャージされている。
【０１００】
そして，時間T0でワード線WL0をVDDに立ち上げると，NMOSFETQ1501のゲートノードn1502は少し遅延して立ち上がる。これによりNMOSFETQ1501が導通し，ビット線BLとセルMC0内のセルノードn1501とはグランドレベルのままである。
【０１０１】
そこで，時間T1にてプレート線PL0が電源電圧VDDまで立ち上がると，セルキャパシタC1501の分極方向に応じて，「１」が書き込まれていれば，C1501のリニア容量と分極反転電荷がセルノードn1501とビット線BL(1)に流れ出す。このとき，セルフブースト回路によりゲートノードn1502は一時的にVDD以上に上昇する。ビット線BLに電荷が流れ出してその電位が上昇すると，PMOSFETの転送ゲートQ1511のソース・ゲート間がVt以上になって導通し，その電荷がセンスキャパシタC1510に吸収され，ビット線BL(1)の電位はグランド電位に戻る。「０」が書き込まれていれば，C1501のリニア容量分の電荷がセルノードn1501とビット線BL(0)に流れ出し，上記と同様に転送ゲートQ1511を介してその電荷がセンスキャパシタC1510に吸収され，ビット線BL(0)もグランド電位に戻る。
【０１０２】
そして，時間T2でセンスアンプSAが活性化されて，ノードn1510,n1510xの電位差が検出される。この間，ビット線BL(1),BL(0)はグランド電位である。時間T2-T3では，プレート線PL0がVDDレベル，セルノードn1501がグランドレベルであるので，セルキャパシタC1501には「０」書き込みが行われる。
【０１０３】
次に，時間T3でプレート線PL0をグランドに下げて，センスアンプSAをビット線BL,BLxから切り離し，時間T4で，センスアンプSAの状態に基づき，ライトアンプWAによりビット線BL(1)をグランドレベルからVDDレベルに立ち上げる。このとき，セルノードn1501が上昇し，ゲートノードn1502が一時的にVDD+Vt以上に上昇し，セルノードn1501は電源VDDレベルまで上昇する。この状態では，プレート線PL0がグランドレベル，セルノードn1501がVDDレベルであるので，セルキャパシタC1501には「１」の再書き込みが行われる。
【０１０４】
最後に，ワード線WLとビット線BLを立ち下げて読み出しと再書き込み動作が終了する。
【０１０５】
ビット線グランドセンス方式の場合も，ワード線WLを電源電圧VDDまでブーストすれば，ビット線BLのVDDレベルがセルフブースト回路によりセルノードn1501に伝達され，十分な電圧で「１」の書き込みができる。
【０１０６】
以上の実施の形態によれば，セルフブースト回路によりNMOSFETのゲートが一時的にVDD+Vt以上に上昇するので，NMOSFETによる十分な駆動動作が得られる。
【０１０７】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１０８】
（付記１）
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１０９】
（付記２）
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートを抵抗を介して駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記第１のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと，
前記出力端子に第１の電極が接続されたブーストキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記第１の駆動回路が前記第１のMOSFETのゲートを電源電圧まで駆動し，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１１０】
（付記３）
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１の出力MOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２の出力MOSFETが非導通になるときに，前記第１の駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１１１】
（付記４）
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。
【０１１２】
（付記５）
付記４において，
前記第１のMOSFETと前記基準電圧との間に，前記第２のMOSFETと直列に第３のMOSFETを有し，前記第３のMOSFETのゲートには第２の入力信号が供給される論理回路。
【０１１３】
（付記６）
付記４において，
前記第１のMOSFETと前記基準電圧との間に，前記第２のMOSFETと並列に第３のMOSFETを有し，前記第３のMOSFETのゲートには第２の入力信号が供給される論理回路。
【０１１４】
（付記７）
電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗とを有する初段回路と，
電源電圧側に接続された第１導電型の第３のMOSFETと，基準電圧側に接続されゲートに前記入力信号が供給される前記第１導電型の第４のMOSFETと，前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，前記第３の出力MOSFETのゲートと前記第１，第２のMOSFETの接続ノードとの間に設けられた第２の抵抗とを有する次段回路とを有する論理回路。
【０１１５】
（付記８）
電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗とを有する初段回路と，
電源電圧側に接続されゲートが前記第１のMOSFETのゲートに接続された第１導電型の第３のMOSFETと，基準電圧側に接続されゲートに前記入力信号が供給される前記第１導電型の第４のMOSFETとを有する次段回路とを有する論理回路。
【０１１６】
（付記９）
ドレインに第１の入力信号が供給され，ゲートに第２の入力信号が供給され，ソースに第１の出力信号が生成される第１のMOSFETと，
前記第１のMOSFETのゲートと前記第２の入力信号が入力される第２の入力端子との間に設けられた第１の抵抗と，
前記第１のMOSFETのゲートと前記第１の出力信号が生成される第１の出力端子との間に設けられた第１のキャパシタとを有するパスゲート回路。
【０１１７】
（付記１０）
第１，第２の入力信号の排他的論理和である第１の出力信号を出力するパスゲート回路において，
ドレインに第１の入力信号が供給されゲートに第２の入力信号の反転信号が供給されソースに第１の出力信号が生成される第１のMOSFETと，前記第１のMOSFETのゲートと前記第２の入力信号の反転信号が入力される第２の反転入力端子との間に設けられた第１の抵抗と，前記第１のMOSFETのゲートと前記第１の出力信号が生成される第１の出力端子との間に設けられた第１のキャパシタとを有する第１のパスゲートと，
ドレインに第１の入力信号の反転信号が供給されゲートに第２の入力信号が供給されソースに第１の出力信号が生成される第２のMOSFETと，前記第２のMOSFETのゲートと前記第２の入力信号が入力される第２の入力端子との間に設けられた第２の抵抗と，前記第２のMOSFETのゲートと前記第１の出力端子との間に設けられた第２のキャパシタとを有する第２のパスゲートと，
ドレインに第２の入力信号が供給されゲートに第１の入力信号が供給されソースに第１の出力信号の反転信号が生成される第３のMOSFETと，前記第３のMOSFETのゲートと前記第１の入力信号が入力される第１の入力端子との間に設けられた第３の抵抗と，前記第３のMOSFETのゲートと前記第１の出力信号の反転信号が生成される第１の反転出力端子との間に設けられた第３のキャパシタとを有する第３のパスゲートと，
ドレインに第２の入力信号の反転信号が供給されゲートに第１の入力信号の反転信号が供給されソースに第１の出力信号の反転信号が生成される第４のMOSFETと，前記第４のMOSFETのゲートと前記第１の入力信号の反転信号が入力される第１の反転入力端子との間に設けられた第４の抵抗と，前記第４のMOSFETのゲートと第１の反転出力端子との間に設けられた第４のキャパシタとを有する第４のパスゲートとを有する論理回路。
【０１１８】
（付記１１）
電源電圧と基準電圧との間に直列に接続された第１導電型の第１，第２のMOSFETと，
前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗と，
前記電源電圧と基準電圧との間に直列に接続された前記第１導電型の第３，第４のMOSFETと，
前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた第２の抵抗と，
前記第１，第２のMOSFETの第１の接続ノードと第１のビット線との間に設けられ，ゲートがワード線に接続された前記第１導電型の第５のMOSFETと，
前記第３，第４のMOSFETの第２の接続ノードと第２のビット線との間に設けられ，ゲートが前記ワード線に接続された前記第１導電型の第６のMOSFETとを有し，
前記第１の接続ノードが前記第４のMOSFETのゲートに接続され，前記第２の接続ノードが前記第２のMOSFETのゲートに接続されているメモリセル。
【０１１９】
（付記１２）
ビット線に第１のソース・ドレインが接続された第１導電型のセルMOSFETと，
前記セルMOSFETの第２のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと，
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と，
前記セルMOSFETのゲートと前記第２のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。
【０１２０】
（付記１３）
付記１２において，
前記ワード線を駆動して前記セルMOSFETを導通し，前記プレート線をLレベル前記ビット線をHレベルにして，前記強誘電体キャパシタにデータを書き込む強誘電体メモリ。
【０１２１】
（付記１４）
付記１２において，
さらに，前記ビット線に接続されたセンスアンプを有し，
読み出し時に，前記ワード線を駆動して前記セルMOSFETが導通し，更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷によりビット線電位が変化し，前記センスアンプが前記ビット線をＨレベルまたはＬレベルに駆動してデータを読み出し，その後，前記ビット線をセンスアンプから切り離した状態で，前記プレート線とビット線を立ち下げてから，前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
【０１２２】
（付記１５）
付記１２において，
さらに，前記ビット線に接続されビット線の電荷を吸収する転送ゲートと，
前記吸収された電荷を蓄積するセンスキャパシタと，
前記センスキャパシタの電位を検出するセンスアンプとを有し，
読み出し時に，前記ワード線を駆動して前記セルMOSFETが導通し，更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷を前記ビット線に出力し，前記転送ゲートを介して前記ビット線の電荷を前記センスキャパシタに蓄積し，前記センスアンプが前記センスキャパシタの電位を検出してデータを読み出し，その後，プレート線を立ち下げてから，前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
【符号の説明】
【０１２３】
Q701:第１のMOSFET Q702:第２のMOSFET
C701:カップリングキャパシタ R701:抵抗
IN7:入力 OUT7:出力端子
VDD:電源電圧 GND:グランド
【技術分野】
【０００１】
本発明は，論理回路とそれを使用するメモリに関する。
【背景技術】
【０００２】
MOSFETによる論理回路は，LSI内に広く採用されている。かつてはNチャネルMOSFET（NMOSFET）だけで論理回路を構成させることが行われていた。例えば，特許文献１〜４の通りである。そして，近年においては，NMOSFETとPチャネルMOSFET（PMOSFET）とからなるCMOS論理回路が広く採用されている。CMOS論理回路は，出力を電源電圧とグランドとにフルスイングさせることができ，定常状態での消費電流が小さいことが１つの特徴である。
【０００３】
また，CMOSインバータを組み合わせたメモリセルがSRAMとして提案され，CMOS論理回路を有するFeRAMの提案されている。FeRAMについては，非特許文献１のとおりである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５３−１２５７５３号公報
【特許文献２】特開昭５５−１３６７２５号公報
【特許文献３】特開昭５７−１１５３７号公報
【特許文献４】特開昭５４−８９５５９号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE Journal of Solid-State Circuits, Col. 37, No.5 May 2002, Bitline GND Sensing Technique for Low-Voltage Operation FeRAM
【発明の概要】
【発明が解決しようとする課題】
【０００６】
CMOS回路は，チップ内にNMOSFETとPMOSFETを形成する必要があり，それぞれのMOSFETを形成するためのPウエル領域とNウエル領域を形成する必要があり，面積効率が低くプロセスが複雑である。したがって，NMOSFETのみで論理回路を構成することにより，CMOS回路の課題を解消することができる。
【０００７】
一方，近年の微細化プロセスに伴って，MOSFETのゲート酸化膜が薄くなり，電源電圧を例えば1.8V〜と低くなる傾向にある。このように電源電圧の低下に伴い，MOSFETの閾値電圧Vthに対して電源電圧が低くなり，適切にNMOSFETによる論理回路を構成することが困難になる。
【０００８】
そこで，本発明の目的は，低い電源電圧でも動作可能なNMOSFET論理回路と，それを使用したメモリを提供することにある。
【課題を解決するための手段】
【０００９】
論理回路の第１の側面は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１，第２のMOSFETの接続ノードに接続された出力端子と，前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する。
【発明の効果】
【００１０】
第１の側面によれば，低い電源電圧でも動作可能である。
【図面の簡単な説明】
【００１１】
【図１】従来のNMOSFET論理回路とその動作波形の図である。
【図２】第１の実施の形態におけるNMOSFET論理回路の回路と動作を示す図である。
【図３】従来のNMOSFET論理回路の回路と動作を示す図である。
【図４】第２の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図５】第３の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図６】従来の論理回路の回路と動作波形の図である。
【図７】第４の実施の形態におけるNMOSFET論理回路の回路と動作波形の図である。
【図８】第４の実施の形態におけるNAND回路と動作波形を示す図である。
【図９】第４の実施の形態におけるNOR回路と動作波形を示す図である。
【図１０】第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。
【図１１】第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。
【図１２】パスゲート論理回路の回路図である。
【図１３】図１２のパスゲート論理回路の動作波形図である。
【図１４】第５の実施の形態におけるパスゲート論理回路の回路図である。
【図１５】パスゲート論理回路の動作波形を示す図である。
【図１６】第６の実施の形態におけるSRAM(Static Randum Access Memory)のメモリセルの回路図である。
【図１７】第６の実施の形態におけるSRAMのメモリセルの動作波形図である。
【図１８】第７の実施の形態におけるFeRAMのメモリセルの回路図である。
【図１９】第７の実施の形態におけるFeRAMのメモリセルの断面図である。
【図２０】ビット線フローティング方式の読み出しが行われるFeRAMの回路図である。
【図２１】ビット線フローティング方式の読み出しと再書き込み動作を示す波形図である。
【図２２】ビット線グランドセンス方式の読み出しが行われるFeRAMの回路図である。
【図２３】ビット線グランドセンス方式の読み出しと再書き込み動作を示す波形図である。
【発明を実施するための形態】
【００１２】
以下の説明において，MOSFET(MOS電界効果型トランジスタ)は特に説明しない場合はNMOSFETである。
【００１３】
図１は，従来のNMOSFET論理回路とその動作波形の図である。これは，例えばメモリのワード線をブーストする回路として知られている。図１（Ａ）に示されるように，この論理回路は，NMOSFETQ102,Q103からなるインバータと，プルアップ側NMOSFETQ102のゲートに接続されたNMOSFETQ101と，そのNMOSFETQ102のドレイン端子に制御信号を出力するインバータI101と，出力OUT1をブーストするブーストキャパシタCbst1と，そのキャパシタのノードn103を駆動するインバータI102とを有する。入力信号φ２がHレベルからLレベルに変化したとき，信号φ３がHレベルからLレベルに変化し，出力OUT1を電源電圧VDDプラス閾値電圧Vt（VDD+Vt）までブーストする。
【００１４】
図１（Ｂ）には，このNMOSFET論理回路の動作を示す波形図が示されている。入力信号φ２がHレベルからLレベルに遷移したのち，信号φ１はHレベルからLレベルにされる。その結果，インバータI101の出力がHレベルに上昇し，NMOSFETQ101を介して，ノードn102が電源VDDからNMOSFETQ101の閾値電圧Vtだけ低下した電位まで上昇する。このとき，出力OUT1は，NMOSFETQ103の非導通とNMOSFETQ102の導通により上昇するが，その出力の電位はノードn102から更に閾値電圧Vt低下し，VDD-2Vtまでしか上昇しない。
【００１５】
その後，信号φ１をHレベルにしてから，信号φ３をHレベルからLレベルに変化させインバータI102の出力n103を電源VDDレベルまで上昇させ，ブーストキャパシタCbst1を介して，出力OUT1を電源VDDレベルまでブーストする。このとき，インバータI101の出力がLレベルになりノードn102はグランドGNDまで低下し，ノードn103によるブースト動作中NMOSFETQ102はオフのままになる。
【００１６】
出力OUT1はVDD-2VtからブーストキャパシタCbst1によりブーストされるので，十分な高電圧にすることができない。
【００１７】
出力OUT1の最終的なブースト電位は，メモリセルNMOSFETを十分に導通させるためにはVDD＋Vth以上が必要である。そして，ブーストキャパシタCbst1によるブースト可能な電圧はノードn103の昇圧電圧VDDにCbst1と出力キャパシタCoutとの容量比（Cbst1/(Cbst1+Cout)を乗じた電圧であり，Cbst1を大容量にしてもブースト電圧は電源電圧VDD未満である。そのため，ブースト前の出力OUT1の電位VDD-2Vtは，少なくともVt以上であることが求められる。その結果，VDD-2Vt>Vtとなり，VDD>3Vtであることが必要になる。つまり，電源電圧VDDはNMOSFETの閾値電圧の３倍以上必要になり，近年の低電源電圧化には不都合である。
【００１８】
［第１の実施の形態］
図２は，第１の実施の形態におけるNMOS論理回路の回路と動作を示す図である。図２（Ａ）のNMOS論理回路は，図１を改良したものであり，電源電圧VDD側に接続されたNチャネルの第１の出力NMOSFETQ202と，グランドである基準電圧GND側に接続されゲートに入力信号φ２が供給されるNチャネルの第２の出力NMOSFETQ203とを有し，それらの接続ノードが出力端子OUT1である。
【００１９】
さらに，論理回路は，第１の出力NMOSFETQ202のゲートにソースが接続されたNチャネルの第３のNMOSFETQ201と，第３のNMOSFETQ201のドレインを駆動する駆動回路（インバータ）I201と，出力端子OUT1に第１の電極が接続されたブーストキャパシタCbst1と，そのブートキャパシタCbst2を駆動するインバータI202を有する。そして，第３のNMOSFETQ201のゲートと電源電圧VDDとの間に設けられた抵抗R201及びゲートとドレイン間に設けられたカップリングキャパシタC201とを有する。
【００２０】
図２（Ｂ）に示された動作波形にしたがって図２（Ａ）のNMOSFET論理回路の動作を説明する。入力信号φ２がHからLレベルに変化したのち，信号φ１はHからLレベルに変化する。それにより，インバータI201の出力がグランドレベルから電源電圧VDDまで上昇する。このとき，カップリングキャパシタC201と抵抗R201により，第３のNMOSFETQ201のゲートノードn201は，一時的に電源電圧VDD＋Vt以上に上昇する。このノードn201の一時的なVDD+Vtへの上昇により，ノードn202はインバータI201の出力の電源電圧VDDまで上昇する。その結果，出力OUT2はノードn202のVDDから出力NMOSFETQ202の閾値Vt低いVDD-Vtまで上昇する。この電位VDD−Vtは，図１のVDD-2Vtより高い。
【００２１】
次に，信号φ１がHレベルに戻されるとインバータI201の出力がグランドレベルまで低下し，ノードn202もグランドレベルまで低下する。その状態から，信号φ３がHレベルからLレベルになると，インバータI202の出力n203が電源電圧VDDまで駆動され，ブーストキャパシタCbst2を介して，出力OUT2がVDD-VtからVDD+Vt以上まで昇圧される。このとき，出力NMOSFETQ202のゲートはLレベルになっているため，出力NMOSFETQ202はオフを維持する。
【００２２】
ブースト後の出力OUT2の電位はワード線を駆動するためにVDD+Vt以上であることが必要である。一方，ブーストキャパシタによる昇圧電圧は，前述と同様の理由により高々電源電圧VDDである。したがって，ブースト前の出力OUT2の電位VDD-Vtは，VDD-Vt>Vtであることが必要になる。つまり，VDD>2Vtである。このことは，図１のVDD>3Vtよりも電源電圧VDDを低くできることを意味する。
【００２３】
図３は，従来のNMOS論理回路の回路と動作を示す図である。図３（Ａ）に示されるように，この論理回路は，NMOSFETQ302,Q303からなるインバータと，プルアップ側NMOSFETQ302のゲートに接続されたNMOSNMOSFETQ301と，NMOSFETQ302のドレイン端子に制御信号を出力するインバータI301と，出力OUT3をブーストするブーストキャパシタCbst3と，そのキャパシタのノードn303を駆動するインバータI302と，出力NMOSFETQ302のドレインn304を駆動するインバータI303とを有する。信号φ３がHレベルからLレベルに変化したとき，出力OUT3をVDD+Vtまでブーストする。
【００２４】
図３（Ｂ）には，このNMOS論理回路の動作を示す波形図が示されている。入力信号φ２がHレベルからLレベルに遷移したのち，信号φ１はHレベルからLレベルにされる。その結果，インバータI301の出力がHレベルに上昇し，NMOSFETQ301を介して，ノードn302が電源VDDからNMOSFETQ301の閾値電圧Vtだけ低下した電位まで上昇する。
【００２５】
この状態で，信号φ４をHレベルからLレベルにするとインバータI303によりノードn304が電源電圧VDDまで駆動され，NMOSFETQ302を介して出力端子OUT3が上昇する。そして，オンしているNMOSFETQ302のチャネルとゲート間の容量によるセルフブーストにより，ノードn302が電源VDD＋Vt以上にブーストされ，出力端子OUT3はノードn304の電源電圧VDDと同じ電位になる。
【００２６】
その後，信号φ１をHレベルにしてから，信号φ３をHレベルからLレベルに変化させインバータI302の出力n303を電源VDDレベルまで上昇させ，ブーストキャパシタCbst3を介して，出力OUT3を電源VDDレベルまでブーストする。信号φ１はHレベルであるためインバータI301の出力がLレベルになりノードn302はグランドGNDまで低下し，ノードn303によるブースト動作中NMOSFETQ302はオフのままになる。
【００２７】
この論理回路では，ブーストキャパシタCbst3によるブースト動作前の出力OUT3がVDDレベルにあるので，ブースト動作により出力OUT3をVDD+Vt以上にすることができる。
【００２８】
上記のNMOSFETQ302のセルフブーストを可能にするためには，インバータI301の駆動によるノードn302のVDD-Vtが，NMOSFETQ302を導通状態にできる閾値電圧Vt以上であることが必要条件になる。つまり，VDD-Vt>Vtであり，VDD>2Vtが条件になる。
【００２９】
［第２の実施の形態］
図４は，第２の実施の形態におけるNMOS論理回路の回路と動作波形の図である。図４（Ａ）に示されるとおり，この論理回路は，NMOSの第１，第２の出力NMOSFETQ402,Q403と，それらのNMOSFETの接続ノードに接続された出力端子OUT4と，第１の出力NMOSFETQ402のゲートn402を抵抗R401を介して駆動する第１の駆動回路（インバータ）I401と，第１の出力NMOSFETQ402のドレインn404を駆動する第２の駆動回路（インバータ）I403と，第１の出力NMOSFETQ402のドレインn404とゲートn402間に設けられたカップリングキャパシタC401と，出力端子OUT4に第１の電極が接続されたブーストキャパシタCbst4と，ブーストキャパシタCbst4の第２の電極を駆動するインバータI402とを有する。カップリングキャパシタC401は，大容量のキャパシタであることが望ましい。
【００３０】
図４（Ｂ）に動作波形を示す。図３（Ｂ）と異なり，入力信号φ２がＬレベルになり，信号φ１がLレベルになってインバータI401がゲートn402を駆動するとゲートn402は電源電圧VDDまで駆動される。そして，信号φ４がLレベルになると，インバータI403が第１の出力NMOSFETQ402のドレインn404を電源電圧VDDに駆動し，この時，カップリングキャパシタC401によるカップリング動作により，ゲートn402は一時的にVDD+Vt以上に上昇し，出力端子OUT4は電源電圧VDDまで上昇する。
【００３１】
その後の動作は，図３（Ｂ）と同じであり，信号φ３がLレベルになりインバータI402によりノードn403が電源電圧VDDまで駆動され，ブーストキャパシタCbst4により出力端子OUT4はVDD+Vth以上に上昇する。
【００３２】
この論理回路の場合，インバータI403がNMOSFETQ402のドレインn404を電源電圧VDDまで駆動したときに，ゲートn402のピークレベルがVDD+Vtであれば，出力端子OUT4は電源電圧VDDまで上昇することが制約条件である。つまり，ドレインn404の振幅VDDが出力NMOSFETQ402の閾値電圧Vtより高いこと，VDD>Vtが制約条件になる。この電源VDDの条件は，図３の論理回路のVDD>2Vtよりも低い。したがって，より低電源電圧に対応可能である。
【００３３】
なお，この論理回路では，カップリングキャパシタC401と抵抗R401が必要であるが，これらの素子は，LSIの半導体基板上の多層配線の領域に形成することで，LSIの面積の増大を回避可能である。
【００３４】
［第３の実施の形態］
図５は，第３の実施の形態におけるNMOS論理回路の回路と動作波形の図である。この論理回路は，図５（Ａ）のとおり，図２の論理回路において，出力NMOSFETQ502のドレインn504を，インバータI503で駆動する構成を追加している。それ以外は，図２と同じである。また，図４の論理回路に比較すると，NMOSFETQ501が追加されることになる。
【００３５】
図５（Ｂ）に示されるとおり，入力信号φ２がLレベルになり，制御信号φ１がLレベルになると，インバータI501の出力が電源電圧VDDに立ち上がり，NMOSFETQ501のゲートn501がCR回路により一時的にVDD+Vtに上昇し，出力NMOSFETQ502のゲートn502を電源電圧VDDまで上昇させる。その後，制御信号φ４がLレベルになりインバータI503が出力NMOSFETQ502のドレインn504を電源電圧VDDに駆動すると，NMOSFETQ502のソース，ドレインとゲート間容量のカップリングにより，ゲートn502はVDD+Vtに上昇し，出力端子OUT5は電源電圧VDDまで充電される。そして，その後，ブーストキャパシタCbst5により出力OUT5はVDD+Vt以上まで上昇する。
【００３６】
この論理回路の制約条件は，ノードn501が一時的に上昇したときVDD+Vtになり，ノードn502を確実に電源電圧VDDに上昇させることである。従って，インバータI501の出力振幅VDDがVtより大きいことが必要になる。つまり，制約条件は，図４と同様にVDD>Vthである。これは，図２の論理回路のVDD>2Vtより電源電圧が低いことを意味する。また，図２よりもブーストキャパシタCbst5を小さくできるので，インバータI502が駆動する容量は小さくなり，設計の自由度が増す。
【００３７】
さらに，図４の論理回路は，制御信号φ１をLレベルにしたときのノードn402の上昇は，抵抗R401とカップリングキャパシタC401とにより遅くなる。しかし，図５の論理回路では，ゲートノードn502には抵抗もカップリングキャパシタもなく，寄生容量は小さいので，ノードn502の立ち上がりは図４より高速である。
【００３８】
［第４の実施の形態］
図６は，従来の論理回路の回路と動作波形の図である。この論理回路は，エンハンスメント型のNMOSFETQ601,Q602を有し，NMOSFETQ601のゲートは電源VDDに接続されている。入力IN6がLレベルになると，NMOSFETQ602がオフになり出力端子OUT6が上昇するが，VDD-Vtまでしか上昇しない。一方，入力IN6がHレベルになると，NMOSFETQ602がオンになり，出力端子OUT6は電源電圧VDDをNMOSFETQ601,Q602のオン抵抗で分割したレベルになる。したがって，出力端子OUT6のLレベルはグランドまで下がらない。
【００３９】
このように，図６の論理回路では，出力端子が電源電圧VDDの振幅を有していないので，実用上あまり利用されていない。
【００４０】
図７は，第４の実施の形態におけるNMOS論理回路の回路と動作波形の図である。この論理回路は，電源電圧VDD側に接続されたNMOSFETの第１の出力NMOSFETQ701と，グランドである基準電圧GND側に接続されゲートに入力信号IN7が供給されるNMOSFETの第２の出力NMOSFETQ702とを有し，それらの接続ノードが出力端子OUT7である。これらの出力NMOSFETQ701,Q702は，共にエンハンスメント型である。さらに，論理回路は，第１の出力NMOSFETQ701のゲートn701とソースOUT7との間に設けられたカップリングキャパシタC701と，ゲートn701と電源電圧VDDとの間に設けられた抵抗R701とを有する。このキャパシタC701と抵抗R701とがNMOSFETQ701のゲートに設けられたセルフブースト回路である。
【００４１】
図７（Ｂ）の動作波形に示されるとおり，入力IN7がHレベルからLレベルに立ち下がると，NMOSFETQ702がオフになり，出力端子OUT7はNMOSFETQ701の駆動により上昇する。この出力端子OUT7の上昇により，カップリングキャパシタC701と抵抗R701とからなるセルフブースト回路がゲートn701を一時的にVDD+Vt以上に上昇させる。この一時的な上昇により，出力端子OUT7は，電源電圧VDDまで上昇する。
【００４２】
この時の出力端子OUT7の振幅VDDによりゲートn701がVt以上上昇することが制約条件となるので，VDD>Vtである。
【００４３】
逆に，入力信号IN7がHレベルになると，出力端子OUT７は，NMOSFETQ701,Q702のオン抵抗の分圧レベルに低下する。NMOSFETQ701のオン抵抗をNMOSFETQ702のそれより充分に大きく設定すれば，出力端子OUT7のLレベルはグランドGNDに近いレベルになる。また，カップリングキャパシタC701によりゲートn701の電圧が一時的に低下するので，出力端子OUT7の低下速度が速くなる。
【００４４】
このときゲートn701がカップリングにより一時的に低下する。したがって，次の入力信号IN7の切り替えは，このゲートn701が電源電圧VDDに戻った後に行われることが求められる。
【００４５】
また，入力信号IN7がLレベルになった後，長い時間が経過すると，リーク電流により出力端子OUT7はVDD-Vtまで低下する。しかし，１MHz程度の高速動作であれば，出力端子OUT7がVDDから低下することはなく，実用上問題はない。
【００４６】
図８は，第４の実施の形態におけるNAND回路と動作波形を示す図である。図８（Ａ）のNAND回路は，２つの入力信号IN801,IN802がゲートに供給されるNMOSFETQ802,Q803が，負荷NMOSFETQ801とグランドGNDとの間に直列に接続されている点で，図７（Ａ）のインバータ回路と異なる。負荷NMOSFETQ801のゲートn801にカップリングキャパシタC801と抵抗R801が設けられているところは，図７（Ａ）と同じである。
【００４７】
その動作は，入力信号IN801,IN802が共にHレベルの状態から少なくともいずれかがLレベルの状態になったとき，NMOSFETQ802,Q803のカスコード接続の経路はオフになり，出力端子OUT8が立ち上がるときに，カップリングキャパシタC801と抵抗R801とにより，ゲートn801が一時的にVDD＋Vt以上になり，出力端子OUT8が電源電圧VDDまで上昇してHレベルになる。図８（Ｂ）では，入力信号が共にＨレベルから共にＬレベルに変化する場合のみn801のブースト記載されているが，他の片方の遷移も同様である。
【００４８】
一方，入力信号が少なくともいずれかがＬレベルの状態から共にＨレベルの状態になったとき，NMOSFETQ802,Q803が共にオンになり，出力端子OUT8がNMOSFETの分圧レベルまで低下する。
【００４９】
このように，NAND回路でも，出力端子OUT8が電源電圧VDDレベルまで上昇することができ，その時の制約条件は，図７と同様にVDD>Vtである。
【００５０】
図９は，第４の実施の形態におけるNOR回路と動作波形を示す図である。このNOR回路は，２つの入力信号IN901,IN902がゲートに供給されるNMOSFETQ902,Q903が，負荷NMOSFETQ901とグランドGNDとの間に並列に接続されている点で，図８（Ａ）のNAND回路と異なる。負荷NMOSFETQ901のゲートn901にカップリングキャパシタC901と抵抗R901が設けられているところは，図８（Ａ）と同じである。
【００５１】
その動作は，入力信号IN901,IN902が少なくともいずれか一方がHレベルの状態から両方がLレベルの状態になったとき，NMOSFETQ902,Q903が共にオフになり，出力端子OUT9が立ち上がるときに，カップリングキャパシタC901と抵抗R901とにより，ゲートn901が一時的にVDD＋Vt以上になり，出力端子OUT9が電源電圧VDDまで上昇してHレベルになる。
【００５２】
一方，入力信号が共にLレベルの状態から少なくともいずれかがＨレベルの状態になったとき，NMOSFETQ902,Q903のいずれかがオンになり，出力端子OUT9がNMOSFETの分圧レベルまで低下する。
【００５３】
このように，NOR回路でも，出力端子OUT9が電源電圧VDDレベルまで上昇することができ，その時の制約条件は，図７と同様にVDD>Vtである。
【００５４】
図１０は，第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。このインバータバッファ回路は，第４の実施の形態の図７（Ａ）のインバータ回路を２段有する。前段は，NMOSFETQ1001,Q1002と，セルフブースト回路C1001,R1001とからなるインバータ回路であり，図７（Ａ）と同じである。後段は，NMOSFETQ1003，Q1004とセルフブースト回路C1002,R1002とからなるインバータ回路である。ただし，抵抗R1002に前段インバータのノードn1002が接続されている。また，入力信号IN10は，NMOSFETQ1002,Q1004のゲートに供給される。
【００５５】
その動作は，入力信号IN10がHレベルの間は，出力OUT10はNMOSFETQ1003,Q1004の抵抗分圧レベルのLレベルである。そして，入力信号IN10がHレベルからLレベルに切り替わると，前段のNMOSFETQ1001,Q1002のインバータでは，ノードn1002が上昇し，セルフブースト回路C1001,R1001によりノードn1001が一時的にVDD+Vt以上に上昇し，ノードn1002は電源電圧VDDまで立ち上がる。これに応答して，NMOSFETQ1003がオンして出力OUT10が立ち上がり，セルフブースト回路C1002,R1002によりノードn1003も一時的にVDD+Vt以上に上昇し，出力OUT10は電源電圧VDDまで立ち上がる。
【００５６】
そして，入力信号IN10がLレベルからHレベルになると，NMOSFETQ1002,Q1004が共にオンになり，ノードn1002がLレベル，NMOSFETQ1003がオフとなり，出力OUT10はグランド電位GNDまで低下する。つまり，出力端子OUT10は電源電圧VDDとグランドGNDのフル振幅になる。
【００５７】
NMOSFETQ1003,Q1004は出力端子OUT10を駆動するので，NMOSFETサイズが大きく駆動能力が大きい。そのため，前段のNMOSFETQ1001,Q1002がバッファリングしている。このバッファ回路の制約条件も，図７と同様にVDD>Vtである。
【００５８】
図１１は，第４の実施の形態におけるインバータバッファ回路とその動作波形を示す図である。このインバータバッファ回路は，前段にNMOSFETQ1101,Q1102及びセルフブースト回路C1101,R1101からなる図７（Ａ）のインバータ回路を設け，後段はNMOS出力NMOSFETQ1103,Q1104を設けている。出力NMOSFETQ1103のゲートが前段のNMOSFETQ1101のゲートに接続されている構成が，図１０と異なる。
【００５９】
その動作は，入力IN11がHレベルからLレベルに切り替わると，前段のセルフブースト回路によりノードn1102が上昇するに伴いゲートn1101が一時的にVDD+Vt以上に上昇する。このゲートn1101の一時的な上昇により，出力NMOSFETQ1103からの駆動電流により出力OUT11は電源電圧VDDレベルまで上昇する。ゲートn1101の一時的な上昇により出力NMOSFETQ1103を直接駆動するので，出力OUT11は図１０の回路より高速に立ち上がる。
【００６０】
一方，入力IN11がLレベルからHレベルに切り替わると，出力OUT11はNMOSFETQ1103,Q1104のオン抵抗の分圧レベルのLレベルになる。このLレベルはグランドGNDまで低下しない。
【００６１】
このインバータバッファ回路も制約条件は，図７と同様にVDD>Vtである。
【００６２】
［第５の実施の形態］
図１２は，パスゲート論理回路の回路図である。この論理回路は入力信号X12,/X12とY12,/Y12の排他的論理和A12,/A12を生成する回路である。４つのNMOSFETパスゲートトランジスタQ1201〜Q1204からなり，入力信号X12,/X12がドレインに入力されるNMOSFETQ1201,Q1202のゲートに入力信号/Y12,Y12が供給され，NMOSFETQ1203,Q1204はその逆の関係になっている。
【００６３】
図１３は，図１２のパスゲート論理回路の動作波形図である。入力X12,Y12が同じ場合は出力A12はLレベル，異なる場合はHレベルになる。出力/A12はその反転レベルである。
【００６４】
動作波形図に示されるとおり，例えばX12=H（VDD），Y12=L（GND），/Y12=H（VDD）の場合，NMOSFETQ1201のゲートは/Y12=H（VDD）であるため，出力A12は電源電圧VDDから閾値電圧Vtだけ低いレベルVDD-Vtまでしか立ち上がらない。
【００６５】
そこで，NMOSFETだけで構成されるパスゲート論理回路において，出力A12,/A12のHレベルを電源電圧VDDまで立ち上がるようにすることが求められる。
【００６６】
図１４は，第５の実施の形態におけるパスゲート論理回路の回路図である。また，図１５は，そのパスゲート論理回路の動作波形を示す図である。このパスゲート論理回路は，図１２と同様に，入力信号X12,/X12とY12,/Y12の排他的論理和A12,/A12を生成する回路である。４つのNMOSFETパスゲートトランジスタQ1301〜Q1304からなり，入力信号X12,/X12がドレインに入力されるNMOSFETQ1301,Q1302のゲートに入力信号/Y12,Y12が供給され，NMOSFETQ1303,Q1304はその逆の関係になっている。
【００６７】
ただし，NMOSFETQ1301のゲートn1301と入力信号/Y13との間に抵抗R1301が設けられ，NMOSFETQ1301のゲートn1301とソース（出力A13）の間にはカップリングキャパシタC1301が設けられ，セルフブースト回路を有する。他のNMOSFETQ1302,Q1303,Q1304のゲートも同様にセルフブースト回路を有する。
【００６８】
図１５の動作波形に示されるとおり，時間ｔ１では，入力X13がHレベルの時に入力/Y13が立ち上がっている。そのため，NMOSFETQ1301のゲートn1301がセルフブースト回路により一時的にVDD+Vt以上に上昇し，出力A13を電源電圧VDDまで上昇させることができる。時間ｔ２では，NMOSFETQ1304において同様にゲートn1304が一時的にVDD+Vt以上に上昇し，出力/A13がVDDまで上昇している。時間ｔ３では，NMOSFETQ1302で同じ動作が行われる。
【００６９】
このように，各NMOSFETのゲートに設けたセルフブースト回路により，ゲート電圧がVDD+Vt以上に上昇し，出力A13,/A13が電源電圧VDDまで充電される。
【００７０】
ただし，時間ｔ１では，入力Y13が立ち下がっているが，出力A13が立ち上がっているため，カップリングキャパシタC1302のカップリング動作によりノードn1302の立ち下がりは図中S1のごとく破線よりも遅れる。時間ｔ２，ｔ３におけるS1も同様の動作である。
【００７１】
また，時間ｔ４では，入力X13=Lのときに入力/Y13がHに立ち上がるため，出力A13は立ち下がる。ただし，このとき出力A13が立ち下がるためカップリングキャパシタC1301のカップリング動作によりノードn1301の立ち上がりは図中S2のように破線よりも遅れる。時間ｔ５，ｔ６におけるS2も同様の動作である。
【００７２】
さらに，図中S3の動作は次のとおりである。時間ｔ４にて，X13=L,/X13=Hのため，ゲートn1303＝L，n1304=Hである。この時，/Y13が立ち上がりn1304が一時的に上昇しNMOSFETQ1303により出力/A13が立ち上がる。この/A13の立ち上がりにより，キャパシタC1303を介してn1303も一時的に上昇する。この時，n1303が閾値Vtを超えるとNMOSFETQ1303が導通して，立ち下がるY13=Lと立ち上がる/Y13=Hとにより，出力/A13を引き合う現象が考えられる。
【００７３】
しかし，ゲートn1304＝HのNMOSFETQ1304にはチャネルが形成され，チャネルゲート間カップリングによりカップリング作用が増強され，ゲートn1304のピーク電位は高くなる。それに対して，ゲートn1303=LのNMOSFETQ1303にはチャネルが形成されていないので，チャネルゲート間カップリングはなく，ゲートn1303のピーク電位はそれほど高くならない。そこで，ゲートn1304の高いピーク電位はVDD+Vtを超えて，ゲートn1303の低いピーク電位はVtを超えないように設計すれば，出力/A13のHレベルを電源電圧VDDまで立ち上げること，および電源電圧VDDより下がってくることを防止することができる。
【００７４】
［第６の実施の形態］SRAM
図１６は，第６の実施の形態におけるSRAM(Static Randum Access Memory)のメモリセルの回路図である。この１つのメモリセルは，６つのエンハンスタイプのNMOSFETQ1401〜Q1406と，カップリングキャパシタC1401,C1402と抵抗R1401,R1402とを有する。キャパシタC1401がNMOSFETQ1403のゲートn1403とソースn1401との間に設けられ,抵抗R1401がゲートn1403と電源VDDとの間に設けられ，NMOSFETQ1403のセルフブースト回路を構成する。同様に，キャパシタC1402と抵抗R1402がNMOSFETQ1404のセルフブースト回路を構成する。
【００７５】
NMOSFETQ1405,Q1406は，ゲートがワード線WLに接続され，一方のソース又はドレインが両ビット線BL,/BLにそれぞれ接続されている。そして，NMOSFETQ1401,Q1403とNMOSFETQ1402,Q1404とでラッチ回路が構成されている。
【００７６】
６つのNMOSFETをNMOSで構成したため，従来のCMOSセルに比較するとセル構造が簡単か，小面積になり，低コスト，高集積度になる。
【００７７】
図１７は，第６の実施の形態におけるSRAMのメモリセルの動作波形図である。６つのNMOSFETがNMOSFETであるため，データ保持状態では，記憶ノードn1401,n1402のいずれか一方はVDD-VtのHレベル，他方はNMOSFETQ1401,Q1403（またはQ1402,Q1404）の抵抗分圧レベルのLレベルになる。ただし，読み出し時や書き込み時においては，ワード線WLを電源電圧VDDまでしか立ち上げなくても，セル内のセルフブースト回路の動作により，ゲートn1403,n1404は一時的にVDD+Vt以上に上昇し，記憶ノードn1401,n1402のいずれか一方は電源電圧VDDまで上昇する。これにより読み出し速度，書き込み速度が速くなる。
【００７８】
図１７では，最初の記憶状態は，ノードn1401がHレベル（VDD-Vt），ノードn1402がLレベルである。そこで，読み出し動作は，両ビット線BL,/BLを電源電圧VDDまでプリチャージした状態から，ワード線WLを電源電圧VDDまで立ち上げることで始まる。これによりNMOSFETQ1405,Q1406が導通し，ノードn1401,n1402が同時に立ち上がるが，ノードn1401はセルフブースト回路によりNMOSFETQ1403のゲートn1403が一時的にVDD+Vt以上に立ち上がり，ノードn1401は電源電圧VDDまで立ち上がる。それにより，n1401のVDDレベルによりNMOSFETQ1402が駆動され，反対側のノードn1402の上昇は停止するとともに，ビット線/BLから電流が引き抜かれ，高速アクセス，セルの安定性の増加が達成できる。
【００７９】
逆にNMOSFETQ1401がオフ状態であり，ビット線BLは低下しない。ビット線BL,/BL間の電圧差は，図示しないセンスアンプ回路により検出される。そして，ワード線WLが立ち下がると，ノードn1401はVDD-Vtまで低下する。これでデータ保持状態になる。
【００８０】
一方，書き込み動作では，図示しないライトアンプにより，ビット線BLをLレベルに立ち下げ，ビット線/BLを電源電圧VDDに維持し，その状態でワード線WLがVDDレベルまで立ち上がる。これにより，NMOSFETQ1406を介してノードn1402が立ち上がり，セルフブースト回路によりNMOSFETQ1404のゲートn1404が一時的にVDD+Vtに立ち上がり，ノードn1402は電源電圧VDDまで立ち上がる。これにより，NMOSFETQ1401が駆動され，ノードn1401は立ち下げられNMOSFETQ1401,Q1403の分圧レベルまで低下し，NMOSFETQ1402はオフ状態になる。その後，ワード線WLが立ち下げられると，ノードn1402は，VDD-Vtまで低下する。これでデータ保持状態になる。
【００８１】
以上の通り，SRAMのメモリセルを全てNMOSで構成しても，セルフブースト回路によりNMOSFETQ1403,Q1404のゲートノードn1403,n1404が一時的にVDD+Vtに立ち上がり，CMOSのメモリセルと同様の高速読み出し，高速書き込みが可能になる。
【００８２】
［第７の実施の形態］
図１８は，第７の実施の形態におけるFeRAMのメモリセルの回路図である。図１８には，ビット線BLとワード線WL0との交差位置に１つのメモリセルMC0が，ビット線BLとワード線WL1との交差位置にもう１つのメモリセルMC1が示されている。各メモリセルは，１つのNMOSFETQ1501,Q1502とデータを記憶する１つの強誘電体キャパシタC1501,C1503からなる１T1Cタイプのセルである。
【００８３】
そして，本実施の形態では，メモリセルMC0は，NMOSFETQ1501のゲートノードn1502とキャパシタC1501との接続ノードn1501との間にカップリングキャパシタC1502と，ゲートノードn1502と電源VDDとの間に抵抗R1501とからなるセルフブースト回路を有する。同様に，メモリセルMC1は，カップリングキャパシタC1504と抵抗R1502とからなるセルフブースト回路を有する。カップリングキャパシタC1502,C1504は，たとえば，記憶用キャパシタC1501,C1503と同じプロセスで下部電極を共通にして且つ隣接して形成される強誘電体キャパシタである。抵抗R1501,R1502はTiNやポリシリコンなどの薄膜抵抗で形成される。
【００８４】
ビット線BLは，図中左右方向に延びる配線であり，一方，プレート線PL0,PL1とワード線WL0,WL1は，図面の奥行き方向に延びる配線である。
【００８５】
このメモリセルは，アクセスNMOSFETQ1501,Q1502がセルフブースト回路によりそのゲートn1502,n1504をワード線WLの駆動レベルである電源電圧VDDより高いVDD＋Vt以上に上昇させて，ビット線のHレベル（VDD）をセル内のノードn1501,n1503にVtドロップなしに印加することができ，またセル内のノードn1501,n1503から十分な電荷をビット線に出力させることができる。
【００８６】
図１９は，第７の実施の形態におけるFeRAMのメモリセルの断面図である。シリコン基板表面にNMOSFETQ1501，Q1502のソース，ドレイン領域が形成され，さらにゲート電極が形成されている。そして，下部電極を共通にして，強誘電体層と上部電極からなるキャパシタC1501,C1502とC1503,C1504が形成されている。NMOSFETQ1501,Q1502の共通ソース／ドレイン領域と，ゲート電極と，キャパシタの上部電極らが，タングステンＷからなる電極プラグを介して１層目配線に接続されている。その上には，抵抗R1501,R1502が形成され，２層目配線層により，ワード線WL0,WL1とプレート線PL0,PL1が形成されている。さらにその上の３層目配線層により，ビット線BLが形成されている。
【００８７】
このように，セルフブースト回路を構成するキャパシタC1502,Q1504と抵抗R1501,R1502は，シリコン基板上の多相配線構造内に形成され，メモリセルの専有面積の増大は最小限に抑えられる。
【００８８】
図２０は，ビット線フローティング方式の読み出しが行われるFeRAMの回路図である。図２０には，１対のビット線BL,BLxと，それに接続されるメモリセルMC0,MC1,MC0x,MC1xと，ビット線対BL,BLxをセンスアンプSAに接続するトランスファーゲートNMOSFETQ1510,Q1510xと，書き込みアンプWAが示されている。このFeRAMでは，ビット線BL,BLxをフローティング状態にして，メモリセル内のキャパシタC1501,C1501xの電荷に応じてビット線に電位差を形成し，センスアンプSAがそれを増幅し，最後にセンスアンプSAで検出したデータに基づいて，書き込みアンプWAにより再書き込みが行われる。
【００８９】
図２１は，ビット線フローティング方式の読み出しと再書き込み動作を示す波形図である。読み出し動作の初期状態は，ビット線BL,BLxが共にグランドレベルでフローティング状態である。そして，時間T0でワード線WL0を立ち上げると，抵抗R1501で接続されたNMOSFETQ1501のゲートノードn1502は少し遅延して立ち上がる。これによりNMOSFETQ1501が導通して，ビット線BLとセルMC0内のセルノードn1501とはグランドレベルを維持する。
【００９０】
そこで，時間T1にてプレート線PL0が電源電圧VDDまで立ち上がると，セルキャパシタC1501の分極方向に応じて，「１」が書き込まれていれば，C1501のリニア容量と分極反転電荷がセルノードn1501に流れ，その電位は中間電位まで上昇し，それと共にビット線BLにも流れ出し，ビット線BL(1)が「１」読み出し相当のレベルまで上昇する。このとき，セルノードn1501の上昇がセルフブースト回路によりゲートノードn1502のVDD+Vtへの一時的な上昇を招き，ビット線BL(1)は十分上昇する。「０」が書き込まれていれば，C1501のリニア容量分の電荷がセルノードn1501に流れ，ビット線BL(0)にも流れ，それらの電位は「０」読み出し相当のレベルまで上昇する。
【００９１】
そして，時間T2でセンスアンプSAがセンスアンプイネーブル信号SAEにより起動して，ビット線BL(1)なら電源VDDに，ビット線BL(0)ならグランドGNDへそれぞれ駆動する。この時も，ビット線BL(1)の電源VDDへの立ち上がりでノードn1501も立ち上がり，セルフブースト回路によりゲートノードn1502がVDD+Vtに一時的に上昇し，ノードn1501はビット線BL(1)のVDDレベルまで上昇する。
【００９２】
時間T2-T3では，プレート線PL0が電源電圧VDDであるので，ビット線BL(0)の場合は「０」の再書き込みが行われる。つまり，プレート線PL0がVDDレベル，セルノードn1501はグランドレベルになるので，セルキャパシタC1501に「０」が再書き込まれる。
【００９３】
一方，ビット線BL(1)の場合は，プレート線PL0がVDDレベル，セルノードn1501もVDDレベルになり，時間T2-T3では再書き込みは行われない。
【００９４】
次に，「１」の再書き込みのために，時間T3-T4でセンスアンプSAをビット線BLから切り離して，ビット線BL(1)のVDDレベルを一旦グランドレベルに立ち下げる。このとき，プレート線PL0も一緒にVDDレベルからグランドレベルに立ち下げる。そして，時間T4でライトアンプWAによりビット線BL(1)をVDDレベルに立ち上げると，セルNMOSFETQ1501を介してセルノードn1501が上昇し，セルフブースト回路によりゲートノードn1502が一時的にVDD+Vtに上昇し，セルノードn1501はVDDレベルまで上昇する。この状態で，プレート線PL0がグランドレベル，セルノードn1501がVDDレベルであるので，セルキャパシタC1501には電源電圧VDDが全て印加され，「１」の再書き込みが行われる。
【００９５】
最後に，ビット線BL，ワード線WLをグランドレベルに戻して，書き込みまたは再書き込み動作が終了する。
【００９６】
以上のように，ワード線WLを電源電圧VDDまでしか立ち上げなくても，セル内のセルフブースト回路によりゲートノードn1502を一時的にVDD+Vtまで上昇させて，セルノードn1501を電源電圧VDDレベルまで上昇させることができ，「１」の書き込みレベルが高くなる。また，読み出しにおいて，セルキャパシタC1501内の電荷による上昇をビット線BLに伝えることができる。
【００９７】
図２２は，ビット線グランドセンス方式の読み出しが行われるFeRAMの回路図である。図２２のFeRAMは，１対のビット線BL,BLxと，それに接続されるメモリセルMC0,MC1,MC0x,MC1xと，ビット線対BL,BLxに接続されゲートがグランドに接続されたPMOSFETQ1511,Q1511xからなる転送ゲートと，ビット線対BL,BLxに流れ出した電荷を転送ゲート経由で蓄積するセンスキャパシタC1510,C1510xとを有する。さらに，ノードn1510,n1510xのレベルを検出するセンスアンプSAと，書き込みアンプWAを有する。
【００９８】
このFeRAMでは，ビット線BL,BLxをフローティング状態にして，メモリセル内のキャパシタC1501,C1503の電荷に応じてビット線に流れ出る電荷を転送ゲートQ1511,Q1511xでセンスキャパシタC1510,C1510xに蓄え，ノードn1510,n1510xに電位差を形成し，センスアンプSAがそれを増幅し，最後にセンスアンプSAで検出したデータに基づいて，書き込みアンプWAにより再書き込みが行われる。
【００９９】
図２３は，ビット線グランドセンス方式の読み出しと再書き込み動作を示す波形図である。読み出し動作の初期状態は，ビット線BL,BLxは共にグランドレベルでPMOSFETで定電圧に固定されている。また，センスキャパシタC1510,C1510xのノードn1510,n1510xは共に負電位にプリチャージされている。
【０１００】
そして，時間T0でワード線WL0をVDDに立ち上げると，NMOSFETQ1501のゲートノードn1502は少し遅延して立ち上がる。これによりNMOSFETQ1501が導通し，ビット線BLとセルMC0内のセルノードn1501とはグランドレベルのままである。
【０１０１】
そこで，時間T1にてプレート線PL0が電源電圧VDDまで立ち上がると，セルキャパシタC1501の分極方向に応じて，「１」が書き込まれていれば，C1501のリニア容量と分極反転電荷がセルノードn1501とビット線BL(1)に流れ出す。このとき，セルフブースト回路によりゲートノードn1502は一時的にVDD以上に上昇する。ビット線BLに電荷が流れ出してその電位が上昇すると，PMOSFETの転送ゲートQ1511のソース・ゲート間がVt以上になって導通し，その電荷がセンスキャパシタC1510に吸収され，ビット線BL(1)の電位はグランド電位に戻る。「０」が書き込まれていれば，C1501のリニア容量分の電荷がセルノードn1501とビット線BL(0)に流れ出し，上記と同様に転送ゲートQ1511を介してその電荷がセンスキャパシタC1510に吸収され，ビット線BL(0)もグランド電位に戻る。
【０１０２】
そして，時間T2でセンスアンプSAが活性化されて，ノードn1510,n1510xの電位差が検出される。この間，ビット線BL(1),BL(0)はグランド電位である。時間T2-T3では，プレート線PL0がVDDレベル，セルノードn1501がグランドレベルであるので，セルキャパシタC1501には「０」書き込みが行われる。
【０１０３】
次に，時間T3でプレート線PL0をグランドに下げて，センスアンプSAをビット線BL,BLxから切り離し，時間T4で，センスアンプSAの状態に基づき，ライトアンプWAによりビット線BL(1)をグランドレベルからVDDレベルに立ち上げる。このとき，セルノードn1501が上昇し，ゲートノードn1502が一時的にVDD+Vt以上に上昇し，セルノードn1501は電源VDDレベルまで上昇する。この状態では，プレート線PL0がグランドレベル，セルノードn1501がVDDレベルであるので，セルキャパシタC1501には「１」の再書き込みが行われる。
【０１０４】
最後に，ワード線WLとビット線BLを立ち下げて読み出しと再書き込み動作が終了する。
【０１０５】
ビット線グランドセンス方式の場合も，ワード線WLを電源電圧VDDまでブーストすれば，ビット線BLのVDDレベルがセルフブースト回路によりセルノードn1501に伝達され，十分な電圧で「１」の書き込みができる。
【０１０６】
以上の実施の形態によれば，セルフブースト回路によりNMOSFETのゲートが一時的にVDD+Vt以上に上昇するので，NMOSFETによる十分な駆動動作が得られる。
【０１０７】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１０８】
（付記１）
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１０９】
（付記２）
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートを抵抗を介して駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記第１のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと，
前記出力端子に第１の電極が接続されたブーストキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記第１の駆動回路が前記第１のMOSFETのゲートを電源電圧まで駆動し，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１１０】
（付記３）
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１の出力MOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２の出力MOSFETが非導通になるときに，前記第１の駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【０１１１】
（付記４）
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。
【０１１２】
（付記５）
付記４において，
前記第１のMOSFETと前記基準電圧との間に，前記第２のMOSFETと直列に第３のMOSFETを有し，前記第３のMOSFETのゲートには第２の入力信号が供給される論理回路。
【０１１３】
（付記６）
付記４において，
前記第１のMOSFETと前記基準電圧との間に，前記第２のMOSFETと並列に第３のMOSFETを有し，前記第３のMOSFETのゲートには第２の入力信号が供給される論理回路。
【０１１４】
（付記７）
電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗とを有する初段回路と，
電源電圧側に接続された第１導電型の第３のMOSFETと，基準電圧側に接続されゲートに前記入力信号が供給される前記第１導電型の第４のMOSFETと，前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，前記第３の出力MOSFETのゲートと前記第１，第２のMOSFETの接続ノードとの間に設けられた第２の抵抗とを有する次段回路とを有する論理回路。
【０１１５】
（付記８）
電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗とを有する初段回路と，
電源電圧側に接続されゲートが前記第１のMOSFETのゲートに接続された第１導電型の第３のMOSFETと，基準電圧側に接続されゲートに前記入力信号が供給される前記第１導電型の第４のMOSFETとを有する次段回路とを有する論理回路。
【０１１６】
（付記９）
ドレインに第１の入力信号が供給され，ゲートに第２の入力信号が供給され，ソースに第１の出力信号が生成される第１のMOSFETと，
前記第１のMOSFETのゲートと前記第２の入力信号が入力される第２の入力端子との間に設けられた第１の抵抗と，
前記第１のMOSFETのゲートと前記第１の出力信号が生成される第１の出力端子との間に設けられた第１のキャパシタとを有するパスゲート回路。
【０１１７】
（付記１０）
第１，第２の入力信号の排他的論理和である第１の出力信号を出力するパスゲート回路において，
ドレインに第１の入力信号が供給されゲートに第２の入力信号の反転信号が供給されソースに第１の出力信号が生成される第１のMOSFETと，前記第１のMOSFETのゲートと前記第２の入力信号の反転信号が入力される第２の反転入力端子との間に設けられた第１の抵抗と，前記第１のMOSFETのゲートと前記第１の出力信号が生成される第１の出力端子との間に設けられた第１のキャパシタとを有する第１のパスゲートと，
ドレインに第１の入力信号の反転信号が供給されゲートに第２の入力信号が供給されソースに第１の出力信号が生成される第２のMOSFETと，前記第２のMOSFETのゲートと前記第２の入力信号が入力される第２の入力端子との間に設けられた第２の抵抗と，前記第２のMOSFETのゲートと前記第１の出力端子との間に設けられた第２のキャパシタとを有する第２のパスゲートと，
ドレインに第２の入力信号が供給されゲートに第１の入力信号が供給されソースに第１の出力信号の反転信号が生成される第３のMOSFETと，前記第３のMOSFETのゲートと前記第１の入力信号が入力される第１の入力端子との間に設けられた第３の抵抗と，前記第３のMOSFETのゲートと前記第１の出力信号の反転信号が生成される第１の反転出力端子との間に設けられた第３のキャパシタとを有する第３のパスゲートと，
ドレインに第２の入力信号の反転信号が供給されゲートに第１の入力信号の反転信号が供給されソースに第１の出力信号の反転信号が生成される第４のMOSFETと，前記第４のMOSFETのゲートと前記第１の入力信号の反転信号が入力される第１の反転入力端子との間に設けられた第４の抵抗と，前記第４のMOSFETのゲートと第１の反転出力端子との間に設けられた第４のキャパシタとを有する第４のパスゲートとを有する論理回路。
【０１１８】
（付記１１）
電源電圧と基準電圧との間に直列に接続された第１導電型の第１，第２のMOSFETと，
前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗と，
前記電源電圧と基準電圧との間に直列に接続された前記第１導電型の第３，第４のMOSFETと，
前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた第２の抵抗と，
前記第１，第２のMOSFETの第１の接続ノードと第１のビット線との間に設けられ，ゲートがワード線に接続された前記第１導電型の第５のMOSFETと，
前記第３，第４のMOSFETの第２の接続ノードと第２のビット線との間に設けられ，ゲートが前記ワード線に接続された前記第１導電型の第６のMOSFETとを有し，
前記第１の接続ノードが前記第４のMOSFETのゲートに接続され，前記第２の接続ノードが前記第２のMOSFETのゲートに接続されているメモリセル。
【０１１９】
（付記１２）
ビット線に第１のソース・ドレインが接続された第１導電型のセルMOSFETと，
前記セルMOSFETの第２のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと，
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と，
前記セルMOSFETのゲートと前記第２のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。
【０１２０】
（付記１３）
付記１２において，
前記ワード線を駆動して前記セルMOSFETを導通し，前記プレート線をLレベル前記ビット線をHレベルにして，前記強誘電体キャパシタにデータを書き込む強誘電体メモリ。
【０１２１】
（付記１４）
付記１２において，
さらに，前記ビット線に接続されたセンスアンプを有し，
読み出し時に，前記ワード線を駆動して前記セルMOSFETが導通し，更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷によりビット線電位が変化し，前記センスアンプが前記ビット線をＨレベルまたはＬレベルに駆動してデータを読み出し，その後，前記ビット線をセンスアンプから切り離した状態で，前記プレート線とビット線を立ち下げてから，前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
【０１２２】
（付記１５）
付記１２において，
さらに，前記ビット線に接続されビット線の電荷を吸収する転送ゲートと，
前記吸収された電荷を蓄積するセンスキャパシタと，
前記センスキャパシタの電位を検出するセンスアンプとを有し，
読み出し時に，前記ワード線を駆動して前記セルMOSFETが導通し，更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷を前記ビット線に出力し，前記転送ゲートを介して前記ビット線の電荷を前記センスキャパシタに蓄積し，前記センスアンプが前記センスキャパシタの電位を検出してデータを読み出し，その後，プレート線を立ち下げてから，前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
【符号の説明】
【０１２３】
Q701:第１のMOSFET Q702:第２のMOSFET
C701:カップリングキャパシタ R701:抵抗
IN7:入力 OUT7:出力端子
VDD:電源電圧 GND:グランド
【特許請求の範囲】
【請求項１】
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。
【請求項２】
電源電圧と基準電圧との間に直列に接続された第１導電型の第１，第２のMOSFETと，
前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗と，
前記電源電圧と基準電圧との間に直列に接続された前記第１導電型の第３，第４のMOSFETと，
前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた第２の抵抗と，
前記第１，第２のMOSFETの第１の接続ノードと第１のビット線との間に設けられ，ゲートがワード線に接続された前記第１導電型の第５のMOSFETと，
前記第３，第４のMOSFETの第２の接続ノードと第２のビット線との間に設けられ，ゲートが前記ワード線に接続された前記第１導電型の第６のMOSFETとを有し，
前記第１の接続ノードが前記第４のMOSFETのゲートに接続され，前記第２の接続ノードが前記第２のMOSFETのゲートに接続されているメモリセル。
【請求項３】
ビット線に第１のソース・ドレインが接続された第１導電型のセルMOSFETと，
前記セルMOSFETの第２のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと，
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と，
前記セルMOSFETのゲートと前記第２のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。
【請求項４】
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【請求項５】
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートを抵抗を介して駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記第１のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと，
前記出力端子に第１の電極が接続されたブーストキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記第１の駆動回路が前記第１のMOSFETのゲートを電源電圧まで駆動し，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【請求項１】
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。
【請求項２】
電源電圧と基準電圧との間に直列に接続された第１導電型の第１，第２のMOSFETと，
前記第１のMOSFETのゲートとソース間に設けられた第１のカップリングキャパシタと，
前記第１のMOSFETのゲートと前記電源電圧との間に設けられた第１の抵抗と，
前記電源電圧と基準電圧との間に直列に接続された前記第１導電型の第３，第４のMOSFETと，
前記第３のMOSFETのゲートとソース間に設けられた第２のカップリングキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた第２の抵抗と，
前記第１，第２のMOSFETの第１の接続ノードと第１のビット線との間に設けられ，ゲートがワード線に接続された前記第１導電型の第５のMOSFETと，
前記第３，第４のMOSFETの第２の接続ノードと第２のビット線との間に設けられ，ゲートが前記ワード線に接続された前記第１導電型の第６のMOSFETとを有し，
前記第１の接続ノードが前記第４のMOSFETのゲートに接続され，前記第２の接続ノードが前記第２のMOSFETのゲートに接続されているメモリセル。
【請求項３】
ビット線に第１のソース・ドレインが接続された第１導電型のセルMOSFETと，
前記セルMOSFETの第２のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと，
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と，
前記セルMOSFETのゲートと前記第２のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。
【請求項４】
電源電圧側に接続された第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートにソースが接続された前記第１導電型の第３のMOSFETと，
前記第３のMOSFETのドレインを駆動する駆動回路と，
前記出力端子に第１の電極が接続されたブーストキャパシタと，
前記第３のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記駆動回路が前記第３のMOSFETのドレインを駆動して前記第３のMOSFETのゲートを一時的に前記電源電圧より高くし，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【請求項５】
第１導電型の第１のMOSFETと，
基準電圧側に接続されゲートに入力信号が供給される前記第１導電型の第２のMOSFETと，
前記第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，
前記第１のMOSFETのゲートを抵抗を介して駆動する第１の駆動回路と，
前記第１のMOSFETのドレインを駆動する第２の駆動回路と，
前記第１のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと，
前記出力端子に第１の電極が接続されたブーストキャパシタとを有し，
前記入力信号の変化により前記第２のMOSFETが非導通になるときに，前記第１の駆動回路が前記第１のMOSFETのゲートを電源電圧まで駆動し，その後，前記第２の駆動回路が前記第１のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し，その後，前記ブートキャパシタの第２の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−６５０４２（Ｐ２０１２−６５０４２Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０５９６０（Ｐ２０１０−２０５９６０）
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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