【課題】ＦＰＧＡ内部回路を動的に書き換えた後の制御に待ち時間を発生させないＦＰＧＡ内部回路変更方法および画像形成装置を提供する。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をＡＳＩＣに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたＡＳＩＣにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をＡＳＩＣに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。 （もっと読む）

【課題】アクセラレータで演算処理される機能に応じてプログラマブルデバイスの構成を適正化することにより、アクセラレータによる演算処理の効率化と省エネを図る。
をする。
【解決手段】コンフィギュレーションデータにより構成又は再構成可能なプログラマブルデバイス２２０を有するアクセラレータ２００を使用して演算処理を実行する情報処理装置であって、コンフィギュレーションデータが機能別に複数格納された領域内から前記演算処理の機能に応じたコンフィギュレーションデータに関する情報を選択するデータ選択部１２０と、前記選択されたコンフィギュレーションデータに関する情報を前記アクセラレータ２００に転送するデータ転送部１２５と、を備える情報処理装置が提供される。 （もっと読む）

【課題】回路の一部に不具合が生じて新たな回路を同一基板内に再構成する場合に、この新たな回路との関係で伝送される信号のタイミングに不具合が生じないようにすることが可能なＦＰＧＡ、ＦＰＧＡを用いた回路再構成システム、方法およびプログラムを得ること。
【解決手段】回路ブロック監視手段１２が回路ブロックを構成する論理部に不具合があることを検出すると、これに代わる新しい回路ブロックを構成するとき最適化処理実行手段１３は論理部同士を接続する接続部による信号の伝達タイミングを前の回路ブロックの接続部と可能な限り同一になるように最適化する。回路ブロック交代手段１４は新しい回路ブロックの運用を開始させる。 （もっと読む）

本回路は、ゲート・ソース接合を有するＥモードトランジスタ（Ｅ３）と、ゲート・ソース接合を有するＤモードトランジスタ（Ｄ）と、Ｄモードトランジスタのソース（４）とＥモードトランジスタのドレイン（２）との間に電圧降下を生じさせる構成要素（Ｅ１、Ｅ２）と、Ｅモードトランジスタのドレイン（２）とＤモードトランジスタのゲート（６）との間の接続ラインとを備える。Ｅモードトランジスタのゲート（３）は入力信号（ＩＮ）用に設けられ、Ｅモードトランジスタのドレイン（２）は出力信号（ＯＵＴ）用に設けられる。本回路は、低電流を流すのみでＧａＡｓテクノロジーにおける論理回路を動作させることができる。
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【課題】製造が容易で集積度が高く動作の速い低廉なルックアップテーブルを短期間で開発すること。
【解決手段】
ルックアップテーブル２００は、入力端子１０１と、出力端子１０２と、入力端子１０１の個数により決定される入力パターン数に対応したビア挿入箇所と、トランジスタにより構成される選択回路と、プリチャージ回路とを備える。ビア挿入箇所は、単一のビア層が有している。ビア挿入箇所の中から組合せ回路に応じてビアが挿入され、挿入されたビアを介して入力端子１０１と出力端子１０２とが接続される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応している場合、出力端子１０２にはＶＳＳが出力される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応していない場合、出力端子１０２にはプリチャージ回路によりＶＤＤが出力される。 （もっと読む）

【課題】本発明は、インバータ素子及びその動作方法を提供することを目的とする。
【解決手段】電源節点と接地部との間に接続された少なくとも１つの第１トランジスタが与えられ、該少なくとも１つの第１トランジスタは、第１ゲート及び第１ターミナルを備え、第１ゲート及び第１ターミナルは、昇圧節点で昇圧電圧を調節するために内部的に容量結合され、第１ターミナルは、第１トランジスタの第１ソース及び第１ドレインのいずれか一つである。 （もっと読む）

【課題】リコンフィギャブルな論理回路の貫通電流をなくして低消費電力化を図る。
【解決手段】本発明の半導体集積回路は、高抵抗状態及び低抵抗状態の一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有し、ゲート端に入力信号Ａが入力され、ソース端に第一の電源電位Ｖｓｓが印加され、ドレイン端に出力端Ｏが接続されるＮチャネル型スピンＦＥＴ ＳＮ１と、ゲート端にクロック信号ＣＬが入力され、ソース端に第一の電源電位Ｖｓｓよりも高い第二の電源電位Ｖｄｄが印加され、ドレイン端に出力端Ｏが接続されるＰチャネル型ＦＥＴ Ｐ１と、入力端が出力端Ｏに接続される後段回路１２と、Ｐチャネル型ＦＥＴ Ｐ１をオンにして出力端Ｏの充電を開始した後にＰチャネル型ＦＥＴ Ｐ１をオフにして充電を終了し、入力信号ＡをＮチャネル型スピンＦＥＴ ＳＮ１のゲート端に与える制御回路１１とを備える。 （もっと読む）

【課題】同期式順序回路の設計工程において、状態割当て解候補中で回路面積が最も小さい解を得て回路面積の縮小化を図る。
【解決手段】同期式順序回路の状態割当てを最適化する装置において、状態割当初期解に対してパリティ検査ビット付加した状態割当解（状態割当コード伸長解）を生成するコード伸長手段４１と、該状態割当コード伸長解からコードの一つの桁を削除して複数の状態割当解候補（状態割当コード削減解）を生成するコード削減手段４２と、該複数の状態割当コード削減解のそれぞれを用いて論理合成された複数の回路図情報に基づいて、それぞれの回路面積を比較して最小面積の回路を決める状態割当コード削減解を検出する回路面積比較手段４３とを備えた。 （もっと読む）

【課題】安全性と高速性を両立できるステートマシンを提供する。
【解決手段】状態保持部２は、動作開始トリガ信号「IO_RD」が入力されていない場合には第１の状態に、動作開始トリガ信号「IO_RD」が入力されている場合には第２の状態に、それぞれ状態を設定する。制御信号出力部３は、設定されている状態が現在まで第１の状態にあり、かつ動作開始トリガ信号「IO_RD」が現在入力されているという条件が成立している場合に限り、出力信号「RD_ENB1」を出力する。状態保持部２は、クロックをトリガとして状態を設定し、制御信号出力部３は、当該クロックをトリガとして上記条件を判定する。 （もっと読む）

【課題】遅延回路などに適用した場合に、回路規模を小さくでき、貫通電流を防止でき、
かつ、消費電力を低減できるインバータ回路の提供
【解決手段】この発明は、入力信号ＩＮ１でオンオフするＭＯＳトランジスタＰ１１と、
入力信号ＩＮ２でオンオフするＮ型のＭＯＳトランジスタＮ１１と、直列接続されるとと
もにゲートとドレインが接続される２つのＭＯＳトランジスタＰ１２、Ｎ１２とを備えて
いる。ＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、Ｎ１２、およびＭＯＳト
ランジスタＮ１１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に直列に接続されている。
ＭＯＳトランジスタＰ１１とＰ１２の共通接続部から出力信号ＯＵＴ１を取り出し、ＭＯ
ＳトランジスタＮ１１とＮ１２の共通接続部から出力信号ＯＵＴ２を取り出すようになっ
ている。 （もっと読む）

【課題】 増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧Ｖｏｆｓによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器を提供することにある。
【解決手段】 Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。このＣＭＯＳ増幅器を複数個用い、その各出力端子を接続して一つの出力端子とし、各ＣＭＯＳ増幅器の入力端子は同複数個の２倍の独立した入力端子として用いて多入力ＣＭＯＳ増幅器を構成する。 （もっと読む）

【課題】 高速動作可能であり、出力波形の劣化を防止することができる論理積回路を提供することを課題とする。
【解決手段】 第１の入力差動信号が入力される第１及び第２のトランジスタ（Ｔａ，Ｔｎａ）を含む第１の差動対と、固定バイアスが入力される第３及び第４のトランジスタ（Ｔａａ，Ｔｎａａ）を含む第２の差動対と、第２の入力差動信号が入力される第５及び第６のトランジスタ（Ｔｂ，Ｔｎｂ）を含み、第５のトランジスタに第１の差動対が接続され、第６のトランジスタに第２の差動対が接続される第３の差動対と、第１又は第２のトランジスタに接続され、第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子（Ｖｏｕｔ）とを有する論理積回路が提供される。 （もっと読む）

【課題】ＯＲＧＡの論理回路内部の書込状態検査専用回路が不要な書込状態検査技術を提供する。
【解決手段】ＯＲＧＡ内の論理回路構造を、検査対象光再構成ビット素子に照射する光信号をオンからオフに切替えた場合に、最低一つの論理レベル又は出力インピーダンスが変化する論理構造に構成する光信号パターンであって、検査対象光再構成ビット素子に照射する光信号がオン又はオフである第１、第２の光信号パターンを、論理回路に対し順次照射入力する。それと伴に、各々の論理出力端子に接続され、当該出力端子の論理レベルがＨレベル、Ｌレベル、又は高インピーダンスの何れの状態であるかを検出する出力状態検出回路により、各々の出力状態を検出する。検出された状態を、入力された光信号パターンの正常な出力状態と比較することにより、各光再構成ビット素子について光信号による情報書込状態の合否判定を行う。 （もっと読む）