【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供すること。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬＥだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥまたは（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】データ送信における電圧ジッターを減少させる送信器回路を提供すること。
【解決手段】第一の電流源と、該第一の電流源と第一のノードとの間に結合されている第一のフィルタと、該第一の電流源と第二のノードとの間に結合されている第二のフィルタと、第二の電流源と、該第二の電流源と第三のノードとの間に結合されている第三のフィルタと、該第二の電流源と第四のノードとの間に結合されている第四のフィルタと、該第一のノード、該第二のノード、該第三のノードおよび該第四のノードに結合されているドライバースイッチ回路などを含む、送信器回路。 （もっと読む）

【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供する。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子
（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率
的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提
供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を
再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬ
Ｅだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥ
または（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間
のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】再構成可能なデータ処理装置を提供する。
【解決手段】エレメント（ＲＸＥ）５３は、４系統の入力６１と、４系統の出力６２と、４系統の入力６１から任意の入力データを選択する入力インタフェース６３と、この入力インタフェース６３により選択された入力データφｉを論理演算してデータを出力する演算コア６５と、４系統の入力６１と演算コア６５の出力データφｏとを任意に選択して４系統の出力６２へ接続可能な出力インタフェース６４とを備えている。演算コア６５は、論理を変更可能な演算エレメントとしての機能を果たす。また、入力インタフェース６３は、４系統の入力６１から任意の１ビットを選択するための１６対１のセレクタ６３ｓが複数配置された構成となっている。出力インタフェース６４は、演算コア６５からの出力φｏと４系統の入力６１のルーティングを兼ねた７対１のセレクタ６４ｓが複数配置された構成となっている。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】コンテキストの切り換え内容に応じた最適なクラスタ間のデータ送信を実現する。
【解決手段】リコンフィグ回路１００は、再構成可能なＰＥ（プロセッシングエレメント）の集合からなるクラスタ１１０を複数備え、ＰＥの処理内容とＰＥ間の接続内容が記述されたコンテキストに応じて、クラスタ１１０の構成を動的に切り換え可能である。そして、各クラスタ１１０は、コンテキストの切り換え指示を受け付けると、当該切り換え指示をあらわす報知信号であるインヒビット信号を生成するインヒビット信号生成回路３４０と、クラスタ１１０から他のクラスタ１１０へ送信する出力データに生成された報知信号を付加するインヒビット信号付加回路３５０と、他のクラスタ１１０によって生成された報知信号が付加された出力データが送信されてきた場合に、この出力データのクリア処理をおこなう入力データクリア回路３６０とを備えている。 （もっと読む）

【課題】不揮発的にコンフィギュレーションデータを格納し、かつ高速でコンフィギュレーションを実行することのできるプログラマブル・ロジック装置を実現する。
【解決手段】プログラマブル・ロジック装置の内部状態を設定するプログラム素子（ＰＥ）を、可変磁気抵抗素子（ＴＭＲ０，ＴＭＲ１）とインバータラッチ（ＩＶ０，ＩＶ１）とで構成する。可変磁気抵抗素子にコンフィギュレーションデータを格納し、インバータラッチのストレージノード（ＮＭ０，ＮＭ１）へのデータ転送時にインバータを構成するトランジスタ（ＰＴ０，ＰＴ１，ＮＴ０，ＮＴ１）のバックゲートバイアスをフォワードバイアス状態に設定するなどのデータ転送アシストを行う。 （もっと読む）

【課題】動作周波数の高速化と低消費電力化を図った演算回路、集積回路及び処理装置を提供する。
【解決手段】シストリックアレイ型回路では、演算結果の一次保持領域として、ＦＦ（Ｄフリップフロップ）１２０が使用されていたが、本発明では、演算結果の一次保持領域としてＤラッチ１１０を採用した。Ｄラッチ１１０は、構造的に２個でＤフリップフロップ１２０と同じ機能であるので、同数のＤフリップフロップ１２０を採用した場合よりも高速な動作が可能になる。また、Ｄラッチ１１０を採用することで、Ｄフリップフロップ１２０を採用した場合よりもＰＥ１００の細やかな制御が可能になり、低消費電力化することができる。 （もっと読む）

【課題】本発明は、小規模な回路構成でありながら、設定電圧の増加や変更にも柔軟に対応することが可能な多値出力回路を提供することを目的とする。
【解決手段】本発明に係る多値出力回路は、デジタル信号（電圧設定信号ＳＥＴ）からアナログ電圧Ｖａ〜Ｖｄを生成するデジタル／アナログ変換部３と；電圧選択信号Ａ１に基づいて、アナログ電圧Ｖａ〜Ｖｄのいずれか一を選択的に出力する電圧選択部４１〜４ｎと；電圧選択部４１〜４ｎの出力電圧を液晶パネル７に供給するバッファ５１〜５ｎと；を有して成る構成とされている。 （もっと読む）

【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

導体メッシュによって多層電子デバイス中にグリッドを形成する。導体メッシュは、（１）平行ラインを形成するように一個の層に配置された第１の導体セットと、（２）平行ラインを形成するように他の層に配置された第２の導体セットとを含む。第１の導体セットは第１の基準電圧を提供するように構成され、第２の導体セットは第２の基準電圧を提供するように構成されている。第１または第２の基準電圧の存在および／または欠如をモニタするために、少なくとも一個のグリッドチェック回路が第１の導体セットおよび第２の導体セットに接続されている。一個の層中に形成された平行ラインと他の層中に形成された平行ラインは、相互に実質的に直交している。 （もっと読む）

【課題】各論理アレイブロック（ＬＡＢ）が、単一の伝導体チャンネルだけを使用して、または伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供すること。
【解決手段】集積回路（ＩＣ）デバイスであって、実質的に互いに整列された第１のグループの論理アレイブロックと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを備えており、該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。 （もっと読む）

【課題】消費電力の変動を抑える論理回路を実現する。
【解決手段】所定の演算処理を行う論理回路１Aは、１又は２以上の２進数の入力データに対して、入力データのハミング重みと関係なく、ハミング重みが一定となる第１の複数のビットデータに変換するデコーダ４００Aと、デコーダ４００Aにより変換された第１の複数のビットデータを受信し、所定の演算処理のために、受信した第１の複数のビットデータのビット位置を入れ替えることによって、第１の複数のビットデータのビットパターンを変更して、第２の複数のビットデータを生成する配線ネットワーク２００Aと、配線ネットワークに２００A接続され、配線ネットワーク２００Aにおいて生成された第２の複数のビットデータを、１又は２以上の２進数の出力データに変換するエンコーダ３００Aとを有する。 （もっと読む）

【課題】 大規模なメモリ回路を用いて構成されたルックアップテーブルにより多様な論理機能を実現し、柔軟かつ有効に活用可能なメモリ回路等を提供する。
【解決手段】 本発明のメモリ回路は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイ３０と、その両側の２つのカラム系周辺回路３１Ｌ、３１Ｒを備え、カラム系周辺回路３１Ｌ、３１Ｒの各々には、ロウデコーダ３２により選択されるワード線に接続する各々のメモリセルのデータを複数のビット線を介して増幅する複数のセンスアンプと、この複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路が含まれる。さらに、複数のセレクタＳＬ、ＳＲが設けられ、単位のデータ保持回路群のうち論理入力データＡＬ、ＡＲに基づいて選択されたデータ保持回路の一端を外部接続し、所望の論理関数に対応する論理出力データＢＬ、ＢＲが出力される。 （もっと読む）

【課題】ストラクチャードＡＳＩＣにおいて待機時の電力消費を削減することが可能な半導体集積回路を提供する。
【解決手段】Ｍ（Ｍは２以上の整数）列の回路部列と、任意の入力論理を一意に決めるルックアップテーブル（ＬＵＴ）構造を有する（Ｍ−１）列のプログラム部列と、を有し、プログラム部列は、回路部列間に配置され、冗長前は、第１側に隣接する回路部列に接続される構造を有し、所定の回路部列に欠陥があると、欠陥回路部列が第１側に位置するプログラム部列から順次に配置されているプログラム部列は、第２側に隣接する回路部列と接続されるカラムシフト冗長方式によってセル配置が行われ、各回路部２２０は、構成素子ごとに電力を供給可能な構造を有し、回路部２２０において、回路動作に不要な構成素子は電源から切り離されている。 （もっと読む）

【課題】回路構成が変更可能なプロセッサにおいて処理効率の高いコンフィグレーションを決定すること。
【解決手段】本発明のデータ処理装置は、回路構成が変更可能なプロセッサと前記プロセッサの動作を制御する制御手段とを備え、前記制御手段は、各々、単独でプロセッサにて処理された場合における当該プロセッサの使用率を表す回路使用率とプロセッサの繰り返し動作の数を表すサイクル数とを有する複数の処理要素から構成された処理対象に対し、各々並列的に実行するために１つの盤面に割り当てるべき処理要素の個数を表す並列度を計算することによって、複数の盤面の設定と各盤面の動作サイクル数とで規定されるコンフィグレーションを決定する手段であって、前記複数の処理要素のうち、相対的に小さな回路使用率を有する処理要素が相対的に大きな並列度を持つように前記複数の処理要素に係る並列度を決定するコンフィグレーション決定手段を有する。 （もっと読む）

【課題】汎用性を確保しつつプログラマブル論理デバイス上に構成する回路の動作速度／消費電力を切替可能とする。
【解決手段】プリンタＩ／Ｆカードに搭載されたＦＰＧＡ上に、複数のシーケンサを含むＩ／Ｆ回路を構成させるにあたり、Ｉ／Ｆカードに複数台のプリンタが接続されＩ／Ｆ回路中の一部のシーケンサが高速で動作することが要求される場合には、前記一部のシーケンサがone-hotタイプの状態遷移回路((B)参照）を含むシーケンサで構成された高速動作版のＩ／Ｆ回路をＦＰＧＡ上に構成させ、Ｉ／Ｆカードにプリンタが１台のみ接続され消費電力低減が重視される場合には、Ｉ／Ｆ回路中の全てのシーケンサがgrayタイプの状態遷移回路((C)参照）を含むシーケンサで構成された低消費電力版のＩ／Ｆ回路をＦＰＧＡ上に構成させる。 （もっと読む）

【課題】ゲートアレイ内部の記憶素子の数を必要最小限に抑えつつ、コンテクストデータを切り替えるための時間を大幅に短縮することができるゲートアレイ装置を提供する。
【解決手段】各マクロセルに、実行中のロジック／状態データを記憶するための第１の記憶素子群の他に、第１の記憶素子群に対応する第２の記憶素子群を設ける。第２の記憶素子群を直列に接続して、第２の記憶素子群に他の回路のロジック／状態データをロードしておき、第１の記憶素子群に記憶されているロジック／状態データと、第２の記憶素子群に記憶されている他の回路のロジック／状態データとを交換するときには、第２の記憶素子群と第１の記憶素子群との間で、対応する２つの記憶素子同士を接続し、その後、交換実行信号が入力されて、第２の記憶素子群は第１の記憶素子群に記憶されているロジック／状態データを記憶し、第１の記憶素子群は第２の記憶素子群に記憶されている他の回路のロジック／状態データを記憶する。 （もっと読む）

【課題】ＡＳＩＣとＦＰＧＡの設計品質を確保するとともに開発期間を短縮すること。
【解決手段】インターネットからのアクセスを監視するファイアウォールと、ユーザが使用するＷｅｂクライアントと通信するＷｅｂサーバと、ユーザの認証を行なう認証サーバと、ユーザを管理するユーザ管理サーバと、ＡＳＩＣとＦＰＧＡの開発用プログラムを実行する論理合成サーバと、Ｐｒｏｊｅｃｔの関係者にメールを配信するメールサーバと、設計情報を格納するファイルサーバと、ＡＳＩＣのインプリメント設計用プログラムを実行するアプリケーションサーバと、ＡＳＩＣとＦＰＧＡの開発状況を監視する監視サーバとから構成されるＡＳＩＣとＦＰＧＡのコンカレント開発システム。 （もっと読む）