【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】入力信号の状態が適正であるかを確認することができる、ラッチ回路、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供する。
【解決手段】トリミング回路１４の読出回路２０から出力されるトリミング素子であるヒューズ素子Ｈ１の状態に応じた入力信号Ｉ１が入力されるラッチ回路２２を、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、一致確認回路２６と、で構成している。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミングＴ１で保持して、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力する。ラッチ回路Ｌ２は、タイミングＴ１よりも遅いタイミングＴ２で保持して、保持した論理値に応じた出力信号Ｏ２を出力する。一致確認回路２６は、排他的論理和回路３０により構成されており、出力信号Ｏ１と出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１を外部の判定回路１８に出力する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】より信頼性の高い半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路は、入力信号ＤＩＮを記憶保持する複数のフリップフロップＦ１と、複数のフリップフロップＦ１からの出力の多数決結果ＭＪを出力する多数決回路７と、複数のフリップフロップＦ１の出力不一致を検出し、エラー信号を出力するエラー検出回路２と、エラー検出回路２からのエラー信号を監視する監視回路３と、を備え、監視回路３は、エラー検出回路２からのエラー信号をもとに、複数のフリップフロップＦ１のうち、出力不一致が発生しているフリップフロップＦ１に対して書き戻しを行うリフレッシュ動作を指示するとともに、リフレッシュ動作により書き戻らなかった場合には外部に通知を行うものである。 （もっと読む）

【課題】論理回路のコンフィグレーションを効率よく行うことが出来るコンフィグレーション装置を提供する。
【解決手段】ＦＰＧＡ部２００に含まれる複数のＦＰＧＡの各々にテスト用の論理回路を構築するためのテスト用コンフィグレーションデータ１１１と、複数の正式用デバイスデータ１１２ａとからなる正式用コンフィグレーションデータ１１２を保持するデータ保持部１１０と、複数のＦＰＧＡに論理回路を構築するコンフィグレーション制御部１２０と、テスト用デバイスデータにより電子回路が構築された複数のＦＰＧＡ間の入出力特性を測定し、複数のテスト用デバイスデータから特定のデバイスデータを抽出するコンフィグレーション選択部１３０とを備え、コンフィグレーション制御部１２０が、抽出されたテスト用デバイスデータ１１１ａに対応づけられた正式用デバイスデータ１１２ａにより、複数のＦＰＧＡに論理回路を構築する。 （もっと読む）

【課題】伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。
【解決手段】論理信号をそれぞれ入力とする第１及び第２の入力端子Ａ、Ｂを有し、ソースがそれぞれに対応する第１及び第２の入力端子Ａ、Ｂに接続され、ゲートが、第２及び第１の入力端子Ｂ、Ａに交差接続された第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２を備え、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインが共通接続され、第１の電源ＶＤＤと、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通ノードＮ１との間に接続され、リセット信号／ＲＥＳＥＴをゲートに受けリセット時に導通するＭＯＳトランジスタＰＭ１を備え、さらに共通ノードＮ１を入力端に接続してなるインバータＩＮＶを備えている。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
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【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。
【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。 （もっと読む）

【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。 （もっと読む）

【課題】前段に接続される回路構成によって論理出力端子から出力される波形の立ち上がり、および、立ち下がりに偏りが生じることを回避した排他的論理和回路を提供する。
【解決手段】第１論理入力端子Ｉn-1を、クロックドインバータの入力端および伝送ゲートの入力端子にそれぞれ接続し、第２論理入力端子Ｉn-2を、クロックドインバータのクロック入力端に接続し、第２論理入力端子Ｉn-2の論理レベルを反転した信号を、伝送ゲートの制御端に供給し、クロックドインバータの出力端および伝送ゲートの出力端子の接続点を論理出力端子Ｏutとする。 （もっと読む）

【課題】フォルト検出回路において、回路規模を低減し、故障や誤動作がどの部分で起こっているのかを明らかにできるようにする。
【解決手段】論理回路２０を自己双対関数によって設計し、外部から同じ内容のデータを２回入力する。論理回路２０では、転送１回目のデータが反転されずに演算され、この結果が第４フリップフロップ３２に保持され、転送２回目のデータが反転されて演算され、この結果が第３フリップフロップ３１に保持される。これにより、出力側エラー検出回路３４によって、第４フリップフロップ３２に保持されたデータと、第３フリップフロップ３１に保持されたデータとが比較され、各データが異なるときにはエラーが出力される。 （もっと読む）

【課題】フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供する。
【解決手段】制御回路が、クロック信号生成回路に第１のクロック信号および第２のクロック信号を制御させて、第１のデータ保持端子に保持されたデータの論理と第２のデータ保持端子に保持されたデータの論理とを同じにし、その状態で、スイッチ回路をオンする。その後、スイッチ回路をオンさせた状態のまま、エラー検出回路が、第１のデータ保持端子の論理と第２のデータ保持端子の論理とを検知する。 （もっと読む）

【課題】ＣＭＯＳ半導体集積回路において、パリティ検査等の高速化のために排他的論理和の多段接続回路を高速化する。
【解決手段】２入力排他的論理和が２段以上連続する部分の各々の排他的論理和を相補入出力排他的論理和、すなわち２組の相補信号入力と１組の相補信号出力を有するものとして実現し、かつ正と負の前記相補信号出力を生成するために各々１個ずつのＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いることで、排他的論理和１段あたりのゲート段数を削減し高速化する。 （もっと読む）

【課題】 高速シリアルデータ受信回路のアイ開口マージン評価として、クロック相を固定せず、クロックデータリカバリー回路の動作を含んだアイ開口マージン評価回路を提供する。また、位相情報にオフセットを与えることでジッタ成分を付加し、受信データエラー加速試験を可能にする。
【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201（SerDes）と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202（Ref_SerDes）とを有し、シリアライザ・デシリアライザ回路201（SerDes）は、参照シリアライザ・デシリアライザ回路202（SerDes）の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】 故障の有無を容易に認識し、故障時には、これを修復する。
【解決手段】 論理信号Ａ，Ｂの一方を選択する正論理ゲート回路１０の出力と、その反転信号Ａバー，Ｂバーの一方を選択する負論理ゲート回路２０の出力とが一致するか否かをＸＯＲ回路３０で判定する。判定結果Ｆが１であれば正常、０であれば故障と認識できる。正常時には、選択回路４０はインバータ１１経由の信号を出力し、選択回路５０はインバータ２１経由の信号を出力する。判定結果が故障を示したときには、種々の論理パターンを入力として与えたときの出力パターンを解析し、ゲート回路１０，２０のいずれが故障したかを認識する。ゲート回路１０の故障時には、選択回路４０がインバータ２２経由の信号を選択するように切り換え、ゲート回路２０の故障時には、選択回路５０がインバータ１２経由の信号を選択するように切り換える。 （もっと読む）

【課題】第三者による不正な攻撃によって故障動作を引き起こされた場合でも、故障動作を検出し、回路動作を停止することが可能となるような半導体装置を提供する。
【解決手段】複数のフリップフロップを含む信号処理回路を有する半導体装置において、前記信号処理回路は、フリップフロップの入力信号を入力としパリティデータを生成する第１のパリティ生成回路と、前記第１のパリティ生成回路の出力をラッチするための、パリティ格納回路と、フリップフロップの出力信号を入力としパリティデータを生成する第２のパリティ生成回路と、前記パリティ格納回路の出力と第２のパリティ生成回路の出力とを比較し、不一致の場合に異常検出信号を出力するパリティ比較回路を備える。 （もっと読む）

【課題】容易にエラー検出率を算定することができ、モニタするノードの最適化が容易で、ノードカバー率が高い、論理機能回路と自己診断回路とからなる統合回路の設計方法を提供する。
【解決手段】モニタノードテストリストＬＭに基づいてテスト統合回路ＫＴを構成する第１ステップＳ１と、故障シミュレーションを実施し、各ノードのトグルについて自己診断回路ＫＣによる検出の可否を判定する第２ステップＳ２と、トグル検出可否判定結果から、エラー検出率を算出する第３ステップＳ３と、エラー検出率が規格エラー検出率以上であるか否かを判定する第４ステップＳ４とを有し、エラー検出率が規格エラー検出率より小さい場合には、モニタノードテストリストＬＭを変更して、第１ステップＳ１に戻り、エラー検出率が規格エラー検出率以上である場合には、テスト統合回路ＫＴを採用して、統合回路の設計を終了する。 （もっと読む）

電子デバイスが少なくとも１の論理関数を実行するために示されている。デバイスは、電子取出器に連結された電子放出式の電極配列を具える。電極配列は、光電陰極と、陽極と、光電陰極と陽極の間に規定され、キャビティのわきに配列された１又はそれ以上のゲートとを具える少なくとも１の基本ユニットを具える。１又はそれ以上のゲートは電圧電源ユニットに接続可能であり、１又はそれ以上の論理値のそれぞれに対応する１又はそれ以上の入力電圧信号によって動作する。陽極は、得られる論理関数の指標であるデバイスの電気出力が読み出される浮遊電極として機能する。陽極は、同じデバイスの別の陰極陽極ユニットの光電陰極に電気的に接続される、又は別の電子デバイスの電極に接続される。 （もっと読む）