【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】２相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する。
【解決手段】非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。モード制御回路２３０は、１段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、２段目の回路ブロックに対して、１段目の回路ブロックが初期化を開始したときに稼働相を開始し、１段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。 （もっと読む）

【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】論理回路の冗長性を排除することで、面積効率を高めることが可能なプログラマブル論理回路装置およびその回路決定方法を提供することを目的とする。
【解決手段】プログラマブル論理回路は、構成データによる回路変更および配線スイッチ部による配線の入れ替えにより、一の論理関数を実現するゲート回路を、該一の論理関数とＮＰＮ同値類に属する他の論理関数のみを実現するゲート回路と共通させている。この回路変更は、Ｎ操作のためのプログラマブルＮＯＴゲートによる入力反転部と、２入力ＮＡＮＤゲートまたは２入力ＯＲゲートが、二分木の木構造で、それぞれの接続線の間にプログラマブルＮＯＴゲートを介在させて接続された基本回路と、Ｎ操作のためのプログラマブルＮＯＴゲートによる出力反転部とに、構成データを与えることにより行う。 （もっと読む）

【課題】より小さな規模で論理回路が構成できるようにする。
【解決手段】第１周波数に第１差分周波数を加えた第１入力周波数の第１振動および第１周波数から第１差分周波数を減じた第２入力周波数の第２振動が入力される第１入力部１０１と、第１周波数と異なる周波数の第２周波数に第２差分周波数を加えた第３入力周波数の第３振動および第２周波数から第２差分周波数を減じた第４入力周波数の第４振動が選択的に入力される第２入力部１０２と、第１入力部１０１の振動と第２入力部１０２の振動との差を出力する周波数変換部１０３と、設定された少なくとも第１設定周波数を検出して対応する第１出力を出力する周波数検出部１０４とを少なくとも備える。 （もっと読む）

【課題】被監視回路の動作を監視し故障している可能性がある場合にアラーム信号を出力する構成とする場合に、監視機能の喪失を招来する共通原因故障が発生しにくい監視回路を備えた半導体集積回路を提供すること。
【解決手段】処理経路に少なくとも１つ以上のフリップフロップ回路が存在する被監視回路と、処理経路に前記被監視回路のフリップフロップ回路に対応するフリップフロップ回路を有し、前記被監視回路の動作を模擬する模擬回路、および前記被監視回路の出力と前記模擬回路の出力とを比較し、比較結果に基づきアラーム信号を出力する比較回路を有する監視回路とを備え、前記被監視回路および前記模擬回路において互いに対応する前記各フリップフロップ回路は、同一のタイミングで動作するとともに、互いに論理を反転した信号をそれぞれ対応する後続回路へ出力するように制御されることを特徴とする。 （もっと読む）

【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。
【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力１２０Ａ〜ＮがＦＦを介して組合せ論理回路１０２Ａに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がＦＦを介して次段の組合せ論理回路に入力される。 （もっと読む）

【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することを課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすることで、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することができる。 （もっと読む）

準安定性強化格納回路は、少なくとも１つの反転回路を含む。反転回路は、論理入力を有している。反転回路の論理入力は、一対の物理入力に分割される。第一の反転回路を含み、該第一の反転回路は、一対の物理入力に分割される論理入力を有している、準安定性強化格納回路。１つの例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理入力に分割される論理入力を有している。
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【課題】ＰＭＯＳトランジスタのみで論理和を実現することのできる論理ゲートを提供する。
【解決手段】本発明の論理ゲートは、複数の入力信号に対応して第１ノードＮ１の電圧を制御する第１駆動部１０と、第１ノードＮ１の電圧値を制御する第２駆動部１２と、第１ノードＮ１に印加される電圧値に対応して第１電源ＶＤＤと出力端子Ｖｏｕｔとの接続要否を制御する第３駆動部１４と、第３駆動部１４と第２電源ＶＳＳとの間に接続される制御トランジスタＭ８と、制御トランジスタＭ８のゲート電極と第２電源ＶＳＳの接続要否を制御する第４駆動部１６とを具備し、第１駆動部〜第４駆動部を構成するトランジスタ及び制御トランジスタＭ８はＰＭＯＳのみで形成されていることを特徴とする。 （もっと読む）

【課題】本発明は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供する。
【解決手段】本発明の半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。 （もっと読む）

本回路は、ゲート・ソース接合を有するＥモードトランジスタ（Ｅ３，Ｅ４，Ｅ５）と、ゲート・ソース接合を有するＤモードトランジスタ（Ｄ）と、Ｄモードトランジスタのソース（４）と信号出力（ＯＵＴ）端として設けられるＥモードトランジスタのドレイン（２）との間に電圧降下（Ｅ１，Ｅ２）を生じさせる構成要素と、Ｅモードトランジスタのドレイン（２）とＤモードトランジスタのゲート（６）との間の接続ラインと、Ｅモードトランジスタのゲート（３，２４，２７）の信号入力（ＩＮ）端とを備える。Ｅモードトランジスタは、ＮＡＮＤ及び／又はＮＯＲ論理回路として動作するように配置される。本回路は、低い電流を流すのみで、ＧａＡｓテクノロジーにおける論理回路を動作させることができる。
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【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

集積回路のための前置加算器段（２０４）を備えたデジタル信号処理ブロック（２００）を記載する。デジタル信号処理ブロックは前置加算器段（２０４）および制御バス（２０２）を含む。制御バスは、前置加算器段の演算を動的に制御するために前置加算器段（２０４）に結合される。前置加算器段は、制御バスに結合された第１のマルチプレクサ（３０６）の第１の入力ポートと、制御バスに結合された第１の論理ゲート（３２２）の第２の入力ポートと、制御バスに結合された第２の論理ゲート（３２１）の第３の入力ポートと、制御バスに結合された加算器／減算器（３３１）の第４の入力ポートとを含む。
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【課題】 積層された演算ＬＳＩ間の通信及び演算を同期化することで、システム全体の性能向上を図る。
【解決手段】 積層されたＣＯＭＬＳＩ及びＬＧＬＳＩ１は、水晶発振器クロック信号を逓倍するＰＬＬ、クロック信号を分配するクロックパルスジェネレータ、フリップフロップ回路を具備する。ＬＧＬＳＩ１は、クロック位相比較器（ＣＭＰ）、ディレイコントローラ（Ｄｅｌａｙ＿ＣＴＬ）、ディレイチェイン（Ｄｅｌａｙ＿Ｃｈａｉｎ）からなるＤＬＬ回路を具備する。ＣＯＭＬＳＩとＬＧＬＳＩ１の通信及び演算を同期させるため、ＣＯＭＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介してＬＧＬＳＩ１に送信される。ＤＬＬ回路により、ＬＧＬＳＩ１の内部クロック信号はＣＯＭＬＳＩから同期用基準クロック信号に同期する。 （もっと読む）

【課題】データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにする。
【解決手段】例えば選択信号Ｓ０によりＨのデータＤ０が選択されていた場合、第１ノードＮ１がＬとなり、第２ダイナミック回路１Ｂの第２ノードＮ２はＨとなっており、出力信号ＱはＨレベルである。この状態において、選択信号Ｓ０〜Ｓ２によって複数のデータＤ０〜Ｄ２の何れもが選択されなくなった際には、第１ノードＮ１がＨとなり、前記第２ノードＮ２は、その電荷が放電されて、出力信号ＱはＬレベルに誤動作する状況となる。しかし、この場合には、出力ノードＮ３がＨとなり、第４ノードＮ４がＬとなって、前記第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６がオフして、第２ノードＮ２の放電を阻止する。 （もっと読む）

【課題】外部から故障原因を特定可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路１００は、電源投入を検出する検出信号Ｓ_ｄに基づいて、リセット信号Ｓ_ｒを出力するパワーオンリセット回路１１と、リセット信号Ｓ_ｒに基づいて、初期設定が行われる初期化対象回路１２と、パワーオンリセット回路１２から出力されたリセット信号Ｓ_ｒ及び初期値が設定された初期化対象回路１１の出力信号Ｓ_ｏに基づいて、リセット信号Ｓ_ｒをモニタするパワーオンリセットモニタ信号Ｓ_ｍを生成して出力するパワーオンリセットモニタ回路１３と、を備えている。 （もっと読む）