通信チャネルの同じ通信サブキャリアにおけるデータ値およびパイロットトーンを通信するための方法が提供される。第１のデータ値に対応する第１の基準位相が選択される（８１０）。第１の基準位相を有するパイロットトーンが生成される（１４１４）。生成されたパイロットトーン（８１２）が送信される（１４１８）。送信されたパイロットトーンが受信される（１４２６）。受信されたパイロットトーンの位相が決定される（８１４）。受信されたパイロットトーンの位相から、第２のデータ値が決定される（８１６）。第２のデータ値（８０２）は、電子記憶媒体に記憶される。
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ミラーリングされた相互接続構造を有するプログラマブル集積回路（ＩＣ）は、水平方向に配列される複数の配列（１０２，１０４）を含む。各配列は、第１のロジックコラム（１０６）と、第１の相互接続コラム（１０８）と、第２の相互接続コラム（１１０）と、第２のロジックコラム（１１２）とを含み、それらは配列内にこの順序で水平方向に配列される。各相互接続コラムは、プログラマブル相互接続ブロック（ＰＩＢ１３０−１４４，１８８−１９６，１９９）を含み、第１および第２のロジックコラムの各々は、プログラマブルロジックブロック（１１４−１２８，１６４−１７１）を含む。各プログラマブル相互接続ブロックは、一側面に複数の入力ポート（１７４）および出力ポート（１７２）を提供する。各プログラマブルロジックブロックは、一側面に第２の入力ポート（１５６）および出力ポート（１５８）を提供する。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの各々の第１のポートおよび一側面は、第２の相互接続コラム（１１０）における各プログラマブル相互接続ブロックの第１のポートおよび一側面を物理的にミラーリングする。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの第１のポート（１７２，１７４）は、第１のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１５６，１５８，１８２，１８４，１８６，１９０，１９４）に結合される。第２の相互接続コラム（１１０）におけるプログラマブル相互接続ブロックの第１のポートは、第２のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１６０−１６２，１７２−１８０，１９８）に結合される。
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複合集積回路（ＩＣ，１００）は、再構築ウェハベース（１０８）上において、第１のオンチップ相互接続構造（１１４）を有する第１のＩＣダイ（チップ，１０２）と、第２のオンチップ相互接続構造（１１５）を有する第１のＩＣダイ（１０４）とを結合する。第２のＩＣダイは、第１のＩＣダイと酸化物−酸化物端部接合（１１０）を用いて端部接合される。チップトゥチップ相互接続構造（１１８）は、第１のＩＣダイと第２のＩＣダイとを電気的に結合する。このような複合ＩＣを製造するための方法も説明される。
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実施形態は、集積回路（ＩＣ）を設計する方法（たとえば、コンピュータで実現される方法）に関する。この実施形態において、基板（４０２）上の集積回路の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）を記述するレイアウトデータ（４００）が、集積回路のための設計仕様データに従って生成される。導電層は、ボンディングパッド（４０６）の最上層を含む。レイアウトデータにおける金属構造体（４０８）が変更されて、各々のボンディングパッド（４０６）の下の閾値体積内の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）の重畳した平面内における金属密度を最大化する。レイアウトデータ（４００）の記述は、集積回路を製造するための１以上のマスクに生成される。重畳した平面内における金属密度を最大化することにより、相互接続体における誘電性材料（４１２）を通る縦方向チャネルが減少される、あるいはなくなる。したがって、α粒子が容易に相互接続体を貫通して下部の基板（４０２）に達することができなくなり、メモリセルにおけるシングルイベントアップセットのようなソフトエラーを減少させる。
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第１のシストリックアレイ（２１０，４００，６１２，７１２）は、複数のチャネル行列（２０２）から、時分割多重化された行列の入力セット（Ｈ，Ｈ_AB）を受信する。第１のモードにおいては、第１のシストリックアレイは、入力行列について三角行列化（５０８）を実行して第１の行列セットを生成し、第２のモードにおいては、第１のセットについて後退代入（５１０）を実行して第２の行列セット（Ｒ^-1）を生成する。第１のモードにおいては、第２のシストリックアレイ（２２０，１１００，６１６、７１６）は、第２の行列セットについて入力行列セットを用いて左乗算（５１２）を実行して、第３の行列セットを生成する。第２のモードにおいては、第２のシストリックアレイは、第３の行列セットについてクロス対角変換（５１３）を実行して、第４の行列セット（Ｑ₁’）を生成するとともに、第２の行列セットについて第４の行列セットを用いて右乗算（５１４）を実行する。第１のシストリックアレイは、三角化行列の後に第１のモードから第２のモードへ切り換わり、第２のシストリックアレイは、左乗算の後に、第１のモードから第２のモードへ切り換わる。
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実施形態は、スペクトルチャネルの選択のための、スペクトル検出を用いるフェムトセル（１０４）のアドホック構造を提供する。この実施形態においては、指定場所（１３０）においてマクロセルによって予約されていない周波数帯が決定されるとともに、スペクトル検出（２０６〜２２０）が実行されて、範囲内の他のフェムトセルによって用いられている未予約の周波数帯における通信チャネル（３０６）が決定される。このように、フェムトセルは、配置されたフェムトセル間の外部の調整または制御なしに、アドホック方式で配置および構成され得る。
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Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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一般的に、ビア（１０６）のインピーダンスは自身に接続された信号線（１０２、１２８）よりも低い。ノイズおよび反射信号が原因でインピーダンス不整合が生じると、回路を、所望の周波数よりも大幅に低い周波数で動作させる必要が生じることがある。ある実施の形態は、回路内のインピーダンス不整合を回避し、スプリットリング共振器（１０４、１１２、１２０、１２６）をビア（１０６）の各端部に追加してビア（１０６）のインピーダンスをより高くすることにより、当該技術における進歩を遂げる。
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集積回路（ＩＣ）内の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）出力ドライバを静電放電（ＥＳＤ）から保護するためのシステムは、共通のＩＣ拡散材（２０５）内に位置付けられる第１のＭＯＳＦＥＴ出力ドライバおよび第２のＭＯＳＦＥＴ出力ドライバを含む。本システムは、共通ＩＣ拡散材に結合され、ＭＯＳＦＥＴ出力ドライバを囲む外周の外縁に沿って配置されるコンタクトリング（２２５，３２５，４２０）を含む。各ＭＯＳＦＥＴ出力ドライバのセントロイドは、両方のＭＯＳＦＥＴ出力ドライバを囲む外周のセントロイド（３８５，４６０）と共通である。各ＭＯＳＦＥＴ出力ドライバは、バイポーラスナップバックをＥＳＤ事象が起こるＭＯＳＦＥＴ出力ドライバで開始させる値のＲ_sub（基板抵抗２７５および２８０）を有する。Ｒ_subの値は、各ＭＯＳＦＥＴ出力ドライバのセントロイドからコンタクトリングまでの合成距離に依存する。
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