【課題】
断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路を提供すること。
【解決手段】
従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を抵抗負荷型のＭＯＳトランジスタに置き換え、かつ読み込み・書き込み選択線の切り替えにＣＭＯＳトランスミッションゲートを配置することで、書き込み時における消費電力の増加を解決できる。 （もっと読む）

【課題】高速にデータを書き込むことができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、第１及び第２のｐチャネルトランジスタと、第１のｐチャネルトランジスタ及び第２のｐチャネルトランジスタのバックゲートに第２のバックゲート信号を出力するバックゲート信号生成回路（５０１）とを有し、バックゲート信号生成回路は、第１の遅延回路（ＤＬ１）と第２の遅延回路（ＤＬ２）とを有し、第１の遅延回路は、第３のｐチャネルトランジスタ及び第３のｎチャネルトランジスタを含む第１のインバータ（５０４）を有し、第３のｐチャネルトランジスタは、第３のｎチャネルトランジスタよりゲート幅が広く、第２の遅延回路は、第４のｐチャネルトランジスタ及び第４のｎチャネルトランジスタを含む第２のインバータ（５０５）を有し、第４のｐチャネルトランジスタは、第４のｎチャネルトランジスタよりゲート幅が狭い。 （もっと読む）

【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。
【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。 （もっと読む）

【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。 （もっと読む）

【課題】バリッドビットを有するキャッシュメモリにおいて、バリッドビットのメモリセ
ル内の回路構成を工夫し、高速に無効化処理を行うことが可能なキャッシュメモリを提供
する。
【解決手段】無効化処理の高速化を可能とする機能をメモリセルに設けたキャッシュメモ
リを提供する。一つの形態はインバーター２個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルであって、任意のインバーターの出力の信号線にＮ型ト
ランジスタのドレインを接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにＣＰＵのリセット信号が入力されることでメモリセ
ルの初期値を決定する半導体装置である。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】 低電圧でディスターブ特性と書き込み特性を改善可能な半導体記憶装置を提供する。
【解決手段】 複数のメモリセル１２のそれぞれは、第１、第２の記憶ノードＮｔ、Ｎｃを有するフリップフロップ回路と、フリップフロップ回路の第１、第２の記憶ノードと第１、第２のビット線ＢＬｔ、ＢＬｃとの間に接続され、ゲート電極がワード線ＷＬに接続された第１、第２のトランジスタＴ１、Ｔ２と、ゲート電極がワード線に接続され、第１、第２のトランジスタＴ１、Ｔ２が選択されたとき、フリップフロップ回路のフィードバックループを遮断する第３、第４のトランジスタＴ７、Ｔ８と、を有し、データの書き込み時、複数のセンスアンプ１１のうち、ワード線に接続され、非選択のメモリセルに接続されたセンスアンプ１１ａは、非選択のメモリセル１２ａから出力されたデータを非選択のメモリセル１２ａにライトバックする。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】信号処理で重要となるマルチポート半導体記憶装置を提供する。
【解決手段】第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。複数個のメモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個のメモリセルで構成される第１のモードと、複数個のメモリセルの各データ保持ノードを並列に接続して１ビットが複数個のメモリセルで構成される第２のモードを切り換える第２のスイッチ部とを備え、複数個のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続するか否かを切り換える第３のスイッチ部をさらに含む。 （もっと読む）

【課題】回路を構成する各トランジスタの設計サイズによらず、マージン設計なしに、安定動作可能な半導体記憶装置の提供。
【解決手段】データ入力端子Ｄ、書込許可入力端子φ、及びデータ出力端子Ｑ₋を有し、書込許可入力端子φのライト選択信号がアサートされるとデータ入力端子Ｄのライトデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をデータ出力端子Ｑ₋から出力するＤラッチ回路２、並びにＤラッチ回路２のデータ出力端子Ｑ₋とリードデータ線ＲＤの間に接続され、リード選択信号がアサートされるとデータ出力端子Ｑ₋の電圧の反転値をリードデータ線ＲＤへ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた。 （もっと読む）

【課題】低消費電力化できる半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、ワード線ＷＬと相補関係にあるビット線対（ＢＬｃ，ＢＬｔ）との交差位置に配置され、第１ノード（１Ｎ）に与えられる第１電源電圧Ｖｄｄと仮想ノードＶＮに与えられる電圧との間におけるデータを記憶するメモリセルＭＣと、入力および出力が前記仮想ノードと第２電源電圧Ｖｓｓとの間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、前記ビット線対に十分な振幅が発生した場合に、前記第２電源電圧Ｖｓｓへの電流経路を制限するリミッター回路１１とを具備する。 （もっと読む）

【課題】プロセス条件や動作条件に応じてセンスアンプの動作タイミングにマージンを持たせる。
【解決手段】ビット線ＢＬの容量を模擬するｎ本の補助ダミービット線ＤＢＬ１〜ＤＢＬｎと、補助ダミービット線ＤＢＬ１〜ＤＢＬｎを主ダミービット線ＤＢＬ０にそれぞれ接続するスイッチング素子ＳＷ１〜ＳＷｎを設け、スイッチング素子ＳＷ１〜ＳＷｎをオンさせる個数は、プロセス条件または動作条件に応じて設定する。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設し、書込指示信号（ＷＥ）および列選択信号（ＣＳＬ０−ＣＳＬｎ）に従ってセル電源線と電源ノードとを選択的に結合／分離を各列単位で実行する。データ書込時、選択列のセル電源線をフローティング状態として、その電圧レベルをビット線電位変化前に変更し、選択されたメモリセルのラッチ能力を低減して、高速でデータを書込む。 （もっと読む）