半導体装置およびその製造方法
【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、薄膜トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化および微細化が進み、たとえばＳＲＡＭ（Static Random Access Memory）と呼ばれる揮発性メモリにおいて記憶ノード部に情報を記憶することに起因するソフトエラーの発生が懸念される。この問題の対策として、たとえば特開２００４−７９６９６号公報（特許文献１）および特開２００４−２００５９８号公報（特許文献２）には、負荷トランジスタとしていわゆるＴＦＴ（Thin Film Transistor）と呼ばれる薄膜トランジスタを用いたＳＲＡＭ回路に、いわゆるＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタを付加した半導体装置が開示されている。上記の各公報においては、記憶ノード部の代わりにキャパシタに電荷が保持され、かつキャパシタの電位がＳＲＡＭ回路を構成するいわゆるフリップフロップ回路により保持される。このため記憶ノード部に電荷が蓄積されるＳＲＡＭに比べてアルファ線に起因するソフトエラーの発生を抑制することができる。さらにフリップフロップ回路の少なくとも一部分がビット線の上方に設けられるため、半導体装置を小型化（微細化）することができる。
【０００３】
上記とは別に、たとえば銅からなる電源配線と信号配線とを同一層で形成した半導体装置において、電源配線の配線容量を低減することなく、信号配線の信号遅延を低減し得る半導体装置が、たとえば特開２００１−６８５４８号公報（特許文献３）に開示されている。当該公報においては、電源配線の下部が、電源配線の形成される絶縁膜より誘電率の高い絶縁膜に埋め込まれることにより、電源配線の配線容量が大きくされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−７９６９６号公報
【特許文献２】特開２００４−２００５９８号公報
【特許文献３】特開２００１−６８５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特開２００４−７９６９６号公報および特開２００４−２００５９８号公報において、負荷トランジスタが形成される多結晶シリコンには、負荷トランジスタに電気的に接続され、負荷トランジスタに電源電圧を供給する電源供給配線が形成される。半導体装置の微細化が進むと電源供給配線も細線化する。すると電源供給配線の電気抵抗が高くなる。電源供給配線の電気抵抗が高くなれば、電源供給配線における電圧降下が大きくなり、ＳＲＡＭのメモリセル部に供給する電圧が不安定となり、一部のメモリセルにおいて保存されるデータが破壊される可能性がある。
【０００６】
電源供給配線の電気抵抗の上昇を抑制するためには、電源供給配線を構成する多結晶シリコンに注入される不純物イオンの濃度を高くすることが好ましい。しかしこのような手段により電源供給配線の電気抵抗を下降させれば、特に電源供給配線と負荷トランジスタ（ＴＦＴ）のソース／ドレイン領域とが同一の多結晶シリコンの層から形成される場合において、電源供給配線とともに、ＴＦＴのソース／ドレイン領域に注入される不純物イオンの濃度が高くなる。すると当該負荷トランジスタがオフ状態のときにソース／ドレイン領域とチャネル領域との間を流れるリーク電流（オフ電流）が増加し、当該負荷トランジスタのオン／オフ制御が困難になる可能性がある。
【０００７】
また特開２００１−６８５４８号公報には銅配線の電気抵抗を下げる技術について開示されているが、ＴＦＴにおける電気抵抗を下げる技術については開示されていない。
【０００８】
本発明は、以上の問題に鑑みなされたものである。その目的は、オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、表面を有する絶縁膜と、絶縁膜の表面上に形成され、かつチャネル領域と、チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層と、ソース領域に電源を供給するための電源供給配線とを備えている。上記絶縁膜の表面には凹部が形成されている。上記電源供給配線は、半導体層と同一の層から形成された層を含み、かつ絶縁膜の表面上に形成された第１の部分と、凹部内に形成された第２の部分とを有している。上記第２の部分の底面全体が絶縁体で覆われている。
【００１０】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず表面を有し、かつ表面に凹部を有する絶縁膜が形成される。上記絶縁膜の表面上に、チャネル領域とチャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層が形成されるとともに、ソース領域に電源を供給するための電源供給配線が形成される。上記電源供給配線は、半導体層と同一の層から形成された部分を含むように、かつ絶縁膜の表面上に形成された第１の部分と凹部内に形成された第２の部分とを有するように、かつ第２の部分の底面全体が絶縁体で覆われるように形成される。
【発明の効果】
【００１１】
本実施例によれば、１対のソース／ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第１の部分に加えて、凹部内に形成された第２の部分を有している。このため当該電源供給配線は、たとえば第１の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。
【００１２】
本実施例の製造方法によれば、１対のソース／ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第１の部分に加えて、凹部内に形成された第２の部分を有するように形成される。このため当該電源供給配線は、たとえば第１の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。また、当該電源供給配線は、第２の部分を有することにより、たとえば第１の部分のみを有する電源供給配線に比べて、多くの量の不純物を注入されうる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置を構成するメモリセルの等価回路図である。
【図２】図１の等価回路を具体的に説明するための概略断面図である。
【図３】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね１層目の領域の態様を示す概略平面図である。
【図４】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね２層目の領域の態様を示す概略平面図である。
【図５】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね３層目の領域の態様を示す概略平面図である。
【図６】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね４層目の領域の態様を示す概略平面図である。
【図７】図３〜図６のＶＩＩ−ＶＩＩ線に沿う部分の概略断面図である。
【図８】図７に示す電源供給配線における不純物イオンの濃度分布を示すプロファイルである。
【図９】本発明の実施の形態１に係るメモリセルの製造方法の第１工程を示す概略断面図である。
【図１０】本発明の実施の形態１に係るメモリセルの製造方法の第２工程を示す概略断面図である。
【図１１】本発明の実施の形態１に係るメモリセルの製造方法の第３工程を示す概略断面図である。
【図１２】本発明の実施の形態１に係るメモリセルの製造方法の第４工程を示す概略断面図である。
【図１３】本発明の実施の形態１に係るメモリセルの製造方法の第５工程を示す概略断面図である。
【図１４】本発明の実施の形態１に係るメモリセルの製造方法の第６工程を示す概略断面図である。
【図１５】本発明の実施の形態１に係るメモリセルの製造方法の第７工程を示す概略断面図である。
【図１６】本発明の実施の形態１の比較例としてのメモリセルの、本実施の形態１における図１５に相当する態様を示す概略断面図である。
【図１７】本発明の実施の形態１におけるＶｃｃ配線抵抗と不良ビット数との関係を示すグラフである。
【図１８】本発明の実施の形態１における不純物イオンの注入量と、Ｖｃｃ配線抵抗とＴＦＴオフ電流との関係を示すグラフである。
【図１９】（Ａ）本発明の比較例における電源供給配線としての多結晶シリコン層の寸法を示す概略断面図である。（Ｂ）図１９（Ａ）に示す多結晶シリコン層の等価回路である。
【図２０】（Ａ）本発明の実施の形態１における電源供給配線としての多結晶シリコン層の寸法を示す概略断面図である。（Ｂ）図２０（Ａ）に示す多結晶シリコン層の等価回路である。
【図２１】本発明の実施の形態２に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２２】本発明の実施の形態３に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２３】本発明の実施の形態４に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２４】本発明の実施の形態４に係るメモリセルの製造方法の第１工程を示す概略断面図である。
【図２５】本発明の実施の形態４に係るメモリセルの製造方法の第２工程を示す概略断面図である。
【図２６】本発明の実施の形態４に係るメモリセルの製造方法の第３工程を示す概略断面図である。
【図２７】本発明の実施の形態４に係るメモリセルの製造方法の第４工程を示す概略断面図である。
【図２８】本発明の実施の形態４に係るメモリセルの製造方法の第５工程を示す概略断面図である。
【図２９】本発明の実施の形態４に係るメモリセルの製造方法の第６工程を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としての半導体装置の構成について図１のＴＦＴを負荷トランジスタとして用いたメモリセルを挙げて説明する。
【００１５】
図１を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭをメモリセルとして有する。
【００１６】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２と負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭとしてのキャパシタＣ１，Ｃ２を有している。
【００１７】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴである。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ ＳＲＡＭである。
【００１８】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００１９】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２０】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２１】
次に、図１に示す半導体装置のより具体的な構成について、図２の概略断面図を用いて説明する。ただし図２の断面図は、特定の領域における断面の態様を示す図ではなく、図１に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２２】
図２を参照して、本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの一方の主表面に形成されている。
【００２３】
半導体基板ＳＵＢの表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの表面に複数のトランジスタＴＧが形成されている。
【００２４】
トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＴＮとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁膜ＴＮはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁膜ＴＮとの積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造となっている。絶縁膜ＴＮはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁膜ＴＮをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極ＧＥ、絶縁膜ＴＮの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。
【００２５】
隣接するトランジスタＴＧのゲート電極ＧＥと絶縁膜ＴＮとの積層構造の間を埋め込むように層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１にはコンタクトホールが形成されており、それらのコンタクトホールなどには導電層ＣＴ，ＳＣが埋め込まれている。導電層ＣＴ，ＳＣはたとえば多結晶シリコンまたはタングステンにより形成されることが好ましい。
【００２６】
層間絶縁層ＩＩ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６が順次形成されており、層間絶縁層ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層Ｉ１が形成されている。さらに層間絶縁層Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００２７】
層間絶縁層ＩＩ２上には、互いに間隔をあけて複数のビット線ＢＬが形成されている。ビット線ＢＬは図２の紙面奥行き方向に延在している。ビット線ＢＬの側壁面に接するように側壁絶縁膜が形成されている。
【００２８】
ビット線ＢＬは、たとえば１層または複数層のコンタクト導電層ＣＴにより、ソース／ドレイン電極ＳＤと電気的に接続されている。
【００２９】
層間絶縁層ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、より上層に形成されるキャパシタとトランジスタＴＧとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３０】
層間絶縁層ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図１参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３１】
層間絶縁層ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００３２】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁層を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。
【００３３】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとコンタクト導電層ＣＴとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、コンタクト導電層ＣＴに達するように形成されてもよい。
【００３４】
層間絶縁層ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００３５】
キャパシタより上方の、たとえば層間絶縁層ＩＩ８上および層間絶縁層ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００３６】
次に、図３〜図７を参照しながら、本実施の形態の半導体装置を構成するメモリセルの、より具体的な構成の一例について下層から順に説明する。
【００３７】
図３〜図６を参照して、図中の矩形で囲まれる領域はユニットセルを示しており、ユニットセルおよびその両端の近傍における態様を示す断面図が図７に示される。
【００３８】
図３はドライバトランジスタとアクセストランジスタとの構成を示している。図３および図７を参照して、活性領域１Ｆを横切るようにゲート電極ＧＥおよび絶縁膜ＴＮが形成されている。この活性領域１Ｆには、平面視においてゲート電極ＧＥおよび絶縁膜ＴＮを挟み込むように１対のソース／ドレイン領域が形成されている。このようにドライバトランジスタとアクセストランジスタとが構成されている。したがって図７のユニットセル内に形成される１対のトランジスタＴＧのうち左方のトランジスタＴＧがドライバトランジスタＴ１，Ｔ２、右方のトランジスタＴＧがアクセストランジスタＴ５，Ｔ６と考えることができる。
【００３９】
図４および図７を参照して、ビット線ＢＬは図７の層間絶縁層ＩＩ２上に、図７の左右方向に延在するように形成されているが、図７中には現れない。ビット線ＢＬはコンタクト導電層ＣＴにより、下方の層と電気的に接続される。
【００４０】
図５および図７を参照して、下層配線２Ｇは、図７における左右方向および紙面奥行き方向に、たとえば図５に示すように広がる形状を有することが好ましい。
【００４１】
図６および図７を参照して、層間絶縁層ＩＩ４（絶縁膜）上およびＩＩ５上には、それぞれ多結晶シリコン層ＴＰ（半導体層）およびゲート電極層ＴＤのパターンが形成されている。多結晶シリコン層ＴＰとゲート電極層ＴＤとの平面視における重なりにより、負荷トランジスタＴ３，Ｔ４を構成するＴＦＴが形成される。図６における多結晶シリコン層ＴＰは、図７において多結晶シリコン層ＴＰ１〜ＴＰ４に分割して示されている。
【００４２】
図６におけるＶＩＩ−ＶＩＩ線上の領域のうち、ユニットセルの右下の領域において多結晶シリコン層ＴＰおよびゲート電極層ＴＤのパターンが重なった領域が、図７に示す多結晶シリコン層ＴＰ２とゲート電極層ＴＤとが積層された領域であり、この領域が図６のユニットセルの内部において点線で囲まれるＴＦＴに相当する。
【００４３】
図６におけるＶＩＩ−ＶＩＩ線上の領域のうち、ユニットセルの右上の領域において多結晶シリコン層ＴＰおよびゲート電極層ＴＤのパターンが重なった領域は、ＴＦＴを構成しない。すなわち図７におけるユニットセル内の左側のゲート電極層ＴＤは、図７に示される多結晶シリコン層ＴＰとはＴＦＴを構成しない。図６のユニットセルの上側におけるゲート電極層ＴＤと、ユニットセルの右下の点線で囲まれるＴＦＴ（負荷トランジスタＴ３，Ｔ４の一方）とは、データノードコンタクトＤＢにより電気的に接続される。
【００４４】
また図６のユニットセルの上側におけるゲート電極層ＴＤと、多結晶シリコン層ＴＰとが図６の左上の領域において重なった領域が、ＴＦＴ（負荷トランジスタＴ３，Ｔ４の他方）に相当する。ユニットセルの左上において点線で囲まれるＴＦＴと、図６のユニットセルの下側におけるゲート電極層ＴＤとは、データノードコンタクトＤＢにより電気的に接続されている。このように図６のユニットセル内には２つのＴＦＴが形成されており、互いに一方のＴＦＴが他方のＴＦＴを構成するゲート電極層ＴＤと、データノードコンタクトＤＢにより電気的に接続されている。このため２つのＴＦＴのそれぞれに相当する１対の負荷トランジスタＴ３，Ｔ４（図１参照）は、フリップフロップ回路（クロスカップル）を構成している。
【００４５】
以上の図３〜図６に示す範囲内においては、各構成要素のパターンは、各図の上下方向に関する中央部を左右方向に延在する直線に関して対称となるように配置されている。
【００４６】
再度図７を参照して、この断面において図６の多結晶シリコン層ＴＰは、多結晶シリコン層ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４の４つの領域を有している。すなわち多結晶シリコン層ＴＰは多結晶シリコン層ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４の４つの領域すべてが同一の層に形成されている。多結晶シリコン層ＴＰ１はユニットセルの両端部に１対形成されており、これらは図６のユニットセルを示す四角形の１辺および当該１辺に対向する１辺と重なるように（図６の左右方向に）延在する多結晶シリコン層ＴＰに相当する。すなわち図７の１対の多結晶シリコン層ＴＰ１は紙面奥行き方向に延在する。
【００４７】
図７における右側のゲート電極層ＴＤの真下に配置される多結晶シリコン層ＴＰ２は、ゲート電極層ＴＤにより構成されるＴＦＴのチャネル領域に相当する。
【００４８】
多結晶シリコン層ＴＰ２の図中左側に位置する多結晶シリコン層ＴＰ４は、ＴＦＴのドレイン領域に相当する。多結晶シリコン層ＴＰ２と多結晶シリコン層ＴＰ４との間に位置する多結晶シリコン層ＴＰ３は、ＴＦＴのドレインの電界を緩和するための低濃度部に相当する。多結晶シリコン層ＴＰ２の図中右側に位置する多結晶シリコン層ＴＰ１は、ＴＦＴのソース領域に相当するとともに、そのソース領域に電源電圧を供給するための電源供給配線（Ｖｃｃ配線）に相当する。たとえば多結晶シリコン層ＴＰ２の図中右側に位置する多結晶シリコン層ＴＰ１が図６の負荷トランジスタＴ３，Ｔ４の一方のソース領域に相当するものであれば、多結晶シリコン層ＴＰ２の図中左側に位置する多結晶シリコン層ＴＰ１が図６の負荷トランジスタＴ３，Ｔ４の他方のソース領域に相当するものである。
【００４９】
なお、多結晶シリコン層ＴＰ３は、多結晶シリコン層ＴＰ４，ＴＰ１よりも低い不純物濃度を有しており、多結晶シリコン層ＴＰ２は多結晶シリコン層ＴＰ３よりも低い不純物濃度を有している。
【００５０】
多結晶シリコン層ＴＰ１は、層間絶縁層ＩＩ４の表面上に配置された、同一層多結晶シリコンＴＰ１Ａ（第１の部分）と、同一層多結晶シリコンＴＰ１Ａの下方に形成された多結晶シリコン追加領域ＴＰ１Ｂ（第２の部分）とを有している。多結晶シリコン追加領域ＴＰ１Ｂが同一層多結晶シリコンＴＰ１Ａの下側に形成され一体化することにより、双方を合わせて多結晶シリコン層ＴＰ１が形成される。
【００５１】
多結晶シリコン層ＴＰ１のうち、同一層多結晶シリコンＴＰ１Ａは、多結晶シリコン層ＴＰ２などと同一の層から形成された領域である。このように多結晶シリコン層ＴＰ１は、多結晶シリコン層ＴＰ２などと同一の層から形成された層を含んでいることが好ましい。同一層多結晶シリコンＴＰ１Ａおよび多結晶シリコン層ＴＰ２，ＴＰ３，ＴＰ４は、たとえばすべて層間絶縁層ＩＩ４（絶縁膜）の表面上を覆うように形成されるなど、すべて同一の層から形成されることが好ましい。
【００５２】
同一層多結晶シリコンＴＰ１Ａおよび多結晶シリコン層ＴＰ２，ＴＰ３，ＴＰ４の下面に接する層間絶縁層ＩＩ４の上側の表面のうち、同一層多結晶シリコンＴＰ１Ａと平面視において重なる領域には、凹部ＴＲが形成されている。凹部ＴＲの内部は、多結晶シリコン層ＴＰと同一の（多結晶シリコンを含む）材料により充填されている。このように凹部ＴＲの内部に充填された多結晶シリコンを含む材料により形成された領域が、多結晶シリコン追加領域ＴＰ１Ｂである。
【００５３】
多結晶シリコン追加領域ＴＰ１Ｂの底面（多結晶シリコン追加領域ＴＰ１Ｂのうち最も半導体基板ＳＵＢに近い面）は全体が絶縁体で覆われている。具体的には、図７においては上記底面は、その全体が層間絶縁層ＩＩ４で覆われている。すなわち本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂを形成する凹部ＴＲが、層間絶縁層ＩＩ４の上側の表面から、層間絶縁層ＩＩ４の内部の領域まで形成される。多結晶シリコン追加領域ＴＰ１Ｂ（凹部ＴＲ）の底面全体が絶縁体で覆われることにより、多結晶シリコン層ＴＰ１と、多結晶シリコン層ＴＰより下層に配置される配線との短絡を抑制することができる。
【００５４】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最上面よりも上方に位置している。また多結晶シリコン追加領域ＴＰ１Ｂの平面視における面積は、同一層多結晶シリコンＴＰ１Ａの平面視における面積よりも小さくてもよいが、同一層多結晶シリコンＴＰ１Ａの平面視における面積より大きくてもよいし、双方の平面視における面積がほぼ同じであってもよい。さらに多結晶シリコン追加領域ＴＰ１Ｂの平面視における形状は、たとえば矩形状、円形状など任意の形状とすることができる。
【００５５】
なおキャパシタは、図７の上下方向に溝状に形成された領域の側面に、ストレージノードＮＤおよび誘電体からなる誘電体膜ＤＥがこの順に積層され、さらに当該溝および溝が形成される表面を覆う導電性の薄膜であるキャパシタ電極ＣＰが積層された構成を有している。
【００５６】
図８に示すグラフの縦軸は、図７に示す多結晶シリコン層ＴＰ１の深さ方向の位置を示しており、横軸は、図７に示す多結晶シリコン層ＴＰ１の各領域（深さ）における不純物イオンの濃度を示している。本実施の形態の多結晶シリコン層ＴＰ１においては、同一層多結晶シリコンＴＰ１Ａよりも多結晶シリコン追加領域ＴＰ１Ｂの方が、高い不純物濃度を有していることが好ましい。具体的には、同一層多結晶シリコンＴＰ１Ａよりも多結晶シリコン追加領域ＴＰ１Ｂの方が、たとえばｐ型の多結晶シリコン層ＴＰに含まれる、導電性のボロンなどの不純物イオンの濃度が高いことが好ましい。
【００５７】
オフ電流の増加を抑制するためには、チャネル領域である多結晶シリコン層ＴＰ２における不純物イオンの濃度を過剰に高くしないことが好ましい。そのためには、多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層であり、ソース領域である同一層多結晶シリコンＴＰ１Ａにおける当該不純物イオンの濃度は、その全領域において、過剰に高くならないよう、たとえば基準の濃度Ｃ0以下であることが好ましい。ここで基準の濃度Ｃ0は、たとえばドレイン領域としての多結晶シリコン層ＴＰ４の濃度と同じであってもよい。しかし多結晶シリコン追加領域ＴＰ１Ｂにおいては、基準の濃度Ｃ0を超える濃度で不純物イオンが注入されてもよい。多結晶シリコン追加領域ＴＰ１Ｂにおける不純物濃度が高くなれば、多結晶シリコン層ＴＰ１全体の電気抵抗をより低くすることができる。
【００５８】
多結晶シリコン層ＴＰ１の各領域における不純物イオンの濃度の一例は図８に示すとおりである。図８を参照して、たとえば多結晶シリコン追加領域ＴＰ１Ｂの深さの中央付近の領域に不純物イオンの濃度が極大となる単一のピークを有していてもよい。ただしこのピークは、多結晶シリコン追加領域ＴＰ１Ｂの内部に複数（２つ以上）形成されていてもよい。
【００５９】
次に図３〜図７に示す本実施の形態の半導体装置のメモリセルのうち、特に図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の製造方法について、図９〜図１５を参照しながら説明する。
【００６０】
図９を参照して、図７に示す層間絶縁層ＩＩ３上に、たとえば不純物イオンを有する多結晶シリコン膜が形成される。そして通常の写真製版技術およびエッチング技術により、たとえば図５に示す平面形状を有する下層配線２Ｇが形成される。
【００６１】
図１０を参照して、層間絶縁層ＩＩ３および下層配線２Ｇの上面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁層ＩＩ４（絶縁膜）が形成される。形成される層間絶縁層ＩＩ４の上面には、下層配線２Ｇの真上において他の領域よりも高くなるように段差が形成される。このため層間絶縁層ＩＩ４の上面がほぼ平坦になるように、層間絶縁層ＩＩ４にエッチバック、またはＣＭＰ（Chemical Mechanical Polishing）による研磨が施される。
【００６２】
図１０および図１１を参照して、次にフォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩ４の表面に凹部ＴＲが形成される。ここでは凹部ＴＲの底面が下層配線２Ｇの最上面よりも上方に位置するように形成されることが好ましい。また凹部ＴＲの底面は層間絶縁層ＩＩ４の内部と接するように、すなわち凹部ＴＲの底面全体が絶縁体で覆われるように形成されることが好ましい。なおユニットセルの端部と平面視において重なる位置に凹部ＴＲが形成されることが好ましい。
【００６３】
図１２を参照して、層間絶縁層ＩＩ４および溝部ＴＲを覆うように、多結晶シリコンを含む薄膜ＴＰ（半導体層）が、たとえばＣＶＤ法により形成される。ここで、溝部ＴＲの開口幅（図の左右方向）Ｗが多結晶シリコン層ＴＰの厚みＴの２倍未満であれば、層間絶縁層ＩＩ４および凹部ＴＲの上方から形成される多結晶シリコン層ＴＰが凹部ＴＲの内部を充填し、図７の多結晶シリコン層ＴＰを構成する多結晶シリコン追加領域ＴＰ１Ｂが形成される。このため凹部ＴＲの開口幅Ｗは多結晶シリコン層ＴＰの厚みＴの２倍よりも細いことが好ましい。
【００６４】
その後、ここではｐチャネル型のＴＦＴを形成するために、たとえばボロンのイオンが注入されることが好ましい。この不純物イオンの注入により、形成されるＴＦＴのチャネル領域における閾値電圧が調整される。
【００６５】
図１３および図１４を参照して、フォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、多結晶シリコン層ＴＰがたとえば図６に示す平面形状となるようにパターニングされる。図１４中のＶｃｃ配線部とは、形成されるＴＦＴのソース領域に電源を供給するための電源供給配線が形成される領域を示し、ＴＦＴ形成部とは、形成されるＴＦＴの特にゲート電極層およびチャネルが形成される領域を示す。多結晶シリコン層ＴＰのうち凹部ＴＲと平面視において重なる領域には同一層多結晶シリコンＴＰ１Ａ（第１の部分）が形成され、多結晶シリコン追加領域ＴＰ１Ｂ（第２の部分）と合わせて１対の多結晶シリコン層ＴＰ１（電源供給配線・ソース領域）が形成される。
【００６６】
図１４を参照して、次に、フォトレジストＰＨＲをマスクとして用いた通常のイオン注入技術により、ＴＦＴ形成部の外側の領域および同一層多結晶シリコンＴＰ１Ａに不純物のイオンが注入される。この処理により、Ｖｃｃ配線部としての多結晶シリコン層ＴＰ１の電気抵抗が低下する。ここではｐチャネル型のＴＦＴを形成するために、たとえばボロンのイオンが注入されることが好ましい。
【００６７】
Ｖｃｃ配線部においては、同一層多結晶シリコンＴＰ１Ａが形成される領域と、多結晶シリコン追加領域ＴＰ１Ｂが形成される領域（凹部ＴＲ内）との双方に、同時に不純物イオンが注入される。また多結晶シリコン層ＴＰ４においても、Ｖｃｃ配線部と同時に不純物イオンが注入される。
【００６８】
ここで同一層多結晶シリコンＴＰ１Ａが形成される領域と、凹部ＴＲの内部とのそれぞれに注入される不純物の濃度が調整されてもよい。具体的には、同一層多結晶シリコンＴＰ１Ａと多結晶シリコン層ＴＰ４および図の右側のＶｃｃ配線部における同一層多結晶シリコンＴＰ１Ａとは同一の層に形成されており、かつ同時に不純物イオンが注入される。
【００６９】
多結晶シリコン層ＴＰ４（ドレイン領域）および同一層多結晶シリコンＴＰ１Ａ（ソース領域）に不純物イオンが過剰に注入されれば、当該不純物イオンが容易にチャネル領域である多結晶シリコン層ＴＰ２に拡散する。このため形成されるＴＦＴのオフ電流が増加する可能性がある。このため多結晶シリコン層ＴＰ４および同一層多結晶シリコンＴＰ１Ａには過剰に不純物イオンが注入されないことが好ましく、たとえば図８における基準の濃度Ｃ0以下の不純物濃度とすることが好ましい。一方、多結晶シリコン層ＴＰ４などの下方に形成される凹部ＴＲには、形成される多結晶シリコン層ＴＰ１の機能上、同一層多結晶シリコンＴＰ１Ａのような不純物濃度の制限はない。このため、多結晶シリコン層ＴＰ１が形成される領域に過剰に注入された不純物は、多結晶シリコン追加領域ＴＰ１Ｂの方へ拡散することが好ましい。以上より、多結晶シリコン追加領域ＴＰ１Ｂには同一層多結晶シリコンＴＰ１Ａよりも不純物濃度が高くなるように不純物イオンが注入されることが好ましい。多結晶シリコン追加領域ＴＰ１Ｂにおいては、多結晶シリコン追加領域ＴＰ１Ｂと同時に不純物イオンが注入される同一層多結晶シリコンＴＰ１Ａにおける不純物濃度が上記基準の濃度Ｃ0を超えない程度に、不純物濃度を高くしてもよい。
【００７０】
また特に凹部ＴＲの深さに応じて、たとえばＶｃｃ配線部（凹部ＴＲ）のみに追加の不純物イオンの注入がなされてもよい。このように多結晶シリコン層ＴＰ１を形成する領域に不純物イオンを注入する工程は、複数回に分けて行なわれてもよい。上記のようにＶｃｃ配線部のみに追加の不純物イオンの注入がなされる場合には、特に形成される多結晶シリコン追加領域ＴＰ１Ｂにおいて、深さ方向に関する不純物の濃度のピークが複数形成されてもよい。
【００７１】
図１５を参照して、図１４の工程において用いられたフォトレジストＰＨＲが除去された後、層間絶縁層ＩＩ４および多結晶シリコン層ＴＰを覆うように、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが、たとえばＣＶＤ法または熱酸化法により形成される。このゲート絶縁膜ＧＩは層間絶縁層ＩＩ５として形成される。次にゲート絶縁膜ＧＩ（層間絶縁層ＩＩ５）を覆うように、ＴＦＴのゲート電極層ＴＤが形成される。ここでは通常の写真製版技術およびエッチング技術により、多結晶シリコン層ＴＰ２（チャネル領域）と平面視において重なる領域にゲート電極層ＴＤが形成される。
【００７２】
なお、図１５には現れないが、ゲート電極層ＴＤが形成される前に、図２および図６に示す、ＳＲＡＭのクロスカップルを形成するためのデータノードコンタクトＤＢが形成されることが好ましい。データノードコンタクトＤＢを形成するための溝部が通常の写真製版技術およびエッチング技術により形成された後、当該溝部がゲート電極層ＴＤを形成する不純物イオンを有する多結晶シリコンにより充填される。このようにしてデータノードコンタクトＤＢが形成される。
【００７３】
その後、形成されたゲート電極層ＴＤのパターンをマスクとして、多結晶シリコン層ＴＰ３に不純物イオンが追加で注入されることが好ましい。多結晶シリコン層ＴＰ３に追加で不純物イオンが注入され、多結晶シリコン層ＴＰ３における不純物イオンが多結晶シリコン層ＴＰ２より高濃度になることにより、形成されるＴＦＴのドレイン領域における電界を緩和することができる。ただし多結晶シリコン層ＴＰ３における不純物濃度は、多結晶シリコン層ＴＰ１および多結晶シリコン層ＴＰ４よりも低くなるように、不純物イオンが注入されることが好ましい。この処理により、多結晶シリコン層ＴＰ１，ＴＰ４よりも多結晶シリコン層ＴＰ３の不純物濃度が低く、多結晶シリコン層ＴＰ３よりも多結晶シリコン層ＴＰ２の不純物濃度が低くなるように多結晶シリコン層ＴＰの各領域が形成される。このようにすれば多結晶シリコン層ＴＰ３に追加で注入された不純物イオンに起因した、ＴＦＴのオフ電流の増加を抑制することができる。
【００７４】
以上の各工程により、ＴＦＴ形成部にはゲート絶縁膜ＧＩとゲート電極層ＴＤとがこの順に積層された積層ゲート電極と、図１５のゲート電極層ＴＤの右側に形成される多結晶シリコン層ＴＰ１としてのソース領域と、図１５のゲート電極層ＴＤの左側に形成される多結晶シリコン層ＴＰ４としてのドレイン領域とからなるＴＦＴ（図７の矩形点線内）が形成される。なお図１５の工程においては、ゲート電極層ＴＤの左側にもゲート電極層ＴＤのパターンが形成される（図７参照）が、図１５においてはこれの図示を省略している。
【００７５】
次に、本実施の形態の作用効果について、図１６〜図２０を参照しながら説明する。
図１６は、比較例における、本実施の形態の図７（図１５）と同一領域のＴＦＴの構成を示している。図１６を参照して、図１６は図１５と比較して、電源供給配線（ソース領域）に相当する１対の多結晶シリコン層ＴＰ１が多結晶シリコン追加領域ＴＰ１Ｂを有さず、図１５の同一層多結晶シリコンＴＰ１Ａに相当する領域のみからなる点において異なっており、他の点においては図１６は図１５と同様である。このため図１６において図１５と同一の要素については同一の符号を付しその説明を繰り返さない。
【００７６】
図１７に示すグラフの横軸はＴＦＴに対するＶｃｃ配線（電源供給配線ＴＰ１）の電気抵抗を示し、縦軸はＴＦＴのメモリセルの不良ビット数（複数のメモリセルのうち不良ビットが発生する割合）を示している。
【００７７】
比較例のように半導体基板ＳＵＢの上の半導体層に形成されるＴＦＴは、たとえば半導体基板ＳＵＢの主表面に形成されるトランジスタに比べて、メモリセルを構成する各トランジスタ間の特性が不安定となり、上記特性および各メモリセルに流れる電流のばらつきが大きくなる。
【００７８】
図１７を参照して、上記の特性が不安定になる現象は、特にＴＦＴに電源を供給するＶｃｃ配線の電気抵抗が大きくなったときに顕著になる。つまりＶｃｃ配線の電気抵抗が大きくなると、Ｖｃｃ配線部での電圧降下が大きくなることにより、メモリセルに供給される電圧のばらつきが大きくなり、その結果、特性不良を有するメモリセル（ビット）の発生割合が高くなる。
【００７９】
汎用ＳＲＡＭにおいては、冗長回路により不良ビットを救済することができる。しかし救済することが可能な不良ビットの数（救済可能ビット数）には制限があるため、不良ビット数が救済可能ビット数を超えると、当該汎用ＳＲＡＭが製品として不良となる。そのため不良ビット数が救済可能ビット数以下となるように、Ｖｃｃ配線抵抗を下げる必要がある。Ｖｃｃ配線抵抗を下げるためには、Ｖｃｃを構成する多結晶シリコン層ＴＰ１に注入される不純物イオンの濃度を高めることが好ましい。
【００８０】
図１８に示すグラフの横軸は、多結晶シリコン層に注入される不純物イオンの濃度（注入量）を示しており、縦軸は図中の実線のデータにおいてはＶｃｃ配線の電気抵抗（Ｖｃｃ配線抵抗）を、図中の点線のデータにおいては形成されるＴＦＴのオフ電流を示している。図１８を参照して、Ｖｃｃ配線部における不純物イオンの注入量を増加させると、Ｖｃｃ配線抵抗は減少するが、ＴＦＴオフ電流が増加する。ＴＦＴオフ電流を減少するにはＶｃｃ配線部における不純物イオンの注入量を減少することが好ましいが、その場合、Ｖｃｃ配線抵抗が増加する。このようにＶｃｃ配線抵抗の低減とＴＦＴオフ電流の減少とは互いにトレードオフの関係にある。したがって図１６に示すようにＶｃｃ配線部の多結晶シリコン層ＴＰ１が多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層のみを有する場合には、Ｖｃｃ配線抵抗の低減とＴＦＴオフ電流の減少とを同時に実現することが困難である。
【００８１】
そこで本実施の形態のように、Ｖｃｃ配線部の多結晶シリコン層ＴＰ１が多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層から形成された同一層多結晶シリコンＴＰ１Ａと、多結晶シリコン層ＴＰ２〜ＴＰ４と異なる（下方の）層から形成された多結晶シリコン追加領域ＴＰ１Ｂとが一体となった構成を有することが好ましい。このようにすれば、電源供給配線の断面積が、同一層多結晶シリコンＴＰ１Ａと多結晶シリコン追加領域ＴＰ１Ｂとの合計となる。このため、たとえば図１６のように電源供給配線としての多結晶シリコン層ＴＰ１が同一層多結晶シリコンＴＰ１Ａのみを有する場合と比べて、多結晶シリコン層ＴＰ１の断面積が大きくなる。
【００８２】
上記の内容を検証するために、図１９（Ａ）を参照して、図１６の比較例に示す多結晶シリコン層ＴＰ１の断面が縦４０ｎｍ、横１００ｎｍの矩形状ＴＰ１Ａを有していると仮定する。また図２０（Ａ）を参照して、図１５に示す本実施の形態の多結晶シリコン層ＴＰ１が、図１６の比較例と同じ矩形状ＴＰ１Ａおよび、断面が縦１００ｎｍ、横４０ｎｍの多結晶シリコン追加領域ＴＰ１Ｂが一体化された断面を有していると仮定する。
【００８３】
図１９（Ｂ）を参照して、図１９（Ａ）に示す比較例の多結晶シリコン層ＴＰ１が互いに間隔をあけて複数（たとえば３つ）配置される場合、多結晶シリコン層ＴＰ１の有する電気抵抗（抵抗Ｈ）が３つ直列接続された回路と等価になる。図２０（Ｂ）を参照して、図２０（Ａ）に示す本実施の形態の多結晶シリコン層ＴＰ１が互いに間隔をあけて複数（たとえば３つ）配置される場合、多結晶シリコン層ＴＰ１Ａの有する電気抵抗（抵抗Ｈ）と多結晶シリコン層ＴＰ１Ｂの有する電気抵抗（抵抗Ｌ）との並列回路が３つ直列接続された回路と等価になる。
【００８４】
図１９（Ａ）と図２０（Ａ）とを比較することにより、本実施の形態の多結晶シリコン層ＴＰ１は、比較例の多結晶シリコン層ＴＰ１の２倍の断面積を有することがわかる。また多結晶シリコン層ＴＰ１Ａ（図１９（Ａ）の多結晶シリコン層ＴＰ１）と多結晶シリコン層ＴＰ１Ｂとの不純物濃度がほぼ等しければ、抵抗Ｈと抵抗Ｌとの有する電気抵抗の値はほぼ等しい。この場合図２０（Ａ）の多結晶シリコン層ＴＰ１全体の電気抵抗は、図１９（Ａ）の多結晶シリコン層ＴＰ１の電気抵抗の約１／２となる。
【００８５】
以上より、本実施の形態のように多結晶シリコン層ＴＰ１に多結晶シリコン追加領域ＴＰ１Ｂを設けることにより、たとえ多結晶シリコン層ＴＰ１Ａにおける不純物濃度（電気抵抗）の値が比較例の多結晶シリコン層ＴＰ１と同じであっても、多結晶シリコン層ＴＰ１全体の電気抵抗を約１／２に低減することができる。したがって、本実施の形態においては、同一層多結晶シリコンＴＰ１Ａにおける不純物イオンの濃度は多結晶シリコン層ＴＰ２〜ＴＰ４と同様に過剰にならないように調整することにより、ＴＦＴのオフ電流の増加を抑制しつつ、多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。すなわち本実施の形態においては、ＴＦＴのオフ電流の増加を抑制しつつ、Ｖｃｃ配線抵抗を低減することによりメモリセルの電気特性をより安定化することができる。したがってＴＦＴを含むメモリセル全体の不良ビットの発生数をより減少させることができる。
【００８６】
また本実施の形態のように多結晶シリコン層ＴＰ１に多結晶シリコン追加領域ＴＰ１Ｂを設けることにより、多結晶シリコン層ＴＰ１における不純物濃度を増加することなく、多結晶シリコン層ＴＰ１全体が収納することが可能な不純物イオンの絶対量を増加することができる。
【００８７】
本実施の形態においては、多結晶シリコン層ＴＰ１の同一層多結晶シリコンＴＰ１Ａに注入された不純物イオンの一部を多結晶シリコン追加領域ＴＰ１Ｂに拡散（移動）させることにより、同一層多結晶シリコンＴＰ１Ａにおける不純物濃度を過剰にすることなく、多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。ＴＦＴのソース領域としての多結晶シリコン層ＴＰ１の同一層多結晶シリコンＴＰ１Ａにおける不純物を低くすることにより、多結晶シリコン層ＴＰ２〜ＴＰ４への不純物イオンの拡散を抑制することができる。この結果、ＴＦＴのオフ電流の増加を抑制することができる。
【００８８】
たとえば図１４に示すように、ＴＦＴのドレイン領域として形成される多結晶シリコン層ＴＰ４と、ソース領域としての多結晶シリコン層ＴＰ１とに同時に不純物イオンを注入することにより、多結晶シリコン層ＴＰ１における不純物濃度が多結晶シリコン層ＴＰ４と同時に同様に制御される。このためたとえば多結晶シリコン層ＴＰ４における不純物濃度が多結晶シリコン層ＴＰ１に比べて非常に高くなるなど、形成されるＴＦＴのオフ電流の増加を誘発する現象をより確実に抑制することができる。
【００８９】
上記の効果を高めるためには同一層多結晶シリコンＴＰ１Ａにおける不純物濃度よりも多結晶シリコン追加領域ＴＰ１Ｂにおける不純物濃度の方が高いことが好ましい。そのためにはたとえば不純物を注入する工程を複数回に分けて行ない、不純物イオンの注入量を微調整することが好ましい。このようにすれば、同一層多結晶シリコンＴＰ１Ａにおける不純物イオンをより効率的に多結晶シリコン追加領域ＴＰ１Ｂに拡散（移動）させることができる。このため多結晶シリコン追加領域ＴＰ１Ｂにおいて多結晶シリコンＴＰ１Ａよりも不純物濃度を高くすることができる。
【００９０】
ただし多結晶シリコン層ＴＰ１Ａおよび多結晶シリコン層ＴＰ２〜ＴＰ４における不純物濃度が過剰に高くならない範囲であれば、多結晶シリコン層ＴＰ１Ａの方が多結晶シリコン層ＴＰ１Ｂよりも不純物濃度が高い構成であってもよいし、多結晶シリコン層ＴＰ１Ｂの一部の領域において、多結晶シリコン層ＴＰ１Ａの一部の領域よりも不純物濃度が低い構成であってもよい。
【００９１】
その他、本実施の形態においてはＶｃｃ配線の電気抵抗を低減することにより、Ｖｃｃ配線が形成される（杭打ちされる）数を減少させることが可能となる。その結果、メモリセル全体および半導体装置全体の平面視における面積をより小さくすることができる。したがってＶｃｃ配線の電気抵抗を低減することにより、半導体装置をより微細化することができる。
【００９２】
さらに本実施の形態においては、多結晶シリコン層ＴＰ１が電源供給配線としての機能と、ＴＦＴのソース配線としての機能とを兼ね備える。このためＴＦＴのソース領域における電気抵抗を低下することにより、ＴＦＴの電気特性をさらに向上することができる。
【００９３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成において異なっている。以下、図２１を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【００９４】
図２１を参照して、本実施の形態においては、多結晶シリコン層ＴＰ１を構成する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最下面よりも下方に位置している。
【００９５】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂと平面視において重なる領域においては下層配線２Ｇが形成されていない。このため、下層配線２Ｇの最下面よりも下方に達する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）は層間絶縁層ＩＩ４を貫通して層間絶縁層ＩＩ３に達する。すなわち多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、層間絶縁層ＩＩ３で覆われている。
【００９６】
図２１に示すＴＦＴが形成される領域の製造方法は、多結晶シリコン追加領域ＴＰ１Ｂの凹部ＴＲを形成する深さについてのみ、実施の形態１と異なっており、他の点については実施の形態１における製造方法と同様である。
【００９７】
図２１に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９８】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００９９】
本実施の形態においては、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂの断面積が大きくなる。このため多結晶シリコン層ＴＰ１全体の断面積がより大きくなることにより、多結晶シリコン層ＴＰ１全体の電気抵抗をより低減することができる。
【０１００】
また本実施の形態においては、多結晶シリコン層ＴＰ１に注入される不純物濃度を増加することなく、多結晶シリコン層ＴＰ１全体が収納することが可能な不純物イオンの絶対量をさらに増加することができる。このことからも、本実施の形態においては実施の形態１よりもさらに多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。
【０１０１】
さらに本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、多結晶シリコン追加領域ＴＰ１Ｂの底面近傍とＴＦＴのチャネル領域との距離がより長くなる。このため、たとえば多結晶シリコン追加領域ＴＰ１Ｂの底面近傍に注入される不純物イオンの濃度が非常に高くなるように当該領域への不純物イオンの注入条件を制御することにより、オフ電流の増加を抑えつつ、Ｖｃｃ配線における電気抵抗がさらに低減されたＴＦＴを含む半導体装置がより容易に提供される。
【０１０２】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１０３】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成において異なっている。以下、図２２を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【０１０４】
図２２を参照して、本実施の形態においては、多結晶シリコン層ＴＰ１を構成する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最上面よりも下方であり、下層配線２Ｇの最下面よりも上方に位置している。
【０１０５】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂと平面視において重なる領域においては下層配線２Ｇが形成されていない。このため、下層配線２Ｇの最上面よりも下方であり、下層配線２Ｇの最下面よりも上方である深さに達する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、層間絶縁層ＩＩ４で覆われている。
【０１０６】
図２２に示すＴＦＴが形成される領域の製造方法は、多結晶シリコン追加領域ＴＰ１Ｂの凹部ＴＲを形成する深さについてのみ、実施の形態１と異なっており、他の点については実施の形態１における製造方法と同様である。
【０１０７】
図２２に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１０８】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１０９】
本実施の形態においては、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、実施の形態２と同様に、実施の形態１よりもさらに多結晶シリコン層ＴＰ１全体の電気抵抗をより低減することができる。
【０１１０】
さらに本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂに注入される不純物イオンが下層の配線に影響する現象を抑制することができる。具体的には、たとえば多結晶シリコン追加領域ＴＰ１Ｂにはｐチャネル型ＴＦＴのソース領域としてのｐ型の不純物イオンが注入される。これに対してより下層においては、たとえばｎチャネル型トランジスタが形成される場合、ｎ型の不純物イオンが注入された配線などが形成される。
【０１１１】
このため多結晶シリコン追加領域ＴＰ１Ｂを形成するための凹部ＴＲにｐ型の不純物イオンを注入する際に、注入エネルギが非常に高ければ、不純物イオンが凹部ＴＲの底面を突き抜けて下層のｎ型の不純物イオン注入領域に進入する可能性がある。ｎ型の不純物領域にｐ型の不純物イオンが注入されれば、たとえば実効的な不純物濃度が低下するなど、ｎ型の不純物領域の電気特性に大きく影響を与える可能性がある。たとえば下層配線２Ｇがｎ型不純物を含む多結晶シリコンで形成されている場合、ここへｐ型の不純物が注入されれば、下層配線２Ｇの配線抵抗の上昇を招く。この現象は、特にたとえば実施の形態２のように、多結晶シリコン追加領域ＴＰ１Ｂが非常に深く、層間絶縁層ＩＩ４より下側の層に達する場合に起こりやすくなる。
【０１１２】
そこで本実施の形態のように、実施の形態１よりも多結晶シリコン追加領域ＴＰ１Ｂを深く形成するものの、層間絶縁層ＩＩ４の最下面に達しない程度の（すなわち凹部ＴＲの底面が下層配線２Ｇの最上面よりも下方であり最下面よりも上方に位置する程度の）深さに留める。このようにすれば、たとえば実施の形態２における多結晶シリコン追加領域ＴＰ１Ｂに比べて、多結晶シリコン追加領域ＴＰ１Ｂの底面から下層のｎチャネル不純物領域との距離を長くすることができる。このため本実施の形態においては、たとえば実施の形態２と比較して、上記のように異種の不純物イオンが混入する問題の起こる可能性を低減することができる。
【０１１３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１１４】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成および電源供給配線の下層の構成において異なっている。以下、図２３を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【０１１５】
図２３を参照して、本実施の形態においては、下層配線２Ｇおよび層間絶縁層ＩＩ３の上面を覆い、層間絶縁層ＩＩ４の下側に位置する薄膜としてのストッパ膜ＳＰＬをさらに備えている。そして同一層多結晶シリコンＴＰ１Ａから下側へ延びる多結晶シリコン追加領域ＴＰ１Ｂ（凹部ＴＲ）は、ストッパ膜ＳＰＬまで延びるように形成されている。したがって本実施の形態における多結晶シリコン追加領域ＴＰ１Ｂの底面は、実施の形態２における多結晶シリコン追加領域ＴＰ１Ｂの底面よりも上側に、実施の形態１，３における多結晶シリコン追加領域ＴＰ１Ｂの底面よりも下側に形成される。
【０１１６】
ストッパ膜ＳＰＬは、層間絶縁層ＩＩ４に対してエッチングレートが大きく異なる絶縁材料からなることが好ましく、層間絶縁層ＩＩ４がシリコン酸化膜からなる場合には、ストッパ膜ＳＰＬはたとえばシリコン窒化膜からなることが好ましい。
【０１１７】
なお上記図２１〜図２３のいずれについても、図１５と同様に、図７における左側のゲート電極層ＴＤに相当するパターンの図示は省略されている。
【０１１８】
図２３に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１９】
次に図２３に示すＴＦＴが形成される領域の製造方法について、図２４〜図２９を参照しながら説明する。
【０１２０】
図２４を参照して、図９と同様に層間絶縁層ＩＩ３および下層配線２Ｇが形成された後、層間絶縁層ＩＩ３および下層配線２Ｇの上面を覆うように、たとえばＣＶＤ法を用いてシリコン窒化膜からなるストッパ膜ＳＰＬが形成される。
【０１２１】
図２５を参照して、図１０と同様に層間絶縁層ＩＩ４が形成され、その上面がエッチバック、またはＣＭＰによる研磨により平坦化される。
【０１２２】
図２５および図２６を参照して、次にフォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、図１１と同様に層間絶縁層ＩＩ４の表面に凹部ＴＲが形成される。ここでは凹部ＴＲの底面がストッパ膜ＳＰＬの表面に達するように形成されることが好ましい。ストッパ膜ＳＰＬのエッチングレートが層間絶縁層ＩＩ４のエッチングレートと大きく異なるため、凹部ＴＲを形成するためのエッチングはストッパ膜ＳＰＬに到達したところで止まる。このため凹部ＴＲの深さが層間絶縁層ＩＩ４の表面からストッパ膜ＳＰＬの表面までの距離となるように、高精度に制御することができる。
【０１２３】
図２７を参照して、図１２と同様に薄膜ＴＰが形成され、その後、たとえば通常のイオン注入技術により、当該薄膜ＴＰの内部に不純物イオンが注入される。
【０１２４】
図２８および図２９を参照して、図１３および図１４と同様に多結晶シリコン層ＴＰのパターニングおよび不純物イオンの注入がなされる。その後、図１５と同様にゲート絶縁膜ＧＩおよびゲート電極層ＴＤが形成されることにより、図２３に示す態様のＴＦＴが形成される。
【０１２５】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１２６】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂの底面はストッパ膜ＳＰＬ上に形成される。このため多結晶シリコン追加領域ＴＰ１Ｂの深さが層間絶縁層ＩＩ４の厚みのみにより決定する。すなわち多結晶シリコン追加領域ＴＰ１Ｂの深さのばらつきを抑制する結果、多結晶シリコン層ＴＰ１の電気抵抗のばらつきを低減することができる。このためメモリセルの電気特性をより安定させることができる。
【０１２７】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１２８】
以上においてはいわゆるＡｄｖａｎｃｅｄ ＳＲＡＭについて説明したが、ＳＲＡＭに限らず、ＴＦＴを有する液晶ディスプレイなどに本発明を適用してもよい。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３０】
本発明は、絶縁膜の表面上に形成される半導体層を有する半導体装置およびその製造方法に、特に有利に適用されうる。
【符号の説明】
【０１３１】
１Ｆ 活性領域、２Ｇ 下層配線、ＢＬ，ＺＢＬ ビット線、ＢＲＬ バリアメタル、Ｃ１，Ｃ２ キャパシタ、ＣＰ キャパシタ電極、ＣＴ コンタクト導電層、ＤＢ データノードコンタクト、ＤＥ 誘電体膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１〜ＩＩ１０，Ｉ１ 層間絶縁層、ＭＣＴ メタルコンタクト導電層、ＭＴＬ メタル配線、ＮＤ ストレージノード、ＰＨＲ フォトレジスト、ＳＣ ストレージノードコンタクト導電層、ＳＩ 分離絶縁層、ＳＰＬ ストッパ膜、ＳＵＢ 半導体基板、Ｔ１，Ｔ２ ドライバトランジスタ、Ｔ３，Ｔ４ 負荷トランジスタ、Ｔ５，Ｔ６ アクセストランジスタ、ＴＤ ゲート電極層、ＴＧ トランジスタ、ＴＮ 絶縁膜、ＴＰ，ＴＰ１、ＴＰ２，ＴＰ３，ＴＰ４ 多結晶シリコン層、ＴＰ１Ａ 同一層多結晶シリコン、ＴＰ１Ｂ 多結晶シリコン追加領域、ＴＲ 凹部、ＷＬ ワード線。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、薄膜トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化および微細化が進み、たとえばＳＲＡＭ（Static Random Access Memory）と呼ばれる揮発性メモリにおいて記憶ノード部に情報を記憶することに起因するソフトエラーの発生が懸念される。この問題の対策として、たとえば特開２００４−７９６９６号公報（特許文献１）および特開２００４−２００５９８号公報（特許文献２）には、負荷トランジスタとしていわゆるＴＦＴ（Thin Film Transistor）と呼ばれる薄膜トランジスタを用いたＳＲＡＭ回路に、いわゆるＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタを付加した半導体装置が開示されている。上記の各公報においては、記憶ノード部の代わりにキャパシタに電荷が保持され、かつキャパシタの電位がＳＲＡＭ回路を構成するいわゆるフリップフロップ回路により保持される。このため記憶ノード部に電荷が蓄積されるＳＲＡＭに比べてアルファ線に起因するソフトエラーの発生を抑制することができる。さらにフリップフロップ回路の少なくとも一部分がビット線の上方に設けられるため、半導体装置を小型化（微細化）することができる。
【０００３】
上記とは別に、たとえば銅からなる電源配線と信号配線とを同一層で形成した半導体装置において、電源配線の配線容量を低減することなく、信号配線の信号遅延を低減し得る半導体装置が、たとえば特開２００１−６８５４８号公報（特許文献３）に開示されている。当該公報においては、電源配線の下部が、電源配線の形成される絶縁膜より誘電率の高い絶縁膜に埋め込まれることにより、電源配線の配線容量が大きくされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−７９６９６号公報
【特許文献２】特開２００４−２００５９８号公報
【特許文献３】特開２００１−６８５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特開２００４−７９６９６号公報および特開２００４−２００５９８号公報において、負荷トランジスタが形成される多結晶シリコンには、負荷トランジスタに電気的に接続され、負荷トランジスタに電源電圧を供給する電源供給配線が形成される。半導体装置の微細化が進むと電源供給配線も細線化する。すると電源供給配線の電気抵抗が高くなる。電源供給配線の電気抵抗が高くなれば、電源供給配線における電圧降下が大きくなり、ＳＲＡＭのメモリセル部に供給する電圧が不安定となり、一部のメモリセルにおいて保存されるデータが破壊される可能性がある。
【０００６】
電源供給配線の電気抵抗の上昇を抑制するためには、電源供給配線を構成する多結晶シリコンに注入される不純物イオンの濃度を高くすることが好ましい。しかしこのような手段により電源供給配線の電気抵抗を下降させれば、特に電源供給配線と負荷トランジスタ（ＴＦＴ）のソース／ドレイン領域とが同一の多結晶シリコンの層から形成される場合において、電源供給配線とともに、ＴＦＴのソース／ドレイン領域に注入される不純物イオンの濃度が高くなる。すると当該負荷トランジスタがオフ状態のときにソース／ドレイン領域とチャネル領域との間を流れるリーク電流（オフ電流）が増加し、当該負荷トランジスタのオン／オフ制御が困難になる可能性がある。
【０００７】
また特開２００１−６８５４８号公報には銅配線の電気抵抗を下げる技術について開示されているが、ＴＦＴにおける電気抵抗を下げる技術については開示されていない。
【０００８】
本発明は、以上の問題に鑑みなされたものである。その目的は、オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、表面を有する絶縁膜と、絶縁膜の表面上に形成され、かつチャネル領域と、チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層と、ソース領域に電源を供給するための電源供給配線とを備えている。上記絶縁膜の表面には凹部が形成されている。上記電源供給配線は、半導体層と同一の層から形成された層を含み、かつ絶縁膜の表面上に形成された第１の部分と、凹部内に形成された第２の部分とを有している。上記第２の部分の底面全体が絶縁体で覆われている。
【００１０】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず表面を有し、かつ表面に凹部を有する絶縁膜が形成される。上記絶縁膜の表面上に、チャネル領域とチャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層が形成されるとともに、ソース領域に電源を供給するための電源供給配線が形成される。上記電源供給配線は、半導体層と同一の層から形成された部分を含むように、かつ絶縁膜の表面上に形成された第１の部分と凹部内に形成された第２の部分とを有するように、かつ第２の部分の底面全体が絶縁体で覆われるように形成される。
【発明の効果】
【００１１】
本実施例によれば、１対のソース／ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第１の部分に加えて、凹部内に形成された第２の部分を有している。このため当該電源供給配線は、たとえば第１の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。
【００１２】
本実施例の製造方法によれば、１対のソース／ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第１の部分に加えて、凹部内に形成された第２の部分を有するように形成される。このため当該電源供給配線は、たとえば第１の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。また、当該電源供給配線は、第２の部分を有することにより、たとえば第１の部分のみを有する電源供給配線に比べて、多くの量の不純物を注入されうる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置を構成するメモリセルの等価回路図である。
【図２】図１の等価回路を具体的に説明するための概略断面図である。
【図３】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね１層目の領域の態様を示す概略平面図である。
【図４】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね２層目の領域の態様を示す概略平面図である。
【図５】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね３層目の領域の態様を示す概略平面図である。
【図６】本発明の実施の形態１に係るメモリセルの、半導体基板の主表面から概ね４層目の領域の態様を示す概略平面図である。
【図７】図３〜図６のＶＩＩ−ＶＩＩ線に沿う部分の概略断面図である。
【図８】図７に示す電源供給配線における不純物イオンの濃度分布を示すプロファイルである。
【図９】本発明の実施の形態１に係るメモリセルの製造方法の第１工程を示す概略断面図である。
【図１０】本発明の実施の形態１に係るメモリセルの製造方法の第２工程を示す概略断面図である。
【図１１】本発明の実施の形態１に係るメモリセルの製造方法の第３工程を示す概略断面図である。
【図１２】本発明の実施の形態１に係るメモリセルの製造方法の第４工程を示す概略断面図である。
【図１３】本発明の実施の形態１に係るメモリセルの製造方法の第５工程を示す概略断面図である。
【図１４】本発明の実施の形態１に係るメモリセルの製造方法の第６工程を示す概略断面図である。
【図１５】本発明の実施の形態１に係るメモリセルの製造方法の第７工程を示す概略断面図である。
【図１６】本発明の実施の形態１の比較例としてのメモリセルの、本実施の形態１における図１５に相当する態様を示す概略断面図である。
【図１７】本発明の実施の形態１におけるＶｃｃ配線抵抗と不良ビット数との関係を示すグラフである。
【図１８】本発明の実施の形態１における不純物イオンの注入量と、Ｖｃｃ配線抵抗とＴＦＴオフ電流との関係を示すグラフである。
【図１９】（Ａ）本発明の比較例における電源供給配線としての多結晶シリコン層の寸法を示す概略断面図である。（Ｂ）図１９（Ａ）に示す多結晶シリコン層の等価回路である。
【図２０】（Ａ）本発明の実施の形態１における電源供給配線としての多結晶シリコン層の寸法を示す概略断面図である。（Ｂ）図２０（Ａ）に示す多結晶シリコン層の等価回路である。
【図２１】本発明の実施の形態２に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２２】本発明の実施の形態３に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２３】本発明の実施の形態４に係るメモリセルの、実施の形態１における図１５に示す態様と同一の領域における態様を示す概略断面図である。
【図２４】本発明の実施の形態４に係るメモリセルの製造方法の第１工程を示す概略断面図である。
【図２５】本発明の実施の形態４に係るメモリセルの製造方法の第２工程を示す概略断面図である。
【図２６】本発明の実施の形態４に係るメモリセルの製造方法の第３工程を示す概略断面図である。
【図２７】本発明の実施の形態４に係るメモリセルの製造方法の第４工程を示す概略断面図である。
【図２８】本発明の実施の形態４に係るメモリセルの製造方法の第５工程を示す概略断面図である。
【図２９】本発明の実施の形態４に係るメモリセルの製造方法の第６工程を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としての半導体装置の構成について図１のＴＦＴを負荷トランジスタとして用いたメモリセルを挙げて説明する。
【００１５】
図１を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭをメモリセルとして有する。
【００１６】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２と負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭとしてのキャパシタＣ１，Ｃ２を有している。
【００１７】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴである。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ ＳＲＡＭである。
【００１８】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００１９】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２０】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２１】
次に、図１に示す半導体装置のより具体的な構成について、図２の概略断面図を用いて説明する。ただし図２の断面図は、特定の領域における断面の態様を示す図ではなく、図１に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２２】
図２を参照して、本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの一方の主表面に形成されている。
【００２３】
半導体基板ＳＵＢの表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの表面に複数のトランジスタＴＧが形成されている。
【００２４】
トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＴＮとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁膜ＴＮはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁膜ＴＮとの積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造となっている。絶縁膜ＴＮはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁膜ＴＮをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極ＧＥ、絶縁膜ＴＮの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。
【００２５】
隣接するトランジスタＴＧのゲート電極ＧＥと絶縁膜ＴＮとの積層構造の間を埋め込むように層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１にはコンタクトホールが形成されており、それらのコンタクトホールなどには導電層ＣＴ，ＳＣが埋め込まれている。導電層ＣＴ，ＳＣはたとえば多結晶シリコンまたはタングステンにより形成されることが好ましい。
【００２６】
層間絶縁層ＩＩ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６が順次形成されており、層間絶縁層ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層Ｉ１が形成されている。さらに層間絶縁層Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００２７】
層間絶縁層ＩＩ２上には、互いに間隔をあけて複数のビット線ＢＬが形成されている。ビット線ＢＬは図２の紙面奥行き方向に延在している。ビット線ＢＬの側壁面に接するように側壁絶縁膜が形成されている。
【００２８】
ビット線ＢＬは、たとえば１層または複数層のコンタクト導電層ＣＴにより、ソース／ドレイン電極ＳＤと電気的に接続されている。
【００２９】
層間絶縁層ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、より上層に形成されるキャパシタとトランジスタＴＧとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３０】
層間絶縁層ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図１参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３１】
層間絶縁層ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００３２】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁層を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。
【００３３】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとコンタクト導電層ＣＴとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、コンタクト導電層ＣＴに達するように形成されてもよい。
【００３４】
層間絶縁層ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００３５】
キャパシタより上方の、たとえば層間絶縁層ＩＩ８上および層間絶縁層ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００３６】
次に、図３〜図７を参照しながら、本実施の形態の半導体装置を構成するメモリセルの、より具体的な構成の一例について下層から順に説明する。
【００３７】
図３〜図６を参照して、図中の矩形で囲まれる領域はユニットセルを示しており、ユニットセルおよびその両端の近傍における態様を示す断面図が図７に示される。
【００３８】
図３はドライバトランジスタとアクセストランジスタとの構成を示している。図３および図７を参照して、活性領域１Ｆを横切るようにゲート電極ＧＥおよび絶縁膜ＴＮが形成されている。この活性領域１Ｆには、平面視においてゲート電極ＧＥおよび絶縁膜ＴＮを挟み込むように１対のソース／ドレイン領域が形成されている。このようにドライバトランジスタとアクセストランジスタとが構成されている。したがって図７のユニットセル内に形成される１対のトランジスタＴＧのうち左方のトランジスタＴＧがドライバトランジスタＴ１，Ｔ２、右方のトランジスタＴＧがアクセストランジスタＴ５，Ｔ６と考えることができる。
【００３９】
図４および図７を参照して、ビット線ＢＬは図７の層間絶縁層ＩＩ２上に、図７の左右方向に延在するように形成されているが、図７中には現れない。ビット線ＢＬはコンタクト導電層ＣＴにより、下方の層と電気的に接続される。
【００４０】
図５および図７を参照して、下層配線２Ｇは、図７における左右方向および紙面奥行き方向に、たとえば図５に示すように広がる形状を有することが好ましい。
【００４１】
図６および図７を参照して、層間絶縁層ＩＩ４（絶縁膜）上およびＩＩ５上には、それぞれ多結晶シリコン層ＴＰ（半導体層）およびゲート電極層ＴＤのパターンが形成されている。多結晶シリコン層ＴＰとゲート電極層ＴＤとの平面視における重なりにより、負荷トランジスタＴ３，Ｔ４を構成するＴＦＴが形成される。図６における多結晶シリコン層ＴＰは、図７において多結晶シリコン層ＴＰ１〜ＴＰ４に分割して示されている。
【００４２】
図６におけるＶＩＩ−ＶＩＩ線上の領域のうち、ユニットセルの右下の領域において多結晶シリコン層ＴＰおよびゲート電極層ＴＤのパターンが重なった領域が、図７に示す多結晶シリコン層ＴＰ２とゲート電極層ＴＤとが積層された領域であり、この領域が図６のユニットセルの内部において点線で囲まれるＴＦＴに相当する。
【００４３】
図６におけるＶＩＩ−ＶＩＩ線上の領域のうち、ユニットセルの右上の領域において多結晶シリコン層ＴＰおよびゲート電極層ＴＤのパターンが重なった領域は、ＴＦＴを構成しない。すなわち図７におけるユニットセル内の左側のゲート電極層ＴＤは、図７に示される多結晶シリコン層ＴＰとはＴＦＴを構成しない。図６のユニットセルの上側におけるゲート電極層ＴＤと、ユニットセルの右下の点線で囲まれるＴＦＴ（負荷トランジスタＴ３，Ｔ４の一方）とは、データノードコンタクトＤＢにより電気的に接続される。
【００４４】
また図６のユニットセルの上側におけるゲート電極層ＴＤと、多結晶シリコン層ＴＰとが図６の左上の領域において重なった領域が、ＴＦＴ（負荷トランジスタＴ３，Ｔ４の他方）に相当する。ユニットセルの左上において点線で囲まれるＴＦＴと、図６のユニットセルの下側におけるゲート電極層ＴＤとは、データノードコンタクトＤＢにより電気的に接続されている。このように図６のユニットセル内には２つのＴＦＴが形成されており、互いに一方のＴＦＴが他方のＴＦＴを構成するゲート電極層ＴＤと、データノードコンタクトＤＢにより電気的に接続されている。このため２つのＴＦＴのそれぞれに相当する１対の負荷トランジスタＴ３，Ｔ４（図１参照）は、フリップフロップ回路（クロスカップル）を構成している。
【００４５】
以上の図３〜図６に示す範囲内においては、各構成要素のパターンは、各図の上下方向に関する中央部を左右方向に延在する直線に関して対称となるように配置されている。
【００４６】
再度図７を参照して、この断面において図６の多結晶シリコン層ＴＰは、多結晶シリコン層ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４の４つの領域を有している。すなわち多結晶シリコン層ＴＰは多結晶シリコン層ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４の４つの領域すべてが同一の層に形成されている。多結晶シリコン層ＴＰ１はユニットセルの両端部に１対形成されており、これらは図６のユニットセルを示す四角形の１辺および当該１辺に対向する１辺と重なるように（図６の左右方向に）延在する多結晶シリコン層ＴＰに相当する。すなわち図７の１対の多結晶シリコン層ＴＰ１は紙面奥行き方向に延在する。
【００４７】
図７における右側のゲート電極層ＴＤの真下に配置される多結晶シリコン層ＴＰ２は、ゲート電極層ＴＤにより構成されるＴＦＴのチャネル領域に相当する。
【００４８】
多結晶シリコン層ＴＰ２の図中左側に位置する多結晶シリコン層ＴＰ４は、ＴＦＴのドレイン領域に相当する。多結晶シリコン層ＴＰ２と多結晶シリコン層ＴＰ４との間に位置する多結晶シリコン層ＴＰ３は、ＴＦＴのドレインの電界を緩和するための低濃度部に相当する。多結晶シリコン層ＴＰ２の図中右側に位置する多結晶シリコン層ＴＰ１は、ＴＦＴのソース領域に相当するとともに、そのソース領域に電源電圧を供給するための電源供給配線（Ｖｃｃ配線）に相当する。たとえば多結晶シリコン層ＴＰ２の図中右側に位置する多結晶シリコン層ＴＰ１が図６の負荷トランジスタＴ３，Ｔ４の一方のソース領域に相当するものであれば、多結晶シリコン層ＴＰ２の図中左側に位置する多結晶シリコン層ＴＰ１が図６の負荷トランジスタＴ３，Ｔ４の他方のソース領域に相当するものである。
【００４９】
なお、多結晶シリコン層ＴＰ３は、多結晶シリコン層ＴＰ４，ＴＰ１よりも低い不純物濃度を有しており、多結晶シリコン層ＴＰ２は多結晶シリコン層ＴＰ３よりも低い不純物濃度を有している。
【００５０】
多結晶シリコン層ＴＰ１は、層間絶縁層ＩＩ４の表面上に配置された、同一層多結晶シリコンＴＰ１Ａ（第１の部分）と、同一層多結晶シリコンＴＰ１Ａの下方に形成された多結晶シリコン追加領域ＴＰ１Ｂ（第２の部分）とを有している。多結晶シリコン追加領域ＴＰ１Ｂが同一層多結晶シリコンＴＰ１Ａの下側に形成され一体化することにより、双方を合わせて多結晶シリコン層ＴＰ１が形成される。
【００５１】
多結晶シリコン層ＴＰ１のうち、同一層多結晶シリコンＴＰ１Ａは、多結晶シリコン層ＴＰ２などと同一の層から形成された領域である。このように多結晶シリコン層ＴＰ１は、多結晶シリコン層ＴＰ２などと同一の層から形成された層を含んでいることが好ましい。同一層多結晶シリコンＴＰ１Ａおよび多結晶シリコン層ＴＰ２，ＴＰ３，ＴＰ４は、たとえばすべて層間絶縁層ＩＩ４（絶縁膜）の表面上を覆うように形成されるなど、すべて同一の層から形成されることが好ましい。
【００５２】
同一層多結晶シリコンＴＰ１Ａおよび多結晶シリコン層ＴＰ２，ＴＰ３，ＴＰ４の下面に接する層間絶縁層ＩＩ４の上側の表面のうち、同一層多結晶シリコンＴＰ１Ａと平面視において重なる領域には、凹部ＴＲが形成されている。凹部ＴＲの内部は、多結晶シリコン層ＴＰと同一の（多結晶シリコンを含む）材料により充填されている。このように凹部ＴＲの内部に充填された多結晶シリコンを含む材料により形成された領域が、多結晶シリコン追加領域ＴＰ１Ｂである。
【００５３】
多結晶シリコン追加領域ＴＰ１Ｂの底面（多結晶シリコン追加領域ＴＰ１Ｂのうち最も半導体基板ＳＵＢに近い面）は全体が絶縁体で覆われている。具体的には、図７においては上記底面は、その全体が層間絶縁層ＩＩ４で覆われている。すなわち本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂを形成する凹部ＴＲが、層間絶縁層ＩＩ４の上側の表面から、層間絶縁層ＩＩ４の内部の領域まで形成される。多結晶シリコン追加領域ＴＰ１Ｂ（凹部ＴＲ）の底面全体が絶縁体で覆われることにより、多結晶シリコン層ＴＰ１と、多結晶シリコン層ＴＰより下層に配置される配線との短絡を抑制することができる。
【００５４】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最上面よりも上方に位置している。また多結晶シリコン追加領域ＴＰ１Ｂの平面視における面積は、同一層多結晶シリコンＴＰ１Ａの平面視における面積よりも小さくてもよいが、同一層多結晶シリコンＴＰ１Ａの平面視における面積より大きくてもよいし、双方の平面視における面積がほぼ同じであってもよい。さらに多結晶シリコン追加領域ＴＰ１Ｂの平面視における形状は、たとえば矩形状、円形状など任意の形状とすることができる。
【００５５】
なおキャパシタは、図７の上下方向に溝状に形成された領域の側面に、ストレージノードＮＤおよび誘電体からなる誘電体膜ＤＥがこの順に積層され、さらに当該溝および溝が形成される表面を覆う導電性の薄膜であるキャパシタ電極ＣＰが積層された構成を有している。
【００５６】
図８に示すグラフの縦軸は、図７に示す多結晶シリコン層ＴＰ１の深さ方向の位置を示しており、横軸は、図７に示す多結晶シリコン層ＴＰ１の各領域（深さ）における不純物イオンの濃度を示している。本実施の形態の多結晶シリコン層ＴＰ１においては、同一層多結晶シリコンＴＰ１Ａよりも多結晶シリコン追加領域ＴＰ１Ｂの方が、高い不純物濃度を有していることが好ましい。具体的には、同一層多結晶シリコンＴＰ１Ａよりも多結晶シリコン追加領域ＴＰ１Ｂの方が、たとえばｐ型の多結晶シリコン層ＴＰに含まれる、導電性のボロンなどの不純物イオンの濃度が高いことが好ましい。
【００５７】
オフ電流の増加を抑制するためには、チャネル領域である多結晶シリコン層ＴＰ２における不純物イオンの濃度を過剰に高くしないことが好ましい。そのためには、多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層であり、ソース領域である同一層多結晶シリコンＴＰ１Ａにおける当該不純物イオンの濃度は、その全領域において、過剰に高くならないよう、たとえば基準の濃度Ｃ0以下であることが好ましい。ここで基準の濃度Ｃ0は、たとえばドレイン領域としての多結晶シリコン層ＴＰ４の濃度と同じであってもよい。しかし多結晶シリコン追加領域ＴＰ１Ｂにおいては、基準の濃度Ｃ0を超える濃度で不純物イオンが注入されてもよい。多結晶シリコン追加領域ＴＰ１Ｂにおける不純物濃度が高くなれば、多結晶シリコン層ＴＰ１全体の電気抵抗をより低くすることができる。
【００５８】
多結晶シリコン層ＴＰ１の各領域における不純物イオンの濃度の一例は図８に示すとおりである。図８を参照して、たとえば多結晶シリコン追加領域ＴＰ１Ｂの深さの中央付近の領域に不純物イオンの濃度が極大となる単一のピークを有していてもよい。ただしこのピークは、多結晶シリコン追加領域ＴＰ１Ｂの内部に複数（２つ以上）形成されていてもよい。
【００５９】
次に図３〜図７に示す本実施の形態の半導体装置のメモリセルのうち、特に図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の製造方法について、図９〜図１５を参照しながら説明する。
【００６０】
図９を参照して、図７に示す層間絶縁層ＩＩ３上に、たとえば不純物イオンを有する多結晶シリコン膜が形成される。そして通常の写真製版技術およびエッチング技術により、たとえば図５に示す平面形状を有する下層配線２Ｇが形成される。
【００６１】
図１０を参照して、層間絶縁層ＩＩ３および下層配線２Ｇの上面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁層ＩＩ４（絶縁膜）が形成される。形成される層間絶縁層ＩＩ４の上面には、下層配線２Ｇの真上において他の領域よりも高くなるように段差が形成される。このため層間絶縁層ＩＩ４の上面がほぼ平坦になるように、層間絶縁層ＩＩ４にエッチバック、またはＣＭＰ（Chemical Mechanical Polishing）による研磨が施される。
【００６２】
図１０および図１１を参照して、次にフォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩ４の表面に凹部ＴＲが形成される。ここでは凹部ＴＲの底面が下層配線２Ｇの最上面よりも上方に位置するように形成されることが好ましい。また凹部ＴＲの底面は層間絶縁層ＩＩ４の内部と接するように、すなわち凹部ＴＲの底面全体が絶縁体で覆われるように形成されることが好ましい。なおユニットセルの端部と平面視において重なる位置に凹部ＴＲが形成されることが好ましい。
【００６３】
図１２を参照して、層間絶縁層ＩＩ４および溝部ＴＲを覆うように、多結晶シリコンを含む薄膜ＴＰ（半導体層）が、たとえばＣＶＤ法により形成される。ここで、溝部ＴＲの開口幅（図の左右方向）Ｗが多結晶シリコン層ＴＰの厚みＴの２倍未満であれば、層間絶縁層ＩＩ４および凹部ＴＲの上方から形成される多結晶シリコン層ＴＰが凹部ＴＲの内部を充填し、図７の多結晶シリコン層ＴＰを構成する多結晶シリコン追加領域ＴＰ１Ｂが形成される。このため凹部ＴＲの開口幅Ｗは多結晶シリコン層ＴＰの厚みＴの２倍よりも細いことが好ましい。
【００６４】
その後、ここではｐチャネル型のＴＦＴを形成するために、たとえばボロンのイオンが注入されることが好ましい。この不純物イオンの注入により、形成されるＴＦＴのチャネル領域における閾値電圧が調整される。
【００６５】
図１３および図１４を参照して、フォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、多結晶シリコン層ＴＰがたとえば図６に示す平面形状となるようにパターニングされる。図１４中のＶｃｃ配線部とは、形成されるＴＦＴのソース領域に電源を供給するための電源供給配線が形成される領域を示し、ＴＦＴ形成部とは、形成されるＴＦＴの特にゲート電極層およびチャネルが形成される領域を示す。多結晶シリコン層ＴＰのうち凹部ＴＲと平面視において重なる領域には同一層多結晶シリコンＴＰ１Ａ（第１の部分）が形成され、多結晶シリコン追加領域ＴＰ１Ｂ（第２の部分）と合わせて１対の多結晶シリコン層ＴＰ１（電源供給配線・ソース領域）が形成される。
【００６６】
図１４を参照して、次に、フォトレジストＰＨＲをマスクとして用いた通常のイオン注入技術により、ＴＦＴ形成部の外側の領域および同一層多結晶シリコンＴＰ１Ａに不純物のイオンが注入される。この処理により、Ｖｃｃ配線部としての多結晶シリコン層ＴＰ１の電気抵抗が低下する。ここではｐチャネル型のＴＦＴを形成するために、たとえばボロンのイオンが注入されることが好ましい。
【００６７】
Ｖｃｃ配線部においては、同一層多結晶シリコンＴＰ１Ａが形成される領域と、多結晶シリコン追加領域ＴＰ１Ｂが形成される領域（凹部ＴＲ内）との双方に、同時に不純物イオンが注入される。また多結晶シリコン層ＴＰ４においても、Ｖｃｃ配線部と同時に不純物イオンが注入される。
【００６８】
ここで同一層多結晶シリコンＴＰ１Ａが形成される領域と、凹部ＴＲの内部とのそれぞれに注入される不純物の濃度が調整されてもよい。具体的には、同一層多結晶シリコンＴＰ１Ａと多結晶シリコン層ＴＰ４および図の右側のＶｃｃ配線部における同一層多結晶シリコンＴＰ１Ａとは同一の層に形成されており、かつ同時に不純物イオンが注入される。
【００６９】
多結晶シリコン層ＴＰ４（ドレイン領域）および同一層多結晶シリコンＴＰ１Ａ（ソース領域）に不純物イオンが過剰に注入されれば、当該不純物イオンが容易にチャネル領域である多結晶シリコン層ＴＰ２に拡散する。このため形成されるＴＦＴのオフ電流が増加する可能性がある。このため多結晶シリコン層ＴＰ４および同一層多結晶シリコンＴＰ１Ａには過剰に不純物イオンが注入されないことが好ましく、たとえば図８における基準の濃度Ｃ0以下の不純物濃度とすることが好ましい。一方、多結晶シリコン層ＴＰ４などの下方に形成される凹部ＴＲには、形成される多結晶シリコン層ＴＰ１の機能上、同一層多結晶シリコンＴＰ１Ａのような不純物濃度の制限はない。このため、多結晶シリコン層ＴＰ１が形成される領域に過剰に注入された不純物は、多結晶シリコン追加領域ＴＰ１Ｂの方へ拡散することが好ましい。以上より、多結晶シリコン追加領域ＴＰ１Ｂには同一層多結晶シリコンＴＰ１Ａよりも不純物濃度が高くなるように不純物イオンが注入されることが好ましい。多結晶シリコン追加領域ＴＰ１Ｂにおいては、多結晶シリコン追加領域ＴＰ１Ｂと同時に不純物イオンが注入される同一層多結晶シリコンＴＰ１Ａにおける不純物濃度が上記基準の濃度Ｃ0を超えない程度に、不純物濃度を高くしてもよい。
【００７０】
また特に凹部ＴＲの深さに応じて、たとえばＶｃｃ配線部（凹部ＴＲ）のみに追加の不純物イオンの注入がなされてもよい。このように多結晶シリコン層ＴＰ１を形成する領域に不純物イオンを注入する工程は、複数回に分けて行なわれてもよい。上記のようにＶｃｃ配線部のみに追加の不純物イオンの注入がなされる場合には、特に形成される多結晶シリコン追加領域ＴＰ１Ｂにおいて、深さ方向に関する不純物の濃度のピークが複数形成されてもよい。
【００７１】
図１５を参照して、図１４の工程において用いられたフォトレジストＰＨＲが除去された後、層間絶縁層ＩＩ４および多結晶シリコン層ＴＰを覆うように、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが、たとえばＣＶＤ法または熱酸化法により形成される。このゲート絶縁膜ＧＩは層間絶縁層ＩＩ５として形成される。次にゲート絶縁膜ＧＩ（層間絶縁層ＩＩ５）を覆うように、ＴＦＴのゲート電極層ＴＤが形成される。ここでは通常の写真製版技術およびエッチング技術により、多結晶シリコン層ＴＰ２（チャネル領域）と平面視において重なる領域にゲート電極層ＴＤが形成される。
【００７２】
なお、図１５には現れないが、ゲート電極層ＴＤが形成される前に、図２および図６に示す、ＳＲＡＭのクロスカップルを形成するためのデータノードコンタクトＤＢが形成されることが好ましい。データノードコンタクトＤＢを形成するための溝部が通常の写真製版技術およびエッチング技術により形成された後、当該溝部がゲート電極層ＴＤを形成する不純物イオンを有する多結晶シリコンにより充填される。このようにしてデータノードコンタクトＤＢが形成される。
【００７３】
その後、形成されたゲート電極層ＴＤのパターンをマスクとして、多結晶シリコン層ＴＰ３に不純物イオンが追加で注入されることが好ましい。多結晶シリコン層ＴＰ３に追加で不純物イオンが注入され、多結晶シリコン層ＴＰ３における不純物イオンが多結晶シリコン層ＴＰ２より高濃度になることにより、形成されるＴＦＴのドレイン領域における電界を緩和することができる。ただし多結晶シリコン層ＴＰ３における不純物濃度は、多結晶シリコン層ＴＰ１および多結晶シリコン層ＴＰ４よりも低くなるように、不純物イオンが注入されることが好ましい。この処理により、多結晶シリコン層ＴＰ１，ＴＰ４よりも多結晶シリコン層ＴＰ３の不純物濃度が低く、多結晶シリコン層ＴＰ３よりも多結晶シリコン層ＴＰ２の不純物濃度が低くなるように多結晶シリコン層ＴＰの各領域が形成される。このようにすれば多結晶シリコン層ＴＰ３に追加で注入された不純物イオンに起因した、ＴＦＴのオフ電流の増加を抑制することができる。
【００７４】
以上の各工程により、ＴＦＴ形成部にはゲート絶縁膜ＧＩとゲート電極層ＴＤとがこの順に積層された積層ゲート電極と、図１５のゲート電極層ＴＤの右側に形成される多結晶シリコン層ＴＰ１としてのソース領域と、図１５のゲート電極層ＴＤの左側に形成される多結晶シリコン層ＴＰ４としてのドレイン領域とからなるＴＦＴ（図７の矩形点線内）が形成される。なお図１５の工程においては、ゲート電極層ＴＤの左側にもゲート電極層ＴＤのパターンが形成される（図７参照）が、図１５においてはこれの図示を省略している。
【００７５】
次に、本実施の形態の作用効果について、図１６〜図２０を参照しながら説明する。
図１６は、比較例における、本実施の形態の図７（図１５）と同一領域のＴＦＴの構成を示している。図１６を参照して、図１６は図１５と比較して、電源供給配線（ソース領域）に相当する１対の多結晶シリコン層ＴＰ１が多結晶シリコン追加領域ＴＰ１Ｂを有さず、図１５の同一層多結晶シリコンＴＰ１Ａに相当する領域のみからなる点において異なっており、他の点においては図１６は図１５と同様である。このため図１６において図１５と同一の要素については同一の符号を付しその説明を繰り返さない。
【００７６】
図１７に示すグラフの横軸はＴＦＴに対するＶｃｃ配線（電源供給配線ＴＰ１）の電気抵抗を示し、縦軸はＴＦＴのメモリセルの不良ビット数（複数のメモリセルのうち不良ビットが発生する割合）を示している。
【００７７】
比較例のように半導体基板ＳＵＢの上の半導体層に形成されるＴＦＴは、たとえば半導体基板ＳＵＢの主表面に形成されるトランジスタに比べて、メモリセルを構成する各トランジスタ間の特性が不安定となり、上記特性および各メモリセルに流れる電流のばらつきが大きくなる。
【００７８】
図１７を参照して、上記の特性が不安定になる現象は、特にＴＦＴに電源を供給するＶｃｃ配線の電気抵抗が大きくなったときに顕著になる。つまりＶｃｃ配線の電気抵抗が大きくなると、Ｖｃｃ配線部での電圧降下が大きくなることにより、メモリセルに供給される電圧のばらつきが大きくなり、その結果、特性不良を有するメモリセル（ビット）の発生割合が高くなる。
【００７９】
汎用ＳＲＡＭにおいては、冗長回路により不良ビットを救済することができる。しかし救済することが可能な不良ビットの数（救済可能ビット数）には制限があるため、不良ビット数が救済可能ビット数を超えると、当該汎用ＳＲＡＭが製品として不良となる。そのため不良ビット数が救済可能ビット数以下となるように、Ｖｃｃ配線抵抗を下げる必要がある。Ｖｃｃ配線抵抗を下げるためには、Ｖｃｃを構成する多結晶シリコン層ＴＰ１に注入される不純物イオンの濃度を高めることが好ましい。
【００８０】
図１８に示すグラフの横軸は、多結晶シリコン層に注入される不純物イオンの濃度（注入量）を示しており、縦軸は図中の実線のデータにおいてはＶｃｃ配線の電気抵抗（Ｖｃｃ配線抵抗）を、図中の点線のデータにおいては形成されるＴＦＴのオフ電流を示している。図１８を参照して、Ｖｃｃ配線部における不純物イオンの注入量を増加させると、Ｖｃｃ配線抵抗は減少するが、ＴＦＴオフ電流が増加する。ＴＦＴオフ電流を減少するにはＶｃｃ配線部における不純物イオンの注入量を減少することが好ましいが、その場合、Ｖｃｃ配線抵抗が増加する。このようにＶｃｃ配線抵抗の低減とＴＦＴオフ電流の減少とは互いにトレードオフの関係にある。したがって図１６に示すようにＶｃｃ配線部の多結晶シリコン層ＴＰ１が多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層のみを有する場合には、Ｖｃｃ配線抵抗の低減とＴＦＴオフ電流の減少とを同時に実現することが困難である。
【００８１】
そこで本実施の形態のように、Ｖｃｃ配線部の多結晶シリコン層ＴＰ１が多結晶シリコン層ＴＰ２〜ＴＰ４と同一の層から形成された同一層多結晶シリコンＴＰ１Ａと、多結晶シリコン層ＴＰ２〜ＴＰ４と異なる（下方の）層から形成された多結晶シリコン追加領域ＴＰ１Ｂとが一体となった構成を有することが好ましい。このようにすれば、電源供給配線の断面積が、同一層多結晶シリコンＴＰ１Ａと多結晶シリコン追加領域ＴＰ１Ｂとの合計となる。このため、たとえば図１６のように電源供給配線としての多結晶シリコン層ＴＰ１が同一層多結晶シリコンＴＰ１Ａのみを有する場合と比べて、多結晶シリコン層ＴＰ１の断面積が大きくなる。
【００８２】
上記の内容を検証するために、図１９（Ａ）を参照して、図１６の比較例に示す多結晶シリコン層ＴＰ１の断面が縦４０ｎｍ、横１００ｎｍの矩形状ＴＰ１Ａを有していると仮定する。また図２０（Ａ）を参照して、図１５に示す本実施の形態の多結晶シリコン層ＴＰ１が、図１６の比較例と同じ矩形状ＴＰ１Ａおよび、断面が縦１００ｎｍ、横４０ｎｍの多結晶シリコン追加領域ＴＰ１Ｂが一体化された断面を有していると仮定する。
【００８３】
図１９（Ｂ）を参照して、図１９（Ａ）に示す比較例の多結晶シリコン層ＴＰ１が互いに間隔をあけて複数（たとえば３つ）配置される場合、多結晶シリコン層ＴＰ１の有する電気抵抗（抵抗Ｈ）が３つ直列接続された回路と等価になる。図２０（Ｂ）を参照して、図２０（Ａ）に示す本実施の形態の多結晶シリコン層ＴＰ１が互いに間隔をあけて複数（たとえば３つ）配置される場合、多結晶シリコン層ＴＰ１Ａの有する電気抵抗（抵抗Ｈ）と多結晶シリコン層ＴＰ１Ｂの有する電気抵抗（抵抗Ｌ）との並列回路が３つ直列接続された回路と等価になる。
【００８４】
図１９（Ａ）と図２０（Ａ）とを比較することにより、本実施の形態の多結晶シリコン層ＴＰ１は、比較例の多結晶シリコン層ＴＰ１の２倍の断面積を有することがわかる。また多結晶シリコン層ＴＰ１Ａ（図１９（Ａ）の多結晶シリコン層ＴＰ１）と多結晶シリコン層ＴＰ１Ｂとの不純物濃度がほぼ等しければ、抵抗Ｈと抵抗Ｌとの有する電気抵抗の値はほぼ等しい。この場合図２０（Ａ）の多結晶シリコン層ＴＰ１全体の電気抵抗は、図１９（Ａ）の多結晶シリコン層ＴＰ１の電気抵抗の約１／２となる。
【００８５】
以上より、本実施の形態のように多結晶シリコン層ＴＰ１に多結晶シリコン追加領域ＴＰ１Ｂを設けることにより、たとえ多結晶シリコン層ＴＰ１Ａにおける不純物濃度（電気抵抗）の値が比較例の多結晶シリコン層ＴＰ１と同じであっても、多結晶シリコン層ＴＰ１全体の電気抵抗を約１／２に低減することができる。したがって、本実施の形態においては、同一層多結晶シリコンＴＰ１Ａにおける不純物イオンの濃度は多結晶シリコン層ＴＰ２〜ＴＰ４と同様に過剰にならないように調整することにより、ＴＦＴのオフ電流の増加を抑制しつつ、多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。すなわち本実施の形態においては、ＴＦＴのオフ電流の増加を抑制しつつ、Ｖｃｃ配線抵抗を低減することによりメモリセルの電気特性をより安定化することができる。したがってＴＦＴを含むメモリセル全体の不良ビットの発生数をより減少させることができる。
【００８６】
また本実施の形態のように多結晶シリコン層ＴＰ１に多結晶シリコン追加領域ＴＰ１Ｂを設けることにより、多結晶シリコン層ＴＰ１における不純物濃度を増加することなく、多結晶シリコン層ＴＰ１全体が収納することが可能な不純物イオンの絶対量を増加することができる。
【００８７】
本実施の形態においては、多結晶シリコン層ＴＰ１の同一層多結晶シリコンＴＰ１Ａに注入された不純物イオンの一部を多結晶シリコン追加領域ＴＰ１Ｂに拡散（移動）させることにより、同一層多結晶シリコンＴＰ１Ａにおける不純物濃度を過剰にすることなく、多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。ＴＦＴのソース領域としての多結晶シリコン層ＴＰ１の同一層多結晶シリコンＴＰ１Ａにおける不純物を低くすることにより、多結晶シリコン層ＴＰ２〜ＴＰ４への不純物イオンの拡散を抑制することができる。この結果、ＴＦＴのオフ電流の増加を抑制することができる。
【００８８】
たとえば図１４に示すように、ＴＦＴのドレイン領域として形成される多結晶シリコン層ＴＰ４と、ソース領域としての多結晶シリコン層ＴＰ１とに同時に不純物イオンを注入することにより、多結晶シリコン層ＴＰ１における不純物濃度が多結晶シリコン層ＴＰ４と同時に同様に制御される。このためたとえば多結晶シリコン層ＴＰ４における不純物濃度が多結晶シリコン層ＴＰ１に比べて非常に高くなるなど、形成されるＴＦＴのオフ電流の増加を誘発する現象をより確実に抑制することができる。
【００８９】
上記の効果を高めるためには同一層多結晶シリコンＴＰ１Ａにおける不純物濃度よりも多結晶シリコン追加領域ＴＰ１Ｂにおける不純物濃度の方が高いことが好ましい。そのためにはたとえば不純物を注入する工程を複数回に分けて行ない、不純物イオンの注入量を微調整することが好ましい。このようにすれば、同一層多結晶シリコンＴＰ１Ａにおける不純物イオンをより効率的に多結晶シリコン追加領域ＴＰ１Ｂに拡散（移動）させることができる。このため多結晶シリコン追加領域ＴＰ１Ｂにおいて多結晶シリコンＴＰ１Ａよりも不純物濃度を高くすることができる。
【００９０】
ただし多結晶シリコン層ＴＰ１Ａおよび多結晶シリコン層ＴＰ２〜ＴＰ４における不純物濃度が過剰に高くならない範囲であれば、多結晶シリコン層ＴＰ１Ａの方が多結晶シリコン層ＴＰ１Ｂよりも不純物濃度が高い構成であってもよいし、多結晶シリコン層ＴＰ１Ｂの一部の領域において、多結晶シリコン層ＴＰ１Ａの一部の領域よりも不純物濃度が低い構成であってもよい。
【００９１】
その他、本実施の形態においてはＶｃｃ配線の電気抵抗を低減することにより、Ｖｃｃ配線が形成される（杭打ちされる）数を減少させることが可能となる。その結果、メモリセル全体および半導体装置全体の平面視における面積をより小さくすることができる。したがってＶｃｃ配線の電気抵抗を低減することにより、半導体装置をより微細化することができる。
【００９２】
さらに本実施の形態においては、多結晶シリコン層ＴＰ１が電源供給配線としての機能と、ＴＦＴのソース配線としての機能とを兼ね備える。このためＴＦＴのソース領域における電気抵抗を低下することにより、ＴＦＴの電気特性をさらに向上することができる。
【００９３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成において異なっている。以下、図２１を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【００９４】
図２１を参照して、本実施の形態においては、多結晶シリコン層ＴＰ１を構成する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最下面よりも下方に位置している。
【００９５】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂと平面視において重なる領域においては下層配線２Ｇが形成されていない。このため、下層配線２Ｇの最下面よりも下方に達する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）は層間絶縁層ＩＩ４を貫通して層間絶縁層ＩＩ３に達する。すなわち多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、層間絶縁層ＩＩ３で覆われている。
【００９６】
図２１に示すＴＦＴが形成される領域の製造方法は、多結晶シリコン追加領域ＴＰ１Ｂの凹部ＴＲを形成する深さについてのみ、実施の形態１と異なっており、他の点については実施の形態１における製造方法と同様である。
【００９７】
図２１に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９８】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００９９】
本実施の形態においては、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂの断面積が大きくなる。このため多結晶シリコン層ＴＰ１全体の断面積がより大きくなることにより、多結晶シリコン層ＴＰ１全体の電気抵抗をより低減することができる。
【０１００】
また本実施の形態においては、多結晶シリコン層ＴＰ１に注入される不純物濃度を増加することなく、多結晶シリコン層ＴＰ１全体が収納することが可能な不純物イオンの絶対量をさらに増加することができる。このことからも、本実施の形態においては実施の形態１よりもさらに多結晶シリコン層ＴＰ１全体の電気抵抗を低減することができる。
【０１０１】
さらに本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、多結晶シリコン追加領域ＴＰ１Ｂの底面近傍とＴＦＴのチャネル領域との距離がより長くなる。このため、たとえば多結晶シリコン追加領域ＴＰ１Ｂの底面近傍に注入される不純物イオンの濃度が非常に高くなるように当該領域への不純物イオンの注入条件を制御することにより、オフ電流の増加を抑えつつ、Ｖｃｃ配線における電気抵抗がさらに低減されたＴＦＴを含む半導体装置がより容易に提供される。
【０１０２】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１０３】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成において異なっている。以下、図２２を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【０１０４】
図２２を参照して、本実施の形態においては、多結晶シリコン層ＴＰ１を構成する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、下層配線２Ｇの最上面よりも下方であり、下層配線２Ｇの最下面よりも上方に位置している。
【０１０５】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂと平面視において重なる領域においては下層配線２Ｇが形成されていない。このため、下層配線２Ｇの最上面よりも下方であり、下層配線２Ｇの最下面よりも上方である深さに達する多結晶シリコン追加領域ＴＰ１Ｂ（を形成する凹部）の底面は、層間絶縁層ＩＩ４で覆われている。
【０１０６】
図２２に示すＴＦＴが形成される領域の製造方法は、多結晶シリコン追加領域ＴＰ１Ｂの凹部ＴＲを形成する深さについてのみ、実施の形態１と異なっており、他の点については実施の形態１における製造方法と同様である。
【０１０７】
図２２に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１０８】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１０９】
本実施の形態においては、実施の形態１と比較して多結晶シリコン追加領域ＴＰ１Ｂが深く形成されるため、実施の形態２と同様に、実施の形態１よりもさらに多結晶シリコン層ＴＰ１全体の電気抵抗をより低減することができる。
【０１１０】
さらに本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂに注入される不純物イオンが下層の配線に影響する現象を抑制することができる。具体的には、たとえば多結晶シリコン追加領域ＴＰ１Ｂにはｐチャネル型ＴＦＴのソース領域としてのｐ型の不純物イオンが注入される。これに対してより下層においては、たとえばｎチャネル型トランジスタが形成される場合、ｎ型の不純物イオンが注入された配線などが形成される。
【０１１１】
このため多結晶シリコン追加領域ＴＰ１Ｂを形成するための凹部ＴＲにｐ型の不純物イオンを注入する際に、注入エネルギが非常に高ければ、不純物イオンが凹部ＴＲの底面を突き抜けて下層のｎ型の不純物イオン注入領域に進入する可能性がある。ｎ型の不純物領域にｐ型の不純物イオンが注入されれば、たとえば実効的な不純物濃度が低下するなど、ｎ型の不純物領域の電気特性に大きく影響を与える可能性がある。たとえば下層配線２Ｇがｎ型不純物を含む多結晶シリコンで形成されている場合、ここへｐ型の不純物が注入されれば、下層配線２Ｇの配線抵抗の上昇を招く。この現象は、特にたとえば実施の形態２のように、多結晶シリコン追加領域ＴＰ１Ｂが非常に深く、層間絶縁層ＩＩ４より下側の層に達する場合に起こりやすくなる。
【０１１２】
そこで本実施の形態のように、実施の形態１よりも多結晶シリコン追加領域ＴＰ１Ｂを深く形成するものの、層間絶縁層ＩＩ４の最下面に達しない程度の（すなわち凹部ＴＲの底面が下層配線２Ｇの最上面よりも下方であり最下面よりも上方に位置する程度の）深さに留める。このようにすれば、たとえば実施の形態２における多結晶シリコン追加領域ＴＰ１Ｂに比べて、多結晶シリコン追加領域ＴＰ１Ｂの底面から下層のｎチャネル不純物領域との距離を長くすることができる。このため本実施の形態においては、たとえば実施の形態２と比較して、上記のように異種の不純物イオンが混入する問題の起こる可能性を低減することができる。
【０１１３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１１４】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、多結晶シリコン層ＴＰ１の構成および電源供給配線の下層の構成において異なっている。以下、図２３を参照して、本実施の形態における、図７中に矩形点線で囲まれた、ＴＦＴが形成される領域の構成について説明する。
【０１１５】
図２３を参照して、本実施の形態においては、下層配線２Ｇおよび層間絶縁層ＩＩ３の上面を覆い、層間絶縁層ＩＩ４の下側に位置する薄膜としてのストッパ膜ＳＰＬをさらに備えている。そして同一層多結晶シリコンＴＰ１Ａから下側へ延びる多結晶シリコン追加領域ＴＰ１Ｂ（凹部ＴＲ）は、ストッパ膜ＳＰＬまで延びるように形成されている。したがって本実施の形態における多結晶シリコン追加領域ＴＰ１Ｂの底面は、実施の形態２における多結晶シリコン追加領域ＴＰ１Ｂの底面よりも上側に、実施の形態１，３における多結晶シリコン追加領域ＴＰ１Ｂの底面よりも下側に形成される。
【０１１６】
ストッパ膜ＳＰＬは、層間絶縁層ＩＩ４に対してエッチングレートが大きく異なる絶縁材料からなることが好ましく、層間絶縁層ＩＩ４がシリコン酸化膜からなる場合には、ストッパ膜ＳＰＬはたとえばシリコン窒化膜からなることが好ましい。
【０１１７】
なお上記図２１〜図２３のいずれについても、図１５と同様に、図７における左側のゲート電極層ＴＤに相当するパターンの図示は省略されている。
【０１１８】
図２３に示す本実施の形態の構成は、図７（図１５）に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図７（図１５）に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１９】
次に図２３に示すＴＦＴが形成される領域の製造方法について、図２４〜図２９を参照しながら説明する。
【０１２０】
図２４を参照して、図９と同様に層間絶縁層ＩＩ３および下層配線２Ｇが形成された後、層間絶縁層ＩＩ３および下層配線２Ｇの上面を覆うように、たとえばＣＶＤ法を用いてシリコン窒化膜からなるストッパ膜ＳＰＬが形成される。
【０１２１】
図２５を参照して、図１０と同様に層間絶縁層ＩＩ４が形成され、その上面がエッチバック、またはＣＭＰによる研磨により平坦化される。
【０１２２】
図２５および図２６を参照して、次にフォトレジストＰＨＲを用いた通常の写真製版技術およびエッチング技術により、図１１と同様に層間絶縁層ＩＩ４の表面に凹部ＴＲが形成される。ここでは凹部ＴＲの底面がストッパ膜ＳＰＬの表面に達するように形成されることが好ましい。ストッパ膜ＳＰＬのエッチングレートが層間絶縁層ＩＩ４のエッチングレートと大きく異なるため、凹部ＴＲを形成するためのエッチングはストッパ膜ＳＰＬに到達したところで止まる。このため凹部ＴＲの深さが層間絶縁層ＩＩ４の表面からストッパ膜ＳＰＬの表面までの距離となるように、高精度に制御することができる。
【０１２３】
図２７を参照して、図１２と同様に薄膜ＴＰが形成され、その後、たとえば通常のイオン注入技術により、当該薄膜ＴＰの内部に不純物イオンが注入される。
【０１２４】
図２８および図２９を参照して、図１３および図１４と同様に多結晶シリコン層ＴＰのパターニングおよび不純物イオンの注入がなされる。その後、図１５と同様にゲート絶縁膜ＧＩおよびゲート電極層ＴＤが形成されることにより、図２３に示す態様のＴＦＴが形成される。
【０１２５】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１２６】
本実施の形態においては、多結晶シリコン追加領域ＴＰ１Ｂの底面はストッパ膜ＳＰＬ上に形成される。このため多結晶シリコン追加領域ＴＰ１Ｂの深さが層間絶縁層ＩＩ４の厚みのみにより決定する。すなわち多結晶シリコン追加領域ＴＰ１Ｂの深さのばらつきを抑制する結果、多結晶シリコン層ＴＰ１の電気抵抗のばらつきを低減することができる。このためメモリセルの電気特性をより安定させることができる。
【０１２７】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１２８】
以上においてはいわゆるＡｄｖａｎｃｅｄ ＳＲＡＭについて説明したが、ＳＲＡＭに限らず、ＴＦＴを有する液晶ディスプレイなどに本発明を適用してもよい。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３０】
本発明は、絶縁膜の表面上に形成される半導体層を有する半導体装置およびその製造方法に、特に有利に適用されうる。
【符号の説明】
【０１３１】
１Ｆ 活性領域、２Ｇ 下層配線、ＢＬ，ＺＢＬ ビット線、ＢＲＬ バリアメタル、Ｃ１，Ｃ２ キャパシタ、ＣＰ キャパシタ電極、ＣＴ コンタクト導電層、ＤＢ データノードコンタクト、ＤＥ 誘電体膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１〜ＩＩ１０，Ｉ１ 層間絶縁層、ＭＣＴ メタルコンタクト導電層、ＭＴＬ メタル配線、ＮＤ ストレージノード、ＰＨＲ フォトレジスト、ＳＣ ストレージノードコンタクト導電層、ＳＩ 分離絶縁層、ＳＰＬ ストッパ膜、ＳＵＢ 半導体基板、Ｔ１，Ｔ２ ドライバトランジスタ、Ｔ３，Ｔ４ 負荷トランジスタ、Ｔ５，Ｔ６ アクセストランジスタ、ＴＤ ゲート電極層、ＴＧ トランジスタ、ＴＮ 絶縁膜、ＴＰ，ＴＰ１、ＴＰ２，ＴＰ３，ＴＰ４ 多結晶シリコン層、ＴＰ１Ａ 同一層多結晶シリコン、ＴＰ１Ｂ 多結晶シリコン追加領域、ＴＲ 凹部、ＷＬ ワード線。
【特許請求の範囲】
【請求項１】
表面を有する絶縁膜と、
前記絶縁膜の前記表面上に形成され、かつチャネル領域と、前記チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層と、
前記ソース領域に電源を供給するための電源供給配線とを備え、
前記絶縁膜の前記表面には凹部が形成されており、
前記電源供給配線は、前記半導体層と同一の層から形成された層を含み、かつ前記絶縁膜の前記表面上に形成された第１の部分と、前記凹部内に形成された第２の部分とを有しており、
前記第２の部分の底面全体が絶縁体で覆われている、半導体装置。
【請求項２】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最上面よりも上方に位置している、請求項１に記載の半導体装置。
【請求項３】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最下面よりも下方に位置している、請求項１に記載の半導体装置。
【請求項４】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最上面よりも下方であり、前記下層配線の最下面よりも上方に配置される、請求項１に記載の半導体装置。
【請求項５】
前記電源供給配線の下層に形成された下層配線と、
前記下層配線の上面を覆い、かつ前記絶縁膜の下側に位置するストッパ膜とをさらに備え、
前記凹部は前記ストッパ膜まで延びるように形成されている、請求項１に記載の半導体装置。
【請求項６】
前記第２の部分は、前記第１の部分の不純物濃度よりも高い不純物濃度を有している、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記凹部の開口幅は、前記半導体層の膜厚の２倍よりも細い、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第１の部分と前記第２の部分との各々の材質は多結晶シリコンを含む、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
表面を有し、かつ前記表面に凹部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記表面上に、チャネル領域と前記チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層を形成するとともに、前記ソース領域に電源を供給するための電源供給配線を形成する工程とを備え、
前記電源供給配線は、前記半導体層と同一の層から形成された部分を含むように、かつ前記絶縁膜の前記表面上に形成された第１の部分と前記凹部内に形成された第２の部分とを有するように、かつ前記第２の部分の底面全体が絶縁体で覆われるように形成される、半導体装置の製造方法。
【請求項１０】
前記半導体層および前記電源供給配線を形成する工程は、前記半導体層および前記電源供給配線に同時に不純物を注入する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記不純物を注入する工程は、複数回に分けて行なわれる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記不純物を注入する工程は、前記電源供給配線の前記第２の部分の不純物濃度が前記第１の部分の不純物濃度よりも高くなるように行なわれる、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１】
表面を有する絶縁膜と、
前記絶縁膜の前記表面上に形成され、かつチャネル領域と、前記チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層と、
前記ソース領域に電源を供給するための電源供給配線とを備え、
前記絶縁膜の前記表面には凹部が形成されており、
前記電源供給配線は、前記半導体層と同一の層から形成された層を含み、かつ前記絶縁膜の前記表面上に形成された第１の部分と、前記凹部内に形成された第２の部分とを有しており、
前記第２の部分の底面全体が絶縁体で覆われている、半導体装置。
【請求項２】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最上面よりも上方に位置している、請求項１に記載の半導体装置。
【請求項３】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最下面よりも下方に位置している、請求項１に記載の半導体装置。
【請求項４】
前記電源供給配線の下層に形成された下層配線をさらに備え、
前記第２の部分の前記底面は、前記下層配線の最上面よりも下方であり、前記下層配線の最下面よりも上方に配置される、請求項１に記載の半導体装置。
【請求項５】
前記電源供給配線の下層に形成された下層配線と、
前記下層配線の上面を覆い、かつ前記絶縁膜の下側に位置するストッパ膜とをさらに備え、
前記凹部は前記ストッパ膜まで延びるように形成されている、請求項１に記載の半導体装置。
【請求項６】
前記第２の部分は、前記第１の部分の不純物濃度よりも高い不純物濃度を有している、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記凹部の開口幅は、前記半導体層の膜厚の２倍よりも細い、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第１の部分と前記第２の部分との各々の材質は多結晶シリコンを含む、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
表面を有し、かつ前記表面に凹部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記表面上に、チャネル領域と前記チャネル領域を挟む１対のソース／ドレイン領域とを含む半導体層を形成するとともに、前記ソース領域に電源を供給するための電源供給配線を形成する工程とを備え、
前記電源供給配線は、前記半導体層と同一の層から形成された部分を含むように、かつ前記絶縁膜の前記表面上に形成された第１の部分と前記凹部内に形成された第２の部分とを有するように、かつ前記第２の部分の底面全体が絶縁体で覆われるように形成される、半導体装置の製造方法。
【請求項１０】
前記半導体層および前記電源供給配線を形成する工程は、前記半導体層および前記電源供給配線に同時に不純物を注入する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記不純物を注入する工程は、複数回に分けて行なわれる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記不純物を注入する工程は、前記電源供給配線の前記第２の部分の不純物濃度が前記第１の部分の不純物濃度よりも高くなるように行なわれる、請求項１０または１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−２５３２３５（Ｐ２０１２−２５３２３５Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５５０２（Ｐ２０１１−１２５５０２）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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