【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリクス型の電
気泳動表示装置を提供することを課題とする。
【解決手段】複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し
、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを
特徴とした表示装置において、前記画素電極への映像信号の再書き込み動作を、画素に表
示する映像が変化する場合に行うことにより、書き込み回数を低減する。 （もっと読む）

【課題】活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタＴＧに挟まれる領域に形成される、第１のトランジスタＴＧと第１のトランジスタＴＧよりも上側の層とを電気的に接続するための第１の接続層ＣＴと、ゲート接続領域上に形成される第２のトランジスタＴＧと、第２のトランジスタＴＧよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層ＣＴには第１の導電部ＰＰ１ａと第２の導電部ＰＰ２ａとを含み、第２の接続層ＳＮＣには第３の導電部ＰＰ２ｂを含む。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】酸化物半導体膜をチャネル形成領域に用いたトランジスタにおいて、短チャネル効果による電気特性の変動を抑制し、微細化した半導体装置を提供する。また、オン電流を向上させた半導体装置を提供する。
【解決手段】非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置において、第２の酸化物半導体領域には、窒素、リン、又は砒素など１５族元素のいずれか一以上の元素が添加されている。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】ノードコンタクト構造体を有する半導体素子と、その製造方法を提供する。
【解決手段】半導体基板の上に形成されソース／ドレイン領域を有するバルクモストランジスタを備える。該バルクモストランジスタ上に層間絶縁膜が形成され、該層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタが形成される。該バルクモストランジスタのソース／ドレイン領域上に半導体プラグが形成され、該半導体プラグは該層間絶縁膜の少なくとも一部を介して延長される。該薄膜トランジスタのソース／ドレイン領域及び該半導体プラグは金属プラグと接触し、該金属プラグは該層間絶縁膜の少なくとも一部を介して延長される。該半導体プラグ及び該金属プラグは多層のプラグを構成する。 （もっと読む）

【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。
【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。
【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。 （もっと読む）

【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】バリッドビットにおける無効化処理において、電源投入時に無効化処理を行うことができる半導体記憶装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）