ゲート型横型サイリスタベースランダムアクセスメモリ（ＧＬＴＲＡＭ）セルを製造するための方法
【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は一般的には半導体メモリデバイスに関する。より特定的には本発明の実施形態は、ゲート型横型サイリスタベースランダムアクセスメモリ（ＧＬＴＲＡＭ）メモリセル構造、当該ＧＬＴＲＡＭメモリセルが実装されたメモリデバイス、及びその製造方法に関する。
【背景技術】
【０００２】
集積回路メモリとしてスタティックランダムアクセスメモリ（ＳＲＡＭ）がある。多くのＳＲＡＭセル構造は６トランジスタ又は８トランジスタメモリセルを利用している。ＳＲＡＭセルの多くの実装において用いられているそのような６トランジスタ及び８トランジスタメモリセルに伴う大きな配置面積は、高密度ＳＲＡＭデバイスの設計を制限してきた。
【０００３】
これらの欠点に鑑み、標準的なメモリセルに比べて単純な配置及び小さな配置面積を有するサイリスタベースのメモリセルを構築することが試みられてきている。サイリスタは、ＰＮＰＮ構成に配列されるＰ型アノード領域、Ｎ型ベース領域、ゲート電極に結合されるＰ型ベース領域、及びＮ型カソード領域を含む４層構造からなる双安定な３端子デバイスである。ＰＮ接合はＰ型アノード領域とＮ型ベース領域の間、Ｎ型ベース領域とＰ型ベース領域の間、そしてＰ型ベース領域とＮ型カソード領域の間に形成される。接点はＰ型アノード領域、Ｎ型カソード領域及びＰ型ベース領域に作製される。
【０００４】
ネマチ及びプラマー(F. Nemati and J. D. Plummer)は、アクセストランジスタ及びゲートアシストの垂直ＰＮＰＮサイリスタを含み垂直サイリスタがゲート強化スイッチングモードで動作する２デバイスサイリスタベースＳＲＡＭ（Ｔ−ＲＡＭ）セルを開示している。ネマチ及びプラマー、高速、低電圧、ギガスケールメモリのための新規なサイリスタベースのＳＲＡＭセル（Ｔ−ＲＡＭ）、集積化システムセンター、スタンフォード大学、スタンフォード、カリフォルニア、１９９９(F. Nemati and J.D. Plummer, A Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed, Low- Voltage, Giga-scale Memories, Center for Integrated Systems, Stanford University, Stanford, CA., 1999)を参照。Ｔ−ＲＡＭの性能は垂直サイリスタのターンオフ特性に依存する。ターンオフ特性はＰＮＰＮサイリスタのＰ型ベース領域内における蓄えられたチャージ及びキャリア遷移時間に依存する。「０」書き込み動作に対してサイリスタを逆バイアスすると共に、垂直サイリスタのターンオフ切り換えが蓄えられたチャージを放電するのを支援するためのゲート電極を用いることによって、垂直サイリスタのためのターンオフ特性はミリ秒からナノ秒へと改善される。
【０００５】
図１はＴ−ＲＡＭセル１１０を含む従来のサイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルのアレイを示す回路図１００である。
【０００６】
図１に示されるように、Ｔ−ＲＡＭセル１１０は、ワード線１２０，１３０、共通ビット線１５０、ＮＭＯＳアクセストランジスタ１７０と直列の薄い容量性結合サイリスタ(Thin Capacitively-Coupled Thyristor)（ＴＣＣＴ）デバイス１６０からなる。ＴＣＣＴデバイス１６０は、サイリスタ１６２とサイリスタ１６２のゲートに結合されるキャパシタ１６５とを備えた能動記憶素子を提供する。ＮＭＯＳアクセストランジスタ１７０はＴＣＣＴデバイス１６０のカソードノード１４６と共通ビット線１５０との間に結合される。ＴＣＣＴデバイス１６０のアノードノード１４８は正のバイアスで固定される。ＴＣＣＴデバイス１６０は双安定電流対電圧（Ｉ−Ｖ）特性を示す。双安定電流対電圧特性は論理「１」状態と論理「０」状態の間での広い読み出しマージンをもたらし、何故ならば両状態の間のオン／オフ電流比が１×１０５よりも大きいからである。ネマチ等(F. Nemati et al.)を参照。論理「１」データ状態にあっては、ＴＣＣＴデバイス１６０は大電流をもたらす順方向ダイオードモードにあるので、双安定電流対電圧特性は良好な読み出し電流をもたらす。論理「１」をＴ−ＲＡＭセル１１０内に記憶させるために、スタンバイ又は保持電流よりも大きな一定電流がＴＣＣＴデバイス１６０及びＮＭＯＳアクセストランジスタ１７０に与えられる。メモリセルの各々からの電流は共通ビット線１５０を介して集められる。読み出し動作の間、共通ビット線１５０の電圧レベルは所定レベル（例えば接地又は（Ｖｄｄ）の半分）で維持されなければならない。もし共通ビット線１５０に接続されたメモリセルの各々から電流が流れると、共通ビット線１５０の電圧レベルが変動することになる。共通ビット線１５０の電圧レベルは選択されたセルの他、非選択のセルからの漏れ電流の量によっても変化させられるので、これにより読み出し動作の障害となる（「読み出し障害(read disturbance)」とも称される）。
【０００７】
図２はＴＣＣＴ−ＤＲＡＭセル２１０，２７０を含む従来の薄い容量性結合サイリスタ（ＴＣＣＴ）−ＤＲＡＭセルのアレイを示す回路図２００である。通常ＭＯＳＦＥＴデバイス及びキャパシタを含む従来のＤＲＡＭセルと対照的に、ＴＣＣＴ−ＤＲＡＭセル２１０は、単一のＴＣＣＴデバイス２６０と、書き込みイネーブル線２３０、ワード線２４０及びビット線２５０を含む３制御線とから構成される。特に、ＴＣＣＴ−ＤＲＡＭセル２１０はアクセストランジスタを必要としない。ＴＣＣＴデバイス２６０はサイリスタ２６２から構成され、サイリスタ２６２は、ビット線２５０に接続されるアノードノード２４８と、ワード線２４０に接続されるカソードノード２４６と、書き込みイネーブル線２３０として機能するゲート線にサイリスタ２６２のＰベース領域（図示せず）の上方で直接的に接続されるゲートキャパシタ２６５とを含む。ＴＣＣＴ−ＤＲＡＭセル２１０は、スタンバイモード、論理「１」書き込み動作、論理「０」書き込み動作、及び読み出し動作を含む基本書き込み／読み出し動作を用いて動作させられる。
【０００８】
スタンバイモードにおいては、ビット線２５０及びワード線２４０は両方ともＶｄｄであり、記憶されたデータはサイリスタのＰベース領域のチャージ状態によって維持される。ＴＣＣＴ−ＤＲＡＭ内のワード線２４０は、書き込みイネーブル線２３０に沿って接続されたＴＣＣＴセルをアクティブにする。論理「１」書き込み動作の間、ワード線２４０が接地レベルに保持される一方でビット線２５０に印加される電圧は高に保持され、書き込みイネーブル線２３０がパルスされてＴＣＣＴデバイス２６０がラッチするようにトリガーされる。「０」書き込み動作に対するバイアススキームは、ビット線２５０に印加される電圧が低に保持されて書き込みイネーブル線２３０のパルシングがＴＣＣＴデバイス２６０をブロッキング状態に切り換えることを除いては、「１」書き込み動作と同じである。読み出し動作の間、ワード線２４０は低に保持され、ビット線２５０の電圧又は電流における変化がセンス増幅器へ読み込まれる。
【０００９】
「０」書き込み動作の後に生じるスタンバイモード即ち「保持期間」の間、サイリスタのＰベース領域（図示せず）は負にチャージされ、アノードノード２４８からカソードノード２４６へ流れる逆漏れ電流に起因して、Ｐベース領域の電位は徐々に増大する。この漏れ電流のせいで、ＴＣＣＴ−ＤＲＡＭセル２１０のチャージ状態をリセットするために、ＴＣＣＴ−ＤＲＡＭセル２１０は動作中に周期的にリフレッシュされねばならない。リフレッシュ動作は、記憶されている値をＴＣＣＴ−ＤＲＡＭセル２１０から読み出すことと、記憶されている値を次いでＴＣＣＴ−ＤＲＡＭセル２１０へ記憶し直すこととを伴う。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、小さなメモリセルサイズ及び速い動作速度を有するメモリデバイス及びメモリセル構造並びに当該メモリデバイス及びメモリセル構造を製造するための方法に対する必要性がある。また、当該メモリデバイス及びメモリセル構造が周期的なリフレッシュ動作を実行する必要性を排除し得るとすれば、それも望ましいであろう。更に、当該メモリデバイス及びメモリセル構造が、読み出し動作中に生じ得る読み出し障害のような問題を低減し及び／又は排除し得るとすれば、それも望ましいであろう。
【課題を解決するための手段】
【００１１】
１つの実施形態によると、メモリデバイスを製造するための方法が提供される。半導体層内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域を含む半導体層が設けられる。第１のゲート構造は第１のウエル領域上に、第２のゲート構造は第２のウエル領域上に、第３のゲート構造は第３のウエル領域上で且つ第２のゲート構造と一体であり、第４のゲート構造は第４のウエル領域上に配置される。第１のゲート構造の第１の側壁及び第２乃至第４のゲート構造の側壁に隣接して側壁スペーサが形成され、また第１のウエル領域の部分及び第１のゲート構造の部分上に絶縁スペーサブロックが形成される。絶縁スペーサブロックは第１のゲート構造の第２の側壁に隣接する。第１のゲート構造に隣接して第１のソース領域が形成され、第１及び第２のゲート構造の間に共通ドレイン／カソード領域が形成され、第３のゲート構造に隣接して第２のソース領域が形成され、第３及び第４のゲート構造の間に共通ドレイン／ソース領域が形成され、第４のゲート構造に隣接してドレイン領域が形成される。第１のゲート構造に隣接する絶縁スペーサブロックの下で第１のウエル領域内に延在する第１のベース領域が形成され、第１のベース領域に隣接する第１のウエル領域内に延在するアノード領域が第１のウエル領域内に形成される。
【００１２】
本発明の更に完全な理解は、詳細な説明及び特許請求の範囲を以下の図面と併せて考慮して参照することによってもたらされるであろう。
【図面の簡単な説明】
【００１３】
【図１】従来のサイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルのアレイを示す回路図。
【図２】従来の薄い容量性結合サイリスタ（ＴＣＣＴ）−ＤＲＡＭセルのアレイを示す回路図。
【図３】本発明の実施形態で用いることができるメモリシステムの回路図。
【図４】本発明の実施形態に従うメモリセルを示す回路図。
【図５】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１）。
【図６】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その１）。
【図７】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その２）。
【図８】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その３）。
【図９】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その２）。
【図１０】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その４）。
【図１１】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その５）。
【図１２】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その３）。
【図１３】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その６）。
【図１４】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その７）。
【図１５】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その４）。
【図１６】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その８）。
【図１７】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その９）。
【図１８】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１０）。
【図１９】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１１）。
【図２０】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１２）。
【図２１】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１３）。
【図２２】本発明の種々の実施形態に従う図４のメモリセル及びその製造のための方法ステップを示す上面図。
【図２３】本発明の実施形態に従い図４のメモリセルの動作中に制御線に印加される電圧を示すタイミング図。
【図２４】本発明の他の実施形態に従うメモリセルを示す回路図。
【図２５】本発明の他の実施形態に従う図２４のメモリセル及びその製造のための方法ステップを示す上面図。
【図２６】本発明の実施形態に従い図２４のメモリセルの動作中に制御線に印加される電圧を示すタイミング図。
【発明を実施するための形態】
【００１４】
以下の詳細な説明は本来的に単に例示的なものであり、本発明又は本発明の応用及び使用を限定することは意図されていない。「例示的」という語は、「例、実例、又は例証としての役目をする」という意味でここに使用される。ここに「例示的」なものとして説明されるいかなる実施形態も、他の実施形態よりも望ましい又は有利であるものと解釈される必要はない。以下に説明される全ての実施又は実装は、当業者が本発明をつくり又は使用することを可能にするために提供される例示的な実施又は実装であり、特許請求の範囲によって画定される本発明の範囲を限定することを意図したものではない。また、前述した技術分野、背景技術、簡単な概要又は以下の詳細な説明によって示されるいかなる表現され又は暗示される理論によっても制約されることは意図されていない。
【００１５】
簡潔のため、トランジスタの設計及び製造、メモリデバイスの制御、メモリセルプログラミング、メモリセルイレージング、並びにデバイス及びシステムの他の機能的側面（並びにデバイス及びシステムの個別動作要素）に関連する標準的な技術については、ここでは詳しくは説明しないことがある。また、ここに含まれる種々の図面に示される接続線は、種々の要素間での例示的な機能関係及び／又は物理的接続を提示することが意図されている。本発明の実施形態においては、多くの代替的又は追加的な機能関係又は物理的接続があり得ることに留意されたい。
【００１６】
以下の説明は互いに「接続され(connected)」又は「結合され(coupled)」ている要素、ノード又は形(elements or nodes or features)を参照する。明示的に別段の定めがない限り、ここに用いられる「接続され」は、１つの要素、ノード又は形が他の要素、ノード又は形と直接的につながっている(joined to)（又は直接的に通信する）ことを意味する。同様に、明示的に別段の定めがない限り、ここに用いられる「結合され」は、１つの要素、ノード又は形が他の要素、ノード又は形と直接的又は間接的につながっている（又は直接的若しくは間接的に通信する）ことを意味する。
【００１７】
明細書及び特許請求の範囲において、「第１の」、「第２の」、「第３の」、「第４の」の表現等の序数がもしあれば、これらは同様の要素を区別するために用いられていてよく、必ずしも特定の逐次的又は経時的な順序を表していなくてよい。そのように用いられる表現は交換可能であることが理解されるべきである。適切な状況下で、ここに説明される本発明の実施形態は、ここに示されあるいは説明される以外の順序で製造又は動作が可能である。
【００１８】
更に、「備える(comprise)」、「含む(include)」、「有する(have)」の語及びそれらの任意の変形は非排他的な包含に及ぶことが意図されており、要素の羅列を備える処理、方法、物品、又は装置は、必ずしもそれら要素に限定されずに、明示的には羅列されておらず又は当該処理、方法、物品、若しくは装置に特有な他の要素を含んでよい。
【００１９】
図３は本発明の実施形態で使用可能なメモリシステム３４０のブロック図である。メモリシステム３４０は例示的な実施形態の単純化された提示であり、実際のシステム３４０は図３には図示されていない標準的な要素、論理、構成部品、及び機能をも含んでいてよい。メモリシステム３４０は、「１」書き込み、「１」読み出し、「０」書き込み、及び「０」読み出しを含む動作をメモリアレイ３４２に関して実行することができる。
【００２０】
メモリシステム３４０はメモリアレイ３４２を含み、メモリアレイ３４２は、ワード線及びビット線が通常通りそれぞれ行及び列へ配列される複数のメモリセルと、行及び列デコーダ３４４，３４８と、センス増幅器回路３４６とを備えている。各メモリセルは行アドレス及び列アドレスで指定される。特定のメモリセルに対して、特定のビット線で維持されている信号（論理「０」又は論理「１」を示す）が記憶素子へ書き込まれ又は記憶素子から読み出されるのを可能にし又は阻止することによって、特定のワード線はその特定の記憶素子へのアクセスを制御する。このように、各メモリセルは１ビットのデータを論理「０」又は論理「１」として記憶することができる。
【００２１】
メモリアレイ３４２のビット線はセンス増幅器回路３４６に接続されていてよく、一方そのワード線は行デコーダ３４４に接続されていてよい。アドレス及び制御信号はアドレス／制御線３６１によってメモリシステム３４０へ入力される。アドレス／制御線３６１は列デコーダ３４８、センス増幅器回路３４６及び行デコーダ３４４に接続されている。アドレス／制御線３６１は、とりわけメモリアレイ３４２への書き込み及び読み出しアクセスを得るために用いられる。
【００２２】
列デコーダ３４８はセンス増幅器回路３４６に列選択線３６２上の制御及び列選択信号を介して接続される。センス増幅器回路３４６はメモリアレイ３４２用の入力信号を受け取り、メモリアレイ３４２から読み出されたデータを入力／出力（Ｉ／Ｏ）データ線３６３経由で出力する。データはワード線をアクティブにする（行デコーダ３４４を介して）ことによってメモリアレイ３４２のセルから読み出され、そのワード線はそのワード線に対応するすべてのメモリセルをそれぞれのビット線３６０に結合しており、ビット線３６０はアレイの列を決定している。１つ以上のビット線が同様にアクティブにされる。特定のワード線及び複数のビット線がアクティブにされて単一ビット又は複数ビットが選択されると、ビット線に接続されるセンス増幅器回路３４６は、アクティブにされたビット線と参照線の間の電位差を測定することによって、選択されたビットのデータを検出しそして増幅する。
【００２３】
図４は本発明の実施形態に従うメモリセル４１０を示す回路図である。図４では単一のメモリセル４１０が示されているが、実用的な実装においてメモリセル４１０は集積回路内で相互接続される多数のメモリセルの１つであってよいことが当業者によって理解されるであろう。当業者であれば、メモリセル４１０は数千以上のそのようなメモリセルを含んでいてよいメモリセルアレイ内に実装され得ることを理解するであろう。１つの実施形態においては、図３に示されるメモリシステム３４０のメモリアレイ３４２内のメモリセルの１つとして、メモリセル４１０が実装されてよい。
【００２４】
メモリセル４１０はゲート型横型サイリスタ(gated lateral thyristor)（ＧＬＴ）デバイス４６０、書き込みアクセストランジスタ４７０、読み出しアクセストランジスタ４８０及び検出トランジスタ(sensing transistor)４９０を備えている。ワード線４２０、書き込みイネーブル線４３０、供給線４３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線がメモリセル４１０を動作させるのに用いられる。１つの実施形態では、ワード線４２０は多結晶シリコンからなり、書き込みイネーブル線４３０及び供給線４３２は各々第１の金属層からなり、書き込みビット線４５２及び読み出しビット線４５４は各々第２の金属層からなる。
【００２５】
１つの実装においては、トランジスタ４７０，４８０，４９０の各々はＭＯＳＦＥＴであり従ってソース電極、ドレイン電極、及びゲート電極を含む。「ＭＯＳＦＥＴ」という用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板（シリコンであるか他の半導体材質であるかにかかわらず）上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の導電性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられるであろう。ＭＯＳＦＥＴトランジスタは実装に応じてＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴのいずれかであってよい。図４においては、書き込みアクセストランジスタ４７０は、ソース電極４７２と、ドレイン電極４７４と、ワード線４２０に結合されるゲート電極４７５とを含む。読み出しアクセストランジスタ４８０はソース電極４８２とドレイン電極４８４とゲート電極４８５とを含む。検出トランジスタ４９０はソース電極４９２とドレイン電極４９４とゲート電極４９５とを含む。
【００２６】
図４においてゲート型横型サイリスタ（ＧＬＴ）デバイスは符号４６０で示されている。ＧＬＴデバイス４６０はサイリスタ４６２（直列の２つのダイオードとして示される）と例えば図２０に示されるようにサイリスタ４６２に接続される金属酸化物シリコン（ＭＯＳ）キャパシタとを備えていることが理解されよう。一般にサイリスタは双安定な３端子デバイスであり、ゲート電極４６５とカソード領域４６４とアノード領域４６６とカソード領域４６４及びアノード領域４６６の間に配置される一対のベース領域（図示せず）とを備えている。アノード領域４６６に対してアノード端子を、カソード領域４６４に対してカソード端子を、そしてゲート電極４６５に対してゲート端子を設けるために複数の接点(contacts)が作られている。アノード領域４６６とベース領域の１つとの間、一対のベース領域の間、及びベース領域の他の１つとカソード領域４６４との間にはＰＮ又はＮＰ接合が形成されている。ＧＬＴデバイス４６０においては、ＭＯＳキャパシタ（図示せず）はサイリスタ４６２のベース領域（図示せず）の１つに接続される。
【００２７】
図５〜２０に関して以下に説明されることになるメモリセル４１０の１つの例示的な実施形態においては、トランジスタ４７０，４８０，４９０はＮＭＯＳＦＥＴであり、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるＰＮＰＮサイリスタ４６２を備えている。図２０に示されるように、ＰＮＰＮサイリスタ４６２は、ＰＮＰＮ構造に配列されるゲート電極４６５（ＭＯＳキャパシタの一方の電極として機能する）とＰ型アノード領域４６６とＮ型ベース領域４６８とＰ型ベース領域４６３とＮ型カソード領域４６４とを含み、Ｎ型及びＰ型ベース領域４６８，４６３はＰ型アノード領域４６６とＮ型カソード領域４６４の間で横方向に(latetally)配置されている。上述したように、Ｐ型アノード領域４６６に対して、Ｎ型カソード領域４６４に対して、及びゲート電極４６５に対して接点が作られる。ＰＮ接合がＰ型アノード領域４６６とＮ型ベース領域４６８の間に形成され、別のＰＮ接合がＮ型ベース領域４６８とＰ型ベース領域４６３の間に形成され、そして更に別のＰＮ接合がＰ型ベース領域４６３とＮ型カソード領域４６４の間に形成される。ＧＬＴデバイス４６０のＭＯＳキャパシタは、ゲート電極４６５と、Ｐ型ベース領域と、ゲート電極４６５及びＰ型ベース領域の間に配置されるゲート絶縁層とを含む。ゲート絶縁層はキャパシタ誘電体として機能する。Ｎ型ベース領域とＰ型ベース領域は互いに隣接している。ＭＯＳキャパシタはサイリスタのＰ型領域に接続される。代替的な例示的実施形態においては、トランジスタ４７０，４８０，４９０はＰＭＯＳＦＥＴであり、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるサイリスタを備えており、そこではサイリスタはＮＰＮＰ構造に配列され、ＭＯＳキャパシタはＮベースに接続される。
【００２８】
図４は種々のノード４４１，４４２，４４３，４４４，４４５，４４６，４４８，４４９を示しており、これらはメモリセル４１０を構成している異なるデバイス４６０，４７０，４８０，４９０及び種々の制御線４２０，４３０，４３２，４５２，４５４の間での電気的及び／又は物理的結合を説明している。これら種々のノードは、メモリセル４１０を構成している異なるデバイス４６０，４７０，４８０，４９０及び種々の制御線４２０，４３０，４３２，４５２，４５４が互いに直接的に接続されることを必ずしも暗示しておらず、幾つかの実施形態では、特定のデバイスと所定のノードの間に付加的な介在デバイス（図示せず）が存在してよい。
【００２９】
ＧＬＴデバイス４６０のカソードノード４６４は、書き込みアクセストランジスタ４７０のドレイン電極４７４及び検出トランジスタ４９０のゲート電極４９５にノード４４４にて結合される。ＧＬＴデバイス４６０のゲート電極４６５はノード４４６にて書き込みイネーブル線４３０に結合され、ＧＬＴデバイス４６０のアノードノード４６６はノード４４８にて供給線４３２に結合される。
【００３０】
検出トランジスタ４９０はノード４４９にて供給線４３２に結合され、またノード４４４にて書き込みアクセストランジスタ４７０のドレイン電極４７４及びＧＬＴデバイス４６０のカソード電極４６４に結合される。検出トランジスタ４９０のソース電極４９２はノード４４５にて読み出しアクセストランジスタ４８０のドレイン電極４８４に結合される。検出トランジスタ４９０はノード４４４での電圧を検出する。例えば、ＧＬＴデバイス４６０が論理「１」を記憶している場合、ノード４４４での電圧レベルは「高」（例えば０．５ボルトより高い）で検出トランジスタ４９０をオンにするのに十分な値になり、検出トランジスタ４９０は読み出しビット線４５４での電圧変化を生じさせることになる。ＧＬＴデバイス４６０が論理「０」を記憶している場合には、ノード４４４での電圧は概ね０．０ボルトになり検出トランジスタ４９０はオフのままとなるから、検出トランジスタ４９０は読み出しビット線４５４での電圧変化を生じさせない。
【００３１】
図４の回路図においては、書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０はワード線４２０に結合されているように示されており、読み出しアクセストランジスタ４８０のゲート電極４８５はノード４４３にて書き込みアクセストランジスタ４７０のゲート電極４７５と結合されているように示されている。ゲート電極４７５，４８５はノード４４３にて結合されているように示されているが、ゲート電極４７５，４８５は実際にはワード線４２０の部分部分であり多結晶シリコン等の導電性材質の共通層から形成されることが当業者によって理解されるであろう。
【００３２】
図４に示される実施形態において、書き込みアクセストランジスタ４７０のソース電極４７２はノード４４１にて書き込みビット線４５２に結合され、読み出しアクセストランジスタ４８０のソース電極４８２はノード４４２にて読み出しビット線４５４に結合され、検出トランジスタ４９０のドレイン電極４９４はノード４４９にて供給線４３２に結合される。書き込みアクセストランジスタ４７０は、書き込みビット線４５２がスタンバイモードにないときにのみスイッチングすることによって、書き込みビット線４５２を介する書き込み動作の間の書き込みアクセスを制御する。スタンバイモードは書き込み及び読み出し動作の間の保持状態を参照し、保持状態の間はワード線４２０は保持電圧にある。読み出しアクセストランジスタ４８０は読み出しビット線４５４を介する読み出し動作の間の読み出しアクセスを制御する。別々の書き込み及び読み出しビット線４５２，４５４を個々の書き込みアクセストランジスタ４７０及び個々の読み出しアクセストランジスタ４８０と共に設けることによって、読み出し及び書き込み経路が互いに分離されるので、読み出し及び書き込み動作は互いに完全に孤立したものとなり、上述した読み出し障害問題が解消される。メモリセル４１０の動作は、メモリセル４１０を製造するのに用いられる方法ステップの説明に続く図２３を参照して後で更に詳細に説明される。
【００３３】
図５〜２２は本発明の種々の実施形態に従うメモリセル４１０及びその製造のための方法ステップを示している。特に、図６，９，１２，１５，２２はメモリセル４１０の上面図及びその製造のための方法ステップを示しており、図５，７，８，１０，１１，１３，１４，及び１６〜２１はメモリセル４１０の横断面図及びその製造のための方法ステップを示している。図６，９，１２，１５，２２に示される平面図は上部及び下部切断線を含む。図７，１１，１３，１６，１８，及び２０は上部切断線に沿ったメモリセル４１０の横断面図を示し、図８，１０，１４，１７，１９，及び２１は下部切断線に沿ったメモリセル４１０の横断面図を示している。
【００３４】
以下に説明される例示的な実施形態において、例示的なメモリセル４１０はＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ４７０，４８０，４９０とＧＬＴデバイス４６０とを備えており、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるＰＮＰＮサイリスタを備えている。しかし、以下に説明されるように、同様の方法ステップが、３つのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタと、ＭＯＳキャパシタに結合されるＮＰＮＰサイリスタを含むＧＬＴデバイスとを備えた他のメモリセルを製造するために用いられてよい。
【００３５】
メモリセル、ＭＯＳトランジスタ及びサイリスタの製造における種々のステップは周知であるから、簡潔にするために、多くの標準的なステップは周知の処理の詳細を提供することなしにここでは簡単に述べられるかあるいは完全に省略されるであろう。前述したように、ここで用いられるような「ＭＯＳトランジスタ」という用語は、非限定的に解釈されるべきであり、半導体基板上のゲート絶縁体上に位置する導体ゲート電極を含む任意の半導体デバイスを参照する。
【００３６】
メモリセル４１０の製造における初期ステップは標準的であるから、初期ステップそれら自体は図示されておらず詳細には説明しない。その内部又は上にメモリセル４１０が製造されることになる半導体構造又は基板４０１を提供することから製造が開始される。半導体基板４０１はバルク半導体材料又は絶縁体上半導体(semiconductor-on-insulator)（ＳＯＩ）のいずれかであってよい。図５に示される本発明の実施形態によると、半導体基板４０１は（ＳＯＩ）構造４０１として示されており、（ＳＯＩ）構造４０１は、キャリアウエハ又は基板４０２によって支持される埋め込み酸化物絶縁層４０４の上又は上方に配置される少なくとも１つの半導体材料の薄い層４０６を備えており、埋め込み酸化物絶縁層４０４はキャリアウエハ４０２と半導体層４０６の間に配置される。半導体分野の当業者であれば、半導体層４０６がシリコン層、ゲルマニウム層、ガリウムヒ素層、又は他の半導体材料であってよいことを理解するであろう。１つの実施形態においては、半導体層４０６は埋め込み酸化物絶縁層４０４上のシリコンの薄い単結晶層を備えている。シリコンの薄い単結晶層は（１００）表面結晶方位を有するシリコン基板であってよい。その薄いシリコン層は望ましくは少なくとも概ね１乃至３５オーム／スクエアの抵抗率を有する。ここで用いられるような「シリコン層」という用語は、半導体工業で典型的に用いられる比較的純粋なシリコン材料又は軽く不純物ドープされた単結晶シリコン材料の他、実質的に単結晶半導体材料を形成するために少量の他の元素、例えばゲルマニウム、炭素等や不純物ドーパント元素、例えばホウ素、リン、及びヒ素が添加されたシリコンを包含するものとして用いられるであろう。１つの実施形態においては、埋め込み酸化物絶縁層４０４は例えば二酸化シリコン層であってよく、望ましくは約４０〜２００ｎｍの厚みを有している。
【００３７】
半導体層４０６は、形成されるべきＧＬＴデバイス４６０及びＭＯＳトランジスタ４７０，４８０，４９０の伝導性タイプに応じて、Ｎ型伝導率決定不純物又はＰ型伝導率決定不純物のいずれかで不純物ドープされてよい。ＮＭＯＳ実施形態においては、半導体層４０６内にＰウエル領域４６３，４７１，４８６，４９３を生成するために、半導体層４０６はＰ型伝導率決定不純物をドープされる。不純物ドーピングは例えば、ホウ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。代替的には、ＰＭＯＳ実施形態においては、半導体層４０６内にＮウエル領域（図示せず）を生成するために、半導体層４０６はＮ型伝導率決定不純物をドープされてよい。不純物ドーピングは例えば、リン及びヒ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００３８】
Ｐウエル領域４６３，４７１，４８６，４９３が形成された時点で、隣接するメモリセルの間の誘電体隔離領域（図示せず）の形成のために半導体層４０６に溝がエッチングされてよい。例えばメモリセル４１０は、誘電体隔離領域（図示せず）、望ましくは浅溝隔離(shallow trench isolation)（ＳＴＩ）領域によって他のメモリセル（図示せず）から電気的に隔離されてよい。ＳＴＩを形成するために用いられ得る多くの処理が周知であるから、ここでは詳細には説明する必要はないであろう。一般にＳＴＩは、半導体層４０６にエッチングされた浅溝であって絶縁体材料で実質的に充填される浅溝を含む。酸化物等の絶縁体材料で溝が充填された後、表面は通常通り例えば化学的機械的平坦化(chemical mechanical planarization)（ＣＭＰ）によって平坦化される。
【００３９】
図６〜８に示されるように、ゲート絶縁体材料の層４０８が半導体層４０６上に形成され、ゲート電極４６５，４７５，４８５，４９５がゲート絶縁体材料の層４０８及びそれぞれ不純物ドープＰウエル領域４６３，４７１，４８６，４９３を覆うように形成される。ゲート絶縁体材料の層４０８は熱的に成長させられた二酸化シリコンの層であってよく、代替的には堆積させられた絶縁体、例えばシリコン酸化物、シリコン窒化物、又は二酸化シリコンに比べて高い誘電率（κ）を有する高誘電率（κ）絶縁体材料であってよい。「高κ」材料の例としてはは、限定はされないがハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）等を含む、ハフニウム及びジルコニウムのケイ酸塩並びにこれらの酸化物が挙げられる。堆積する絶縁体は例えば、化学的気相堆積（ＣＶＤ）、低圧化学的気相堆積（ＬＰＣＶＤ）、プラズマ強化化学的気相堆積（ＰＥＣＶＤ）又は原子層堆積（ＡＬＤ）によって堆積させられてよい。ゲート絶縁体層４０８は望ましくは約１〜１０ｎｍの厚みを有しているが、実際の厚みは実装されつつある回路に基いて決定されてよい。
【００４０】
望ましくは、ゲート絶縁体材料の層４０８を覆うゲート形成材料の層（図示せず）を堆積させ、次いでゲート形成材料の層をパターニング及びエッチングして（下層としてのゲート絶縁体材料４０８も）ゲート絶縁体材料４０８の残っている部分上にゲート形成材料のストリップ４２０，４２１，４２２を図６に示されるように形成することによって、ゲート電極４６５，４７５，４８５，４９５が形成される。ゲート形成材料の層、従ってゲート電極４６５，４７５，４８５，４９５は、多結晶シリコンの層又は他の導電性材料、例えば金属の層から形成されてよい。１つの実施形態においては、ゲート形成材料の層は約１００〜３００ｎｍの厚みを有する非ドープ多結晶シリコンの層を備えている。多結晶シリコンは例えば、低圧化学的気相堆積（ＬＰＣＶＤ）等のＣＶＤ反応におけるシラン（ＳｉＨ４）の還元によって堆積させることができる。
【００４１】
ゲート形成材料及びゲート絶縁体材料の層４０８をパターニング及びエッチングした後に、ゲート電極４６５，４７５，４８５，４９５がゲート絶縁体材料４０８の残っている部分上に既に形成されている。図９〜１１に示されるように、ゲート絶縁体材料４０８における開口がゲート電極４６５，４７５，４８５，４９５に隣接するＰウエル領域４６３，４７１，４８６，４９３の部分部分を露出させており、Ｐウエル領域４６３の一部上にマスク層４９８が形成される。Ｐウエル領域４６３，４７１，４８６，４９３の露出された部分の少なくとも表面部分がＮ型伝導率決定不純物で不純物ドープされて、軽くドープされた拡張領域４５６が半導体層４０６内でゲート電極４６５，４７５，４８５，４９５に隣接して生成されてよい。不純物ドーピングは例えば、ヒ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００４２】
図１２〜１４に示されるように、側壁スペーサ４６９及び絶縁スペーサブロック４６７が次いで形成される。１つの実施形態では、絶縁体のブランケット層（図示せず）、例えばシリコン酸化物及び／又はシリコン窒化物の誘電体層が、ゲート電極４６５，４７５，４８５，４９５及び、軽くドープされた拡張領域４５６を含む半導体層４０６の露出された部分を覆うように共形的に堆積させられる。次いで感光性材料、例えばフォトレジストが絶縁体のブランケット層に塗布され、残留部分４９６を残し且つブランケット絶縁層の他の部分を露出させるようにパターニングされる。ブランケット絶縁層の露出した部分（即ち残留感光性材料４９６に覆われなかった部分）は次いで、例えば反応性イオンエッチング（ＲＩＥ）によってエッチャントで異方性エッチングされ、ゲート電極４６５，４７５，４８５，４９５の側壁４１２，４１３，４１４，４１６，４１７，４１８，４１９上には側壁スペーサ４６９が、またゲート電極４６５の側壁４１５上には絶縁スペーサブロック４６７が形成される。シリコン酸化物及びシリコン窒化物は例えばＣＨＦ３、ＣＦ４、又はＳＦ６化学においてエッチングすることができる。絶縁スペーサブロック４６７は半導体層４０６の一部、ゲート電極４６５の一部、及びゲート電極４６５の側壁４１５を覆う。感光性材料の残留部分４９６は次いで除去される。
【００４３】
図１５〜１７に示されるように、例えばフォトレジストの層であってよいマスキング材料の他の層が次いで塗布及びパターニングされて、イオン注入マスク４９９が提供される。イオン注入マスク４９９は、Ｎ型ベース領域／アノード領域４６８，４６６の最終的な位置に対応する半導体層４０６の領域を覆い、またソース領域４７２、共通ドレイン／カソード領域４７４，４６４、ソース領域４８２、共通ドレイン／ソース領域４８４，４９２、及びドレイン領域４９４の最終的な位置に対応する半導体層４０６の領域を露出させる。ソース領域４７２、ドレイン／カソード領域４７４，４６４、ソース領域４８２、共通ドレイン／ソース領域４８４，４９２、及びドレイン領域４９４は、矢印４９７で示されるように概ねゼロ度で注入を受けてよい。この例示的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。マスキング材料の層４９９は次いで除去される。
【００４４】
図１５、１８及び１９に示されるように、例えばフォトレジストの層であってよいマスキング材料の層５０１が次いでゲート電極４６５，４７５，４８５，４９５を覆うように塗布されてパターニングされ、Ｎベース領域４６８及びアノード領域４６６の最終的な位置に対応する半導体層４０６の領域を露出させるイオン注入マスクが提供される。Ｎベース領域４６８は半導体層４０６の上面に垂直な線５０４に対して矢印５０３で示されるような角度で注入を受け、絶縁スペーサブロック４６７の下に延在するＮベース領域４６８が生成される。Ｎベース領域４６８は望ましくは、半導体層４０６の上面に垂直な線５０４に対して０度より大きく且つ４５度以下の角度で注入を受ける。この例示的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。次いで図１５、２０及び２１に示されるように、アノード領域４６６が高エネルギーイオンビームを用いて矢印５０５で示されるように概ねゼロ度でＰ型伝導率決定イオン、例えばホウ素を注入され、ＧＬＴデバイス４６０のＰ型アノード領域４６６が形成される。代替的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。Ｐ型アノード領域４６６の形成は、Ｎ型ベース領域／アノード領域４６８，４６６を２つの部分、即ちＧＬＴデバイス４６０のＮ型ベース領域４６８とＰ型アノード領域４６６とに分割する。Ｎ型ベース領域４６８はＰウエル領域４６３とＰ型アノード領域４６６の間に配置される。
【００４５】
マスキング材料の層５０１は次いで除去され、結果として得られたメモリセル４１０構造は、制御された時間だけメモリセル４１０を高温にさらすことによって急速熱焼鈍（ＲＴＡ）を受ける。ＲＴＡステップはＮ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｎ型ベース領域４６８、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４内のイオンを電気的に活性化し、これらの領域内に注入されたドーパントイオンを外に向けて横方向に拡散させる（図示せず）。また図示はしないが、ゲート電極４６５，４７５，４８５，４９５、Ｎ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｎ型ベース領域４６８、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４の露出された領域の表面上には、次いでシリサイド領域（図示せず）が形成されてよい。シリサイド領域は当該領域に対する接点を電気的に結合するためのメカニズムを提供する。また、Ｎ型ドレイン／カソード領域４７４，４６４は、図２２に示されるようにシリサイド領域４４４を介してゲート電極４９５に電気的に結合されてよい。
【００４６】
図２２に示されるように、メモリセル４１０は、周知のステップ（図示せず）、例えば誘電体材料の層を堆積させること、誘電体材料を貫通する開口をエッチングすること及び、開口内に延在して種々のデバイスと電気的に接触するメタライゼーション(metallization)を形成することによって完成されてよい。例えば、絶縁体材料が、ゲート電極４６５，４７５，４８５，４９５並びに、Ｎ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４を含む半導体層４０６の露出した領域上に堆積させられてエッチングされ、絶縁体材料内でＮ型ソース領域４７２、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、及びＮ型ドレイン領域４９４にまで延在するコンタクトホール即ち開口が形成されてよい。相互接続の金属又は他の導電性材料の導電性層（図示せず）が次いでコンタクトホール内に堆積させられてパターニングされ、残った部分がＮ型ソース領域４７２、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２及びＮ型ドレイン領域４９４上に形成されるシリサイド領域（図示せず）に対する相互接続メタライゼーションを構成してよい。絶縁体材料の他の層内で相互接続メタライゼーションにまで延在するビアが次いで形成され、相互接続メタライゼーションへの電気的経路が提供されてよい。金属１層が次いで少なくともビアを覆うように堆積させられてパターニングされ、ＧＬＴデバイス４６０のゲート電極４６５及びＮ型ベース領域４６８に電気的に接触する書き込みイネーブル線４３０と、ＧＬＴデバイス４６０のＰ型アノード領域４６６のシリサイド領域及び検出トランジスタ４９０のＮ型ドレイン領域４９４上に形成されるシリサイド領域に電気的に接触する供給線４３２とが形成されてよい。絶縁体材料の他の層（図示せず）が次いで書き込みイネーブル線４３０及び供給線４３２を覆うように堆積させられてよく、その絶縁体材料内で延在するビア４５１，４５５が形成されてよく、金属２層が次いで少なくともビア４５１，４５５を覆うように堆積させられてパターニングされ、ビア４５１に電気的に接触する書き込みビット線４５２とビア４５５に電気的に接触する読み出しビット線４５４とが形成されてよい。
【００４７】
このように、図４及び２２に示されるように、メモリセル４１０はＧＬＴデバイス４６０、ＮＭＯＳ書き込みアクセストランジスタ４７０、ＮＭＯＳ読み出しアクセストランジスタ４８０及び検出トランジスタ４９０を備えている。ＮＭＯＳ書き込みアクセストランジスタ４７０は半導体層４０６上でＮＭＯＳ読み出しアクセストランジスタ４８０及びＧＬＴデバイス４６０に隣接して製造され、検出トランジスタ４９０は半導体層４０６上でＮＭＯＳ読み出しアクセストランジスタ４８０及びＧＬＴデバイス４６０に隣接して製造される。
【００４８】
ＧＬＴデバイス４６０はＭＯＳキャパシタ４６３，４０８，４６５に結合される横型ＮＰＮＰサイリスタを備えている。横型ＮＰＮＰサイリスタはＰ型アノード領域４６６、Ｎ型ベース領域４６８、Ｐ型ベース領域４６３及びＮ型カソード領域４６４を含む交互に配置されるＮ型及びＰ型材質を備えており、ベース領域４６３，４６８はＰ型アノード領域４６６とＮ型カソード領域４６４の間に横方向に配置されている。ＰＮ接合（Ｊ１）がＰ型アノード領域４６６とＮ型ベース領域４６８の間に形成され、別のＰＮ接合（Ｊ２）がＮ型ベース領域４６８とＰ型ベース領域４６３の間に形成され、更に別のＰＮ接合（Ｊ３）がＰ型ベース領域４６３とＮ型カソード領域４６４の間に形成されている。ＧＬＴデバイス４６０のＭＯＳキャパシタ４６３，４０８，４６５は、ゲート電極４６５と、Ｐ型ベース領域４６３と、ゲート電極４６５及びＰ型ベース領域４６３の間に配置されるゲート絶縁体層４０８とを含む。ゲート絶縁体層４０８はキャパシタ誘電体として作用する。Ｎ型ベース領域４６８及びＰ型ベース領域４６３は互いに隣接している。Ｐ型アノード領域４６６がＮ型カソード領域４６４に対して正の電位にある場合（ゲート電極４６５には電圧が印加されていない）、ＰＮ接合（Ｊ１）及びＰＮ接合（Ｊ３）は順バイアスされＰＮ接合（Ｊ２）は逆バイアスされる。ＰＮ接合（Ｊ２）が逆バイアスされているとき、伝導は起こらない（オフ状態）。Ｐ型アノード領域４６６に印加される正の電位が増大させられてサイリスタのブレークダウン電圧（ＶＢＫ）を超えると、ＰＮ接合（Ｊ２）のアバランシェブレークダウンが生じ、サイリスタは伝導を開始する（オン状態）。Ｎ型カソード領域４６４に対しててゲート電極４６５に正の電位（ＶＧ）が印加されると、ＰＮ接合（Ｊ２）でのブレークダウンは正の電位のより低い値で生じる。ＶＧの適切な値を選択することによって、サイリスタをオン状態に速く切り換えることができる。
【００４９】
ＭＯＳキャパシタ４６３，４０８，４６５はサイリスタのＰベース領域４６３に容量性結合され、チャージを保持してサイリスタのＰベース領域４６３の電位を支配する。Ｐベース領域４６３の電圧レベルは、Ｎ型ベース領域４６８、Ｐ型ベース領域４６３、及びＮ型カソード領域４６４のＮＰＮ作用がトリガーされるか否かを決定する。
【００５０】
上述の例はＮＭＯＳ実施形態であるが、デバイスを構成している種々の領域の伝導性のタイプを切り換えることによって代替的なＰＭＯＳ実施形態が製造可能であることを当業者は理解するであろう。例えば代替的な例示的実施形態においては、トランジスタ４７０，４８０，４９０はＰＭＯＳトランジスタからなり、ＧＬＴデバイス４６０はＰＮＰＮ構成に配置されるサイリスタからなり、ＰＮＰＮ構成はサイリスタのＮベースに接続されるＭＯＳキャパシタを有している。ＰＭＯＳ実施形態（図示せず）においては、ウエル領域４６３，４７１，４８６，４９３はＮウエル領域であり、ウエル領域４６３，４７１，４８６，４９３の露出した部分は、Ｐ型伝導率決定不純物をドープされて軽くドープされた拡張領域及びソース／ドレイン領域を半導体層４０６内に生成することができる。不純物ドーピングは例えば、軽くドープされた拡張領域のための二フッ化ホウ素（ＢＦ２）やソース／ドレイン領域のためのホウ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００５１】
図２３を参照して以下に説明されるように、メモリセル４１０は、ワード線４２０、書き込みイネーブル線４３０、供給線４３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線を用いて動作させられる。図２３を参照して以下に説明されるように、このメモリセル４１０配置は特に、読み出し及び書き込みビット線４５４，４５２を分離することによって読み出し動作の間における読み出し障害を防止する。
【００５２】
図２３は本発明の実施形態に従い図４のメモリセル４１０の読み出し及び書き込み動作の間にメモリセル４１０の制御線４２０，４３０，４５４，４５２に印加される電圧波形５１０，５２０，５３０，５４０を示すタイミング図である。以下に詳細に説明されるように、メモリセル４１０は、「１」書き込みモード５９０、「１」読み出しモード５９２、「０」書き込みモード５９４、及び「０」読み出しモード５９６を含む幾つかの異なるモードの任意の１つにおいて動作させられることが可能である。
【００５３】
メモリセル４１０は異なる電圧を用いて動作するように設計されてよく、以下で特定されるいかなる値も単なる例示的なものであり、１つの特定の非限定の実装又は実施を示すために提供されている。供給線４３２はメモリセル４１０の動作全体を通して接地されており、従って図２３には図示されていない。ワード線４２０に印加される電圧波形５１０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。電圧波形５１０はワード線４２０がアクティブにされたときに低い値から高い値に遷移する。書き込みイネーブル線４３０に印加される電圧波形５２０は、約−１．５ボルトの低い値から約０．０ボルトの高い値の範囲にある。電圧波形５２０は、「１」書き込みモード５９０の間に生じる「１」書き込み動作、又は「０」書き込みモード５９４の間に生じる「０」書き込み動作のいずれかの間に書き込みイネーブル線４３０がアクティブにされたときに、低い値から高い値に遷移する。書き込み及び読み出しビット線４５２，４５４に印加される電圧波形５４０，５３０は、約０．０ボルトの低い値から約２．０ボルトの高い値の範囲にある。特に、電圧波形５３０は、「１」読み出しモード５９２の間に読み出しビット線４５４がアクティブにされたときに低い値から高い値に遷移し、書き込みビット線４５２に印加される電圧波形５４０は、「０」書き込みモード５９４の間に書き込みビット線４５２がアクティブにされたときに低い値から高い値に遷移する。
【００５４】
いずれかの書き込み動作の間、高い電圧（Ｖｄｄ）をワード線４２０に印加し、且つ低い電圧を読み出しビット線４５４に印加してメモリセル４１０の読み出しアクセストランジスタ４８０を「オフ」にすることによって、メモリセル４１０が選択される、即ちアクティブにされる。書き込みイネーブル線４３０がＧＬＴデバイス４６０のアノード領域４６６に対して低い電圧にある場合、電圧パルス５２２（例えば０．０ボルト）が書き込みイネーブル線４３０に印加されるまで電流はＧＬＴデバイス４６０へ流れ込まない。書き込み動作は電圧パルス５２２，５２６を書き込みイネーブル線４３０に印加することによって行われ、それにより電流がＧＬＴデバイス４６０に流れ込み、「０」又は「１」のいずれかがメモリセル４１０に書き込まれることを可能にする。
【００５５】
「１」書き込みモード５９０の間に生じる「１」書き込み動作に対して、例えば０．０ボルトから０．５ボルトの間の低い電圧が読み出し及び書き込みビット線４５２，４５４の両方に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２及び読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加され、また高い電圧がワード線４２０に、従って書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５に印加される。書き込みイネーブル線はＧＬＴデバイス４６０のゲート電極４６５に結合されている。電圧パルス５２６が書き込みイネーブル線４３０に印加されると「１」がメモリセル４１０へ書き込まれる。
【００５６】
「０」書き込みモード５９４の間に生じる「０」書き込み動作に対して、高い電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２には高い電圧が印加される一方で、ワード線４２０は高い電位に維持されており、それにより書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５には高い電圧が印加され、また読み出しビット線４５４は低い電圧に維持され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加される。書き込みイネーブル線４３０は、ＧＬＴデバイス４６０のｐベース４６３に容量性結合されるゲート電極４６５に結合されている。電圧パルス５２２が書き込みイネーブル線４３０に印加されると、電圧パルス５２２はＧＬＴデバイス４６０のｐベース４６３の電位を下げてＧＬＴデバイス４６０をオフにするので、「０」がメモリセル４１０へ書き込まれる。
【００５７】
いずれかの読み出し動作の間、ＧＬＴデバイス４６０内に電流が流れて書き込み動作が起きることを避けるために、ワード線４２０に高い電圧を印加し、書き込みビット線４５２に低い電圧を印加するかあるいは書き込みビット線４５２を接地し、そして書き込みイネーブル線４３０に低い電圧を印加することによって、メモリセル４１０が選択される、即ちアクティブにされる。読み出し動作５９２，５９６の間は書き込みビット線４５２が低い電圧に維持されるので、読み出し障害の問題が取り除かれる。また、読み出し動作５９６，５９２と書き込み動作５９４，５９０の間に生じるスタンバイモード即ち「保持状態」の間に、カソード領域４６４とアノード領域４６６の間の電流が限定されないので、メモリセル４１０は周期的なリフレッシュ動作なしに動作可能である。
【００５８】
「１」読み出しモード５９２の間に生じる「１」読み出し動作のために、メモリセル４１０は前もって「１」を書き込まれているであろう。ＧＬＴデバイス４６０は、ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位を上昇させる高状態（「順ブレーキングモード(forward breaking mode)」とも称される）に入ることとなる。ノード４４４での高い電位は検出トランジスタ４９０を「オン」にする。読み出しビット線４５４は接地（０．０ボルト）にプリチャージされている。ワード線４２０に高い電圧が印加されると読み出しアクセストランジスタ４８０がオンになり、検出トランジスタ４９０及び読み出しアクセストランジスタ４８０は、供給線４３２を介してアノード４６６から読み出しビット線４５４へ電流が流れることを可能にする。読み出しビット線４５４に印加される電圧が高くなると、センス増幅器回路３４６はデータ「１」がメモリセル４１０から読み出されていることを検出する。
【００５９】
「０」読み出しモード５９６の間に生じる「０」読み出し動作のために、メモリセル４１０は前もって「０」を書き込まれているであろう。ＧＬＴデバイス４６０は低状態（「逆ブレーキングモード(reverse breaking mode)」とも称される）に入ることとなる。ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位は概ねゼロであり、ＧＬＴデバイス４６０に電流は流れていない。ノード４４４でのゼロバイアスが検出トランジスタ４９０に印加される場合、検出トランジスタ４９０はその「オフ」状態に入ることになり、アノード４６６から読み出しビット線４５４へ電流が流れることはできない。もしプリチャージされている読み出しビット線４５４上の電圧が変化していなければ、センス増幅器回路３４６はデータ「０」がメモリセル４１０から読み出されていることを検出する。
【００６０】
図２４は本発明の他の実施形態に従うメモリセル６１０を示す回路図である。図２４のメモリセル６１０は図４のメモリセル４１０と同じ要素及び相互接続の多くを含む。図４で用いられている同じ参照番号は、メモリセル６１０の配置又は構造が変更されていない限り図２４において再利用される。簡潔のため、図４及び２４において共通の番号を付された要素はここで再度詳しく説明することはせずに、図２４のメモリセル６１０と図４のそれとの間の違いのみを以下に説明する。図４におけるのと同様に、メモリセル６１０はゲート型横型サイリスタ（ＧＬＴ）デバイス４６０、書き込みアクセストランジスタ４７０、読み出しアクセストランジスタ４８０及び検出トランジスタ４９０を備えており、ワード線４２０、書き込みイネーブル線４３０、供給線６３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線がメモリセル６１０を動作させるのに用いられている。
【００６１】
図２４に示されるメモリセル６１０は、供給線６３２がノード６３３にて書き込みアクセストランジスタ４７０のソース電極４７２に結合されるように供給線６３２が移動させられている点で、図４のメモリセル４１０と異なる。また、ＧＬＴデバイス４６０のアノード４６６と検出トランジスタ４９０のドレイン４９４は、ノード４４８をノード４４９に結合する導電線６３４を介して互いに結合されている。ノード４４８，４４９はまた、ノード６３５にて書き込みビット線４５２に結合される。検出トランジスタ４９０は図４に関して説明したのと同様の方法でノード４４４での電圧を検出し、書き込みアクセストランジスタ４７０は図４に関して説明したのと同様の方法で書き込みアクセスを制御し、読み出しアクセストランジスタ４８０は図４に関して説明したのと同様の方法で読み出しアクセスを制御する。従ってそれら要素の動作はここでは繰り返して説明はしない。図４におけるのと同様に、メモリセル６１０は、別々の書き込み及び読み出し線４５２，４５４を設けて読み出し及び書き込み経路を他方から分離することによって、上述した読み出し障害の問題を排除することができる。メモリセル６１０の動作は、メモリセル６１０を製造するのに用いられる方法ステップの説明に続く図２６を参照して後で更に詳細に説明される。
【００６２】
図５〜２１及び２５は本発明の種々の実施形態に従うメモリセル６１０及びその製造のための方法ステップを示している。図５〜２１は既に説明されてきたので、簡潔のために繰り返さない。メモリセル６１０の上面図を示す図２５を参照して、メモリセル６１０の製造のための方法ステップを以下に説明する。図２５の代替的なメモリセル６１０レイアウトでは、金属１層がビア４４２，４４６，４４８，４４９及び絶縁体材料の層４０９（４１１）の残留部分上に堆積させられて例えばエッチングによりパターニングされ、供給線６３２と、書き込みイネーブル線４３０と、ビア４４８をビア４４９に結合する導電線６３４とが形成される。ビア４４８はＧＬＴデバイス４６０のＰ型アノード４６６上に形成されるシリサイド領域（図示せず）に電気的に接触し、ビア４４９は検出トランジスタ４９０のＮ型ドレイン領域４９４上に形成されるシリサイド領域（図示せず）に電気的に接触する。供給線６３２はビア４４１（６３３）に電気的に接触し、ビア４４１（６３３）は書き込みアクセストランジスタ４７０のソース電極４７２のシリサイド領域（図示せず）に電気的に接触する。絶縁体材料の別の層（図示せず）が絶縁体材料４０９（４１１）、供給線６３２、書き込みイネーブル線４３０及び導電線６３４を覆うように堆積させられ、絶縁体材料の一部が次いで異方性エッチングされ、絶縁体材料４１１内でビア４４２及び導電線６３４にまで延在するビアホールが形成される。ビアホールは次いで導電材料により充填されて、ビア４４２及び導電線６３４に電気的に接触するビアが形成されてよい。そして金属２層（図示せず）が次いで少なくともビア４５５，６３５及び絶縁体材料の層の残留部分を覆うように堆積させられてパターニングされ、ビア６３５に電気的に接触する書き込みビット線４５２及びビア４５５に電気的に接触する読み出しビット線４５４が形成されてよい。
【００６３】
図２６は本発明の実施形態に従い図２４のメモリセル６１０の読み出し及び書き込み動作の間にメモリセル６１０の制御線４２０，４３０，４５４，４５２に印加される電圧波形７１０，７２０，７３０，７４０を示すタイミング図である。以下に詳細に説明されるように、メモリセル６１０は、「１」書き込みモード７９０、「１」読み出しモード７９２、「０」書き込みモード７９４、及び「０」読み出しモード７９６を含む幾つかの異なるモードの任意の１つにおいて動作させられることが可能である。
【００６４】
メモリセル６１０は異なる電圧を用いて動作するように設計されてよく、以下で特定されるいかなる値も単なる例示的なものであり、１つの特定の非限定の実装又は実施を示すために提供されている。供給線６３２はメモリセル６１０の動作全体を通して接地されており、従って図２６には図示されていない。ワード線４２０に印加される電圧波形７１０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。電圧波形７１０はワード線４２０がアクティブにされたときに低い値から高い値に遷移する。書き込みイネーブル線４３０に印加される電圧波形７２０は、約−１．５ボルトの低い値から約０．０ボルトの高い値の範囲にある。電圧波形７２０は、「１」書き込みモード７９０の間に生じる「１」書き込み動作、又は「０」書き込みモード７９４の間に生じる「０」書き込み動作のいずれかの間に書き込みイネーブル線４３０がアクティブにされたときに、低い値から高い値に遷移する。書き込み及び読み出しビット線４５２，４５４に印加される電圧波形７４０，７３０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。特に、電圧波形７３０は、「１」読み出しモード７９２の間に読み出しビット線４５４がアクティブにされたときに０ボルトの低い値から１．０ボルトの高い値に遷移し、書き込みビット線４５２に印加される電圧波形７４０は、「０」書き込みモード７９０の間に書き込みビット線４５２がアクティブにされたときに高い値から低い値に遷移する。
【００６５】
いずれかの書き込み動作の間、高い電圧（Ｖｄｄ）をワード線４２０に印加し且つ低い電圧を読み出しビット線４５４に印加してメモリセル６１０の読み出しアクセストランジスタ４８０を「オフ」にすることによって、メモリセル６１０が選択される、即ちアクティブにされる。書き込みイネーブル線４３０がＧＬＴデバイス４６０のアノード領域４６６に対して低い電圧にある場合、電圧パルス７２２（例えば０．０ボルト）が書き込みイネーブル線４３０に印加されるまで電流はＧＬＴデバイス４６０へ流れ込まない。書き込み動作は電圧パルス７２２，７２６を書き込みイネーブル線４３０に印加することによって行われ、それにより電流がＧＬＴデバイス４６０に流れ込み、「０」又は「１」のいずれかがメモリセル６１０に書き込まれることを可能にする。
【００６６】
「１」書き込みモード７９０の間に生じる「１」書き込み動作に対して、例えば０．０ボルトから０．５ボルトの間の低い電圧が読み出しビット線４５４に印加され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加され、高い電圧、例えば１．０ボルトから１．５ボルトの範囲の電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２に高い電圧が印加され、また高い電圧がワード線４２０に、従って書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５に印加される。書き込みイネーブル線はＧＬＴデバイス４６０のゲート電極４６５に結合されている。電圧パルス７２６が書き込みイネーブル線４３０に印加されると「１」がメモリセル６１０へ書き込まれる。
【００６７】
「０」書き込みモード７９４の間に生じる「０」書き込み動作に対して、０．０ボルトから０．５ボルトの間の低い電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２には低い電圧が印加される一方で、ワード線４２０は高い電位に維持されており、それにより書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５には高い電圧が印加され、また読み出しビット線４５４は低い電圧に維持され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加される。書き込みイネーブル線４３０は、ＧＬＴデバイス４６０のｐベース４６３に容量性結合されるゲート電極４６５に結合されている。電圧パルス７２２が書き込みイネーブル線４３０に印加されると、電圧パルス７２２はＧＬＴデバイス４６０のｐベース４６３の電位を下げるので、「０」がメモリセル７１０へ書き込まれる。
【００６８】
いずれかの読み出し動作の間、ＧＬＴデバイス４６０内に電流が流れて書き込み動作が起きることを避けるために、ワード線４２０に高い電圧を印加し、書き込みビット線４５２に高い電圧を印加し、そして書き込みイネーブル線４３０に低い電圧を印加することによって、メモリセル６１０が選択される、即ちアクティブにされる。読み出し動作７９２，７９６の間は書き込みビット線４５２が高い電圧に維持されるので、読み出し障害の問題が取り除かれる。また、読み出し動作７９６，７９２と書き込み動作７９４，７９０の間に生じるスタンバイモード即ち「保持状態」の間に、アノードとカソード４６４の間の電流が限定されないので、メモリセル６１０は周期的なリフレッシュ動作なしに動作可能である。
【００６９】
「１」読み出しモード７９２の間に生じる「１」読み出し動作のために、メモリセル６１０には前もって「１」が書き込まれる。ＧＬＴデバイス４６０は、ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位を上昇させる高状態（「順ブレーキングモード」とも称される）に入ることとなる。ノード４４４での高い電位は検出トランジスタ４９０を「オン」にする。読み出しビット線４５４は接地（０．０ボルト）にプリチャージされている。ワード線４２０に高い電圧が印加されると読み出しアクセストランジスタ４８０がオンになり、検出トランジスタ４９０及び読み出しアクセストランジスタ４８０は、線６３４を介してアノード４６６から書き込みビット線４５２及び検出トランジスタ４９０のドレイン４９４へ電流が流れることを可能にする。読み出しビット線４５４に印加される電圧が高くなると、センス増幅器回路３４６はデータ「１」がメモリセル６１０から読み出されていることを検出する。
【００７０】
「０」読み出しモード７９６の間に生じる「０」読み出し動作のために、メモリセル６１０には前もって「０」が書き込まれる。ＧＬＴデバイス４６０は低状態（「逆ブレーキングモード」とも称される）に入ることとなる。ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位は概ねゼロであり、ＧＬＴデバイス４６０に電流は流れていない。ノード４４４でのゼロバイアスが検出トランジスタ４９０に印加される場合、検出トランジスタ４９０はその「オフ」状態に入ることになり、アノード４６６から書き込みビット線４５２及び検出トランジスタ４９０のドレイン４９４へ電流が流れることはできない。もしプリチャージされている読み出しビット線４５４上の電圧が変化していなければ、センス増幅器回路３４６はデータ「０」がメモリセル６１０から読み出されていることを検出する。
【００７１】
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、１つ以上の例示的な実施形態は単なる例であって、発明の範囲、適用可能性、又は構成を限定することは決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、１つ以上の例示的な実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。添付の特許請求の範囲に記載された発明の範囲及びその法的な均等範囲から逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。
【技術分野】
【０００１】
本発明の実施形態は一般的には半導体メモリデバイスに関する。より特定的には本発明の実施形態は、ゲート型横型サイリスタベースランダムアクセスメモリ（ＧＬＴＲＡＭ）メモリセル構造、当該ＧＬＴＲＡＭメモリセルが実装されたメモリデバイス、及びその製造方法に関する。
【背景技術】
【０００２】
集積回路メモリとしてスタティックランダムアクセスメモリ（ＳＲＡＭ）がある。多くのＳＲＡＭセル構造は６トランジスタ又は８トランジスタメモリセルを利用している。ＳＲＡＭセルの多くの実装において用いられているそのような６トランジスタ及び８トランジスタメモリセルに伴う大きな配置面積は、高密度ＳＲＡＭデバイスの設計を制限してきた。
【０００３】
これらの欠点に鑑み、標準的なメモリセルに比べて単純な配置及び小さな配置面積を有するサイリスタベースのメモリセルを構築することが試みられてきている。サイリスタは、ＰＮＰＮ構成に配列されるＰ型アノード領域、Ｎ型ベース領域、ゲート電極に結合されるＰ型ベース領域、及びＮ型カソード領域を含む４層構造からなる双安定な３端子デバイスである。ＰＮ接合はＰ型アノード領域とＮ型ベース領域の間、Ｎ型ベース領域とＰ型ベース領域の間、そしてＰ型ベース領域とＮ型カソード領域の間に形成される。接点はＰ型アノード領域、Ｎ型カソード領域及びＰ型ベース領域に作製される。
【０００４】
ネマチ及びプラマー(F. Nemati and J. D. Plummer)は、アクセストランジスタ及びゲートアシストの垂直ＰＮＰＮサイリスタを含み垂直サイリスタがゲート強化スイッチングモードで動作する２デバイスサイリスタベースＳＲＡＭ（Ｔ−ＲＡＭ）セルを開示している。ネマチ及びプラマー、高速、低電圧、ギガスケールメモリのための新規なサイリスタベースのＳＲＡＭセル（Ｔ−ＲＡＭ）、集積化システムセンター、スタンフォード大学、スタンフォード、カリフォルニア、１９９９(F. Nemati and J.D. Plummer, A Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed, Low- Voltage, Giga-scale Memories, Center for Integrated Systems, Stanford University, Stanford, CA., 1999)を参照。Ｔ−ＲＡＭの性能は垂直サイリスタのターンオフ特性に依存する。ターンオフ特性はＰＮＰＮサイリスタのＰ型ベース領域内における蓄えられたチャージ及びキャリア遷移時間に依存する。「０」書き込み動作に対してサイリスタを逆バイアスすると共に、垂直サイリスタのターンオフ切り換えが蓄えられたチャージを放電するのを支援するためのゲート電極を用いることによって、垂直サイリスタのためのターンオフ特性はミリ秒からナノ秒へと改善される。
【０００５】
図１はＴ−ＲＡＭセル１１０を含む従来のサイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルのアレイを示す回路図１００である。
【０００６】
図１に示されるように、Ｔ−ＲＡＭセル１１０は、ワード線１２０，１３０、共通ビット線１５０、ＮＭＯＳアクセストランジスタ１７０と直列の薄い容量性結合サイリスタ(Thin Capacitively-Coupled Thyristor)（ＴＣＣＴ）デバイス１６０からなる。ＴＣＣＴデバイス１６０は、サイリスタ１６２とサイリスタ１６２のゲートに結合されるキャパシタ１６５とを備えた能動記憶素子を提供する。ＮＭＯＳアクセストランジスタ１７０はＴＣＣＴデバイス１６０のカソードノード１４６と共通ビット線１５０との間に結合される。ＴＣＣＴデバイス１６０のアノードノード１４８は正のバイアスで固定される。ＴＣＣＴデバイス１６０は双安定電流対電圧（Ｉ−Ｖ）特性を示す。双安定電流対電圧特性は論理「１」状態と論理「０」状態の間での広い読み出しマージンをもたらし、何故ならば両状態の間のオン／オフ電流比が１×１０５よりも大きいからである。ネマチ等(F. Nemati et al.)を参照。論理「１」データ状態にあっては、ＴＣＣＴデバイス１６０は大電流をもたらす順方向ダイオードモードにあるので、双安定電流対電圧特性は良好な読み出し電流をもたらす。論理「１」をＴ−ＲＡＭセル１１０内に記憶させるために、スタンバイ又は保持電流よりも大きな一定電流がＴＣＣＴデバイス１６０及びＮＭＯＳアクセストランジスタ１７０に与えられる。メモリセルの各々からの電流は共通ビット線１５０を介して集められる。読み出し動作の間、共通ビット線１５０の電圧レベルは所定レベル（例えば接地又は（Ｖｄｄ）の半分）で維持されなければならない。もし共通ビット線１５０に接続されたメモリセルの各々から電流が流れると、共通ビット線１５０の電圧レベルが変動することになる。共通ビット線１５０の電圧レベルは選択されたセルの他、非選択のセルからの漏れ電流の量によっても変化させられるので、これにより読み出し動作の障害となる（「読み出し障害(read disturbance)」とも称される）。
【０００７】
図２はＴＣＣＴ−ＤＲＡＭセル２１０，２７０を含む従来の薄い容量性結合サイリスタ（ＴＣＣＴ）−ＤＲＡＭセルのアレイを示す回路図２００である。通常ＭＯＳＦＥＴデバイス及びキャパシタを含む従来のＤＲＡＭセルと対照的に、ＴＣＣＴ−ＤＲＡＭセル２１０は、単一のＴＣＣＴデバイス２６０と、書き込みイネーブル線２３０、ワード線２４０及びビット線２５０を含む３制御線とから構成される。特に、ＴＣＣＴ−ＤＲＡＭセル２１０はアクセストランジスタを必要としない。ＴＣＣＴデバイス２６０はサイリスタ２６２から構成され、サイリスタ２６２は、ビット線２５０に接続されるアノードノード２４８と、ワード線２４０に接続されるカソードノード２４６と、書き込みイネーブル線２３０として機能するゲート線にサイリスタ２６２のＰベース領域（図示せず）の上方で直接的に接続されるゲートキャパシタ２６５とを含む。ＴＣＣＴ−ＤＲＡＭセル２１０は、スタンバイモード、論理「１」書き込み動作、論理「０」書き込み動作、及び読み出し動作を含む基本書き込み／読み出し動作を用いて動作させられる。
【０００８】
スタンバイモードにおいては、ビット線２５０及びワード線２４０は両方ともＶｄｄであり、記憶されたデータはサイリスタのＰベース領域のチャージ状態によって維持される。ＴＣＣＴ−ＤＲＡＭ内のワード線２４０は、書き込みイネーブル線２３０に沿って接続されたＴＣＣＴセルをアクティブにする。論理「１」書き込み動作の間、ワード線２４０が接地レベルに保持される一方でビット線２５０に印加される電圧は高に保持され、書き込みイネーブル線２３０がパルスされてＴＣＣＴデバイス２６０がラッチするようにトリガーされる。「０」書き込み動作に対するバイアススキームは、ビット線２５０に印加される電圧が低に保持されて書き込みイネーブル線２３０のパルシングがＴＣＣＴデバイス２６０をブロッキング状態に切り換えることを除いては、「１」書き込み動作と同じである。読み出し動作の間、ワード線２４０は低に保持され、ビット線２５０の電圧又は電流における変化がセンス増幅器へ読み込まれる。
【０００９】
「０」書き込み動作の後に生じるスタンバイモード即ち「保持期間」の間、サイリスタのＰベース領域（図示せず）は負にチャージされ、アノードノード２４８からカソードノード２４６へ流れる逆漏れ電流に起因して、Ｐベース領域の電位は徐々に増大する。この漏れ電流のせいで、ＴＣＣＴ−ＤＲＡＭセル２１０のチャージ状態をリセットするために、ＴＣＣＴ−ＤＲＡＭセル２１０は動作中に周期的にリフレッシュされねばならない。リフレッシュ動作は、記憶されている値をＴＣＣＴ−ＤＲＡＭセル２１０から読み出すことと、記憶されている値を次いでＴＣＣＴ−ＤＲＡＭセル２１０へ記憶し直すこととを伴う。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、小さなメモリセルサイズ及び速い動作速度を有するメモリデバイス及びメモリセル構造並びに当該メモリデバイス及びメモリセル構造を製造するための方法に対する必要性がある。また、当該メモリデバイス及びメモリセル構造が周期的なリフレッシュ動作を実行する必要性を排除し得るとすれば、それも望ましいであろう。更に、当該メモリデバイス及びメモリセル構造が、読み出し動作中に生じ得る読み出し障害のような問題を低減し及び／又は排除し得るとすれば、それも望ましいであろう。
【課題を解決するための手段】
【００１１】
１つの実施形態によると、メモリデバイスを製造するための方法が提供される。半導体層内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域を含む半導体層が設けられる。第１のゲート構造は第１のウエル領域上に、第２のゲート構造は第２のウエル領域上に、第３のゲート構造は第３のウエル領域上で且つ第２のゲート構造と一体であり、第４のゲート構造は第４のウエル領域上に配置される。第１のゲート構造の第１の側壁及び第２乃至第４のゲート構造の側壁に隣接して側壁スペーサが形成され、また第１のウエル領域の部分及び第１のゲート構造の部分上に絶縁スペーサブロックが形成される。絶縁スペーサブロックは第１のゲート構造の第２の側壁に隣接する。第１のゲート構造に隣接して第１のソース領域が形成され、第１及び第２のゲート構造の間に共通ドレイン／カソード領域が形成され、第３のゲート構造に隣接して第２のソース領域が形成され、第３及び第４のゲート構造の間に共通ドレイン／ソース領域が形成され、第４のゲート構造に隣接してドレイン領域が形成される。第１のゲート構造に隣接する絶縁スペーサブロックの下で第１のウエル領域内に延在する第１のベース領域が形成され、第１のベース領域に隣接する第１のウエル領域内に延在するアノード領域が第１のウエル領域内に形成される。
【００１２】
本発明の更に完全な理解は、詳細な説明及び特許請求の範囲を以下の図面と併せて考慮して参照することによってもたらされるであろう。
【図面の簡単な説明】
【００１３】
【図１】従来のサイリスタベースランダムアクセスメモリ（Ｔ−ＲＡＭ）セルのアレイを示す回路図。
【図２】従来の薄い容量性結合サイリスタ（ＴＣＣＴ）−ＤＲＡＭセルのアレイを示す回路図。
【図３】本発明の実施形態で用いることができるメモリシステムの回路図。
【図４】本発明の実施形態に従うメモリセルを示す回路図。
【図５】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１）。
【図６】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その１）。
【図７】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その２）。
【図８】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その３）。
【図９】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その２）。
【図１０】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その４）。
【図１１】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その５）。
【図１２】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その３）。
【図１３】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その６）。
【図１４】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その７）。
【図１５】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す上面図（その４）。
【図１６】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その８）。
【図１７】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その９）。
【図１８】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１０）。
【図１９】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１１）。
【図２０】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１２）。
【図２１】本発明の種々の実施形態に従う図４又は図２４のメモリセル及びその製造のための方法ステップを示す断面図（その１３）。
【図２２】本発明の種々の実施形態に従う図４のメモリセル及びその製造のための方法ステップを示す上面図。
【図２３】本発明の実施形態に従い図４のメモリセルの動作中に制御線に印加される電圧を示すタイミング図。
【図２４】本発明の他の実施形態に従うメモリセルを示す回路図。
【図２５】本発明の他の実施形態に従う図２４のメモリセル及びその製造のための方法ステップを示す上面図。
【図２６】本発明の実施形態に従い図２４のメモリセルの動作中に制御線に印加される電圧を示すタイミング図。
【発明を実施するための形態】
【００１４】
以下の詳細な説明は本来的に単に例示的なものであり、本発明又は本発明の応用及び使用を限定することは意図されていない。「例示的」という語は、「例、実例、又は例証としての役目をする」という意味でここに使用される。ここに「例示的」なものとして説明されるいかなる実施形態も、他の実施形態よりも望ましい又は有利であるものと解釈される必要はない。以下に説明される全ての実施又は実装は、当業者が本発明をつくり又は使用することを可能にするために提供される例示的な実施又は実装であり、特許請求の範囲によって画定される本発明の範囲を限定することを意図したものではない。また、前述した技術分野、背景技術、簡単な概要又は以下の詳細な説明によって示されるいかなる表現され又は暗示される理論によっても制約されることは意図されていない。
【００１５】
簡潔のため、トランジスタの設計及び製造、メモリデバイスの制御、メモリセルプログラミング、メモリセルイレージング、並びにデバイス及びシステムの他の機能的側面（並びにデバイス及びシステムの個別動作要素）に関連する標準的な技術については、ここでは詳しくは説明しないことがある。また、ここに含まれる種々の図面に示される接続線は、種々の要素間での例示的な機能関係及び／又は物理的接続を提示することが意図されている。本発明の実施形態においては、多くの代替的又は追加的な機能関係又は物理的接続があり得ることに留意されたい。
【００１６】
以下の説明は互いに「接続され(connected)」又は「結合され(coupled)」ている要素、ノード又は形(elements or nodes or features)を参照する。明示的に別段の定めがない限り、ここに用いられる「接続され」は、１つの要素、ノード又は形が他の要素、ノード又は形と直接的につながっている(joined to)（又は直接的に通信する）ことを意味する。同様に、明示的に別段の定めがない限り、ここに用いられる「結合され」は、１つの要素、ノード又は形が他の要素、ノード又は形と直接的又は間接的につながっている（又は直接的若しくは間接的に通信する）ことを意味する。
【００１７】
明細書及び特許請求の範囲において、「第１の」、「第２の」、「第３の」、「第４の」の表現等の序数がもしあれば、これらは同様の要素を区別するために用いられていてよく、必ずしも特定の逐次的又は経時的な順序を表していなくてよい。そのように用いられる表現は交換可能であることが理解されるべきである。適切な状況下で、ここに説明される本発明の実施形態は、ここに示されあるいは説明される以外の順序で製造又は動作が可能である。
【００１８】
更に、「備える(comprise)」、「含む(include)」、「有する(have)」の語及びそれらの任意の変形は非排他的な包含に及ぶことが意図されており、要素の羅列を備える処理、方法、物品、又は装置は、必ずしもそれら要素に限定されずに、明示的には羅列されておらず又は当該処理、方法、物品、若しくは装置に特有な他の要素を含んでよい。
【００１９】
図３は本発明の実施形態で使用可能なメモリシステム３４０のブロック図である。メモリシステム３４０は例示的な実施形態の単純化された提示であり、実際のシステム３４０は図３には図示されていない標準的な要素、論理、構成部品、及び機能をも含んでいてよい。メモリシステム３４０は、「１」書き込み、「１」読み出し、「０」書き込み、及び「０」読み出しを含む動作をメモリアレイ３４２に関して実行することができる。
【００２０】
メモリシステム３４０はメモリアレイ３４２を含み、メモリアレイ３４２は、ワード線及びビット線が通常通りそれぞれ行及び列へ配列される複数のメモリセルと、行及び列デコーダ３４４，３４８と、センス増幅器回路３４６とを備えている。各メモリセルは行アドレス及び列アドレスで指定される。特定のメモリセルに対して、特定のビット線で維持されている信号（論理「０」又は論理「１」を示す）が記憶素子へ書き込まれ又は記憶素子から読み出されるのを可能にし又は阻止することによって、特定のワード線はその特定の記憶素子へのアクセスを制御する。このように、各メモリセルは１ビットのデータを論理「０」又は論理「１」として記憶することができる。
【００２１】
メモリアレイ３４２のビット線はセンス増幅器回路３４６に接続されていてよく、一方そのワード線は行デコーダ３４４に接続されていてよい。アドレス及び制御信号はアドレス／制御線３６１によってメモリシステム３４０へ入力される。アドレス／制御線３６１は列デコーダ３４８、センス増幅器回路３４６及び行デコーダ３４４に接続されている。アドレス／制御線３６１は、とりわけメモリアレイ３４２への書き込み及び読み出しアクセスを得るために用いられる。
【００２２】
列デコーダ３４８はセンス増幅器回路３４６に列選択線３６２上の制御及び列選択信号を介して接続される。センス増幅器回路３４６はメモリアレイ３４２用の入力信号を受け取り、メモリアレイ３４２から読み出されたデータを入力／出力（Ｉ／Ｏ）データ線３６３経由で出力する。データはワード線をアクティブにする（行デコーダ３４４を介して）ことによってメモリアレイ３４２のセルから読み出され、そのワード線はそのワード線に対応するすべてのメモリセルをそれぞれのビット線３６０に結合しており、ビット線３６０はアレイの列を決定している。１つ以上のビット線が同様にアクティブにされる。特定のワード線及び複数のビット線がアクティブにされて単一ビット又は複数ビットが選択されると、ビット線に接続されるセンス増幅器回路３４６は、アクティブにされたビット線と参照線の間の電位差を測定することによって、選択されたビットのデータを検出しそして増幅する。
【００２３】
図４は本発明の実施形態に従うメモリセル４１０を示す回路図である。図４では単一のメモリセル４１０が示されているが、実用的な実装においてメモリセル４１０は集積回路内で相互接続される多数のメモリセルの１つであってよいことが当業者によって理解されるであろう。当業者であれば、メモリセル４１０は数千以上のそのようなメモリセルを含んでいてよいメモリセルアレイ内に実装され得ることを理解するであろう。１つの実施形態においては、図３に示されるメモリシステム３４０のメモリアレイ３４２内のメモリセルの１つとして、メモリセル４１０が実装されてよい。
【００２４】
メモリセル４１０はゲート型横型サイリスタ(gated lateral thyristor)（ＧＬＴ）デバイス４６０、書き込みアクセストランジスタ４７０、読み出しアクセストランジスタ４８０及び検出トランジスタ(sensing transistor)４９０を備えている。ワード線４２０、書き込みイネーブル線４３０、供給線４３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線がメモリセル４１０を動作させるのに用いられる。１つの実施形態では、ワード線４２０は多結晶シリコンからなり、書き込みイネーブル線４３０及び供給線４３２は各々第１の金属層からなり、書き込みビット線４５２及び読み出しビット線４５４は各々第２の金属層からなる。
【００２５】
１つの実装においては、トランジスタ４７０，４８０，４９０の各々はＭＯＳＦＥＴであり従ってソース電極、ドレイン電極、及びゲート電極を含む。「ＭＯＳＦＥＴ」という用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板（シリコンであるか他の半導体材質であるかにかかわらず）上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の導電性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられるであろう。ＭＯＳＦＥＴトランジスタは実装に応じてＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴのいずれかであってよい。図４においては、書き込みアクセストランジスタ４７０は、ソース電極４７２と、ドレイン電極４７４と、ワード線４２０に結合されるゲート電極４７５とを含む。読み出しアクセストランジスタ４８０はソース電極４８２とドレイン電極４８４とゲート電極４８５とを含む。検出トランジスタ４９０はソース電極４９２とドレイン電極４９４とゲート電極４９５とを含む。
【００２６】
図４においてゲート型横型サイリスタ（ＧＬＴ）デバイスは符号４６０で示されている。ＧＬＴデバイス４６０はサイリスタ４６２（直列の２つのダイオードとして示される）と例えば図２０に示されるようにサイリスタ４６２に接続される金属酸化物シリコン（ＭＯＳ）キャパシタとを備えていることが理解されよう。一般にサイリスタは双安定な３端子デバイスであり、ゲート電極４６５とカソード領域４６４とアノード領域４６６とカソード領域４６４及びアノード領域４６６の間に配置される一対のベース領域（図示せず）とを備えている。アノード領域４６６に対してアノード端子を、カソード領域４６４に対してカソード端子を、そしてゲート電極４６５に対してゲート端子を設けるために複数の接点(contacts)が作られている。アノード領域４６６とベース領域の１つとの間、一対のベース領域の間、及びベース領域の他の１つとカソード領域４６４との間にはＰＮ又はＮＰ接合が形成されている。ＧＬＴデバイス４６０においては、ＭＯＳキャパシタ（図示せず）はサイリスタ４６２のベース領域（図示せず）の１つに接続される。
【００２７】
図５〜２０に関して以下に説明されることになるメモリセル４１０の１つの例示的な実施形態においては、トランジスタ４７０，４８０，４９０はＮＭＯＳＦＥＴであり、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるＰＮＰＮサイリスタ４６２を備えている。図２０に示されるように、ＰＮＰＮサイリスタ４６２は、ＰＮＰＮ構造に配列されるゲート電極４６５（ＭＯＳキャパシタの一方の電極として機能する）とＰ型アノード領域４６６とＮ型ベース領域４６８とＰ型ベース領域４６３とＮ型カソード領域４６４とを含み、Ｎ型及びＰ型ベース領域４６８，４６３はＰ型アノード領域４６６とＮ型カソード領域４６４の間で横方向に(latetally)配置されている。上述したように、Ｐ型アノード領域４６６に対して、Ｎ型カソード領域４６４に対して、及びゲート電極４６５に対して接点が作られる。ＰＮ接合がＰ型アノード領域４６６とＮ型ベース領域４６８の間に形成され、別のＰＮ接合がＮ型ベース領域４６８とＰ型ベース領域４６３の間に形成され、そして更に別のＰＮ接合がＰ型ベース領域４６３とＮ型カソード領域４６４の間に形成される。ＧＬＴデバイス４６０のＭＯＳキャパシタは、ゲート電極４６５と、Ｐ型ベース領域と、ゲート電極４６５及びＰ型ベース領域の間に配置されるゲート絶縁層とを含む。ゲート絶縁層はキャパシタ誘電体として機能する。Ｎ型ベース領域とＰ型ベース領域は互いに隣接している。ＭＯＳキャパシタはサイリスタのＰ型領域に接続される。代替的な例示的実施形態においては、トランジスタ４７０，４８０，４９０はＰＭＯＳＦＥＴであり、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるサイリスタを備えており、そこではサイリスタはＮＰＮＰ構造に配列され、ＭＯＳキャパシタはＮベースに接続される。
【００２８】
図４は種々のノード４４１，４４２，４４３，４４４，４４５，４４６，４４８，４４９を示しており、これらはメモリセル４１０を構成している異なるデバイス４６０，４７０，４８０，４９０及び種々の制御線４２０，４３０，４３２，４５２，４５４の間での電気的及び／又は物理的結合を説明している。これら種々のノードは、メモリセル４１０を構成している異なるデバイス４６０，４７０，４８０，４９０及び種々の制御線４２０，４３０，４３２，４５２，４５４が互いに直接的に接続されることを必ずしも暗示しておらず、幾つかの実施形態では、特定のデバイスと所定のノードの間に付加的な介在デバイス（図示せず）が存在してよい。
【００２９】
ＧＬＴデバイス４６０のカソードノード４６４は、書き込みアクセストランジスタ４７０のドレイン電極４７４及び検出トランジスタ４９０のゲート電極４９５にノード４４４にて結合される。ＧＬＴデバイス４６０のゲート電極４６５はノード４４６にて書き込みイネーブル線４３０に結合され、ＧＬＴデバイス４６０のアノードノード４６６はノード４４８にて供給線４３２に結合される。
【００３０】
検出トランジスタ４９０はノード４４９にて供給線４３２に結合され、またノード４４４にて書き込みアクセストランジスタ４７０のドレイン電極４７４及びＧＬＴデバイス４６０のカソード電極４６４に結合される。検出トランジスタ４９０のソース電極４９２はノード４４５にて読み出しアクセストランジスタ４８０のドレイン電極４８４に結合される。検出トランジスタ４９０はノード４４４での電圧を検出する。例えば、ＧＬＴデバイス４６０が論理「１」を記憶している場合、ノード４４４での電圧レベルは「高」（例えば０．５ボルトより高い）で検出トランジスタ４９０をオンにするのに十分な値になり、検出トランジスタ４９０は読み出しビット線４５４での電圧変化を生じさせることになる。ＧＬＴデバイス４６０が論理「０」を記憶している場合には、ノード４４４での電圧は概ね０．０ボルトになり検出トランジスタ４９０はオフのままとなるから、検出トランジスタ４９０は読み出しビット線４５４での電圧変化を生じさせない。
【００３１】
図４の回路図においては、書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０はワード線４２０に結合されているように示されており、読み出しアクセストランジスタ４８０のゲート電極４８５はノード４４３にて書き込みアクセストランジスタ４７０のゲート電極４７５と結合されているように示されている。ゲート電極４７５，４８５はノード４４３にて結合されているように示されているが、ゲート電極４７５，４８５は実際にはワード線４２０の部分部分であり多結晶シリコン等の導電性材質の共通層から形成されることが当業者によって理解されるであろう。
【００３２】
図４に示される実施形態において、書き込みアクセストランジスタ４７０のソース電極４７２はノード４４１にて書き込みビット線４５２に結合され、読み出しアクセストランジスタ４８０のソース電極４８２はノード４４２にて読み出しビット線４５４に結合され、検出トランジスタ４９０のドレイン電極４９４はノード４４９にて供給線４３２に結合される。書き込みアクセストランジスタ４７０は、書き込みビット線４５２がスタンバイモードにないときにのみスイッチングすることによって、書き込みビット線４５２を介する書き込み動作の間の書き込みアクセスを制御する。スタンバイモードは書き込み及び読み出し動作の間の保持状態を参照し、保持状態の間はワード線４２０は保持電圧にある。読み出しアクセストランジスタ４８０は読み出しビット線４５４を介する読み出し動作の間の読み出しアクセスを制御する。別々の書き込み及び読み出しビット線４５２，４５４を個々の書き込みアクセストランジスタ４７０及び個々の読み出しアクセストランジスタ４８０と共に設けることによって、読み出し及び書き込み経路が互いに分離されるので、読み出し及び書き込み動作は互いに完全に孤立したものとなり、上述した読み出し障害問題が解消される。メモリセル４１０の動作は、メモリセル４１０を製造するのに用いられる方法ステップの説明に続く図２３を参照して後で更に詳細に説明される。
【００３３】
図５〜２２は本発明の種々の実施形態に従うメモリセル４１０及びその製造のための方法ステップを示している。特に、図６，９，１２，１５，２２はメモリセル４１０の上面図及びその製造のための方法ステップを示しており、図５，７，８，１０，１１，１３，１４，及び１６〜２１はメモリセル４１０の横断面図及びその製造のための方法ステップを示している。図６，９，１２，１５，２２に示される平面図は上部及び下部切断線を含む。図７，１１，１３，１６，１８，及び２０は上部切断線に沿ったメモリセル４１０の横断面図を示し、図８，１０，１４，１７，１９，及び２１は下部切断線に沿ったメモリセル４１０の横断面図を示している。
【００３４】
以下に説明される例示的な実施形態において、例示的なメモリセル４１０はＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ４７０，４８０，４９０とＧＬＴデバイス４６０とを備えており、ＧＬＴデバイス４６０はＭＯＳキャパシタに結合されるＰＮＰＮサイリスタを備えている。しかし、以下に説明されるように、同様の方法ステップが、３つのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタと、ＭＯＳキャパシタに結合されるＮＰＮＰサイリスタを含むＧＬＴデバイスとを備えた他のメモリセルを製造するために用いられてよい。
【００３５】
メモリセル、ＭＯＳトランジスタ及びサイリスタの製造における種々のステップは周知であるから、簡潔にするために、多くの標準的なステップは周知の処理の詳細を提供することなしにここでは簡単に述べられるかあるいは完全に省略されるであろう。前述したように、ここで用いられるような「ＭＯＳトランジスタ」という用語は、非限定的に解釈されるべきであり、半導体基板上のゲート絶縁体上に位置する導体ゲート電極を含む任意の半導体デバイスを参照する。
【００３６】
メモリセル４１０の製造における初期ステップは標準的であるから、初期ステップそれら自体は図示されておらず詳細には説明しない。その内部又は上にメモリセル４１０が製造されることになる半導体構造又は基板４０１を提供することから製造が開始される。半導体基板４０１はバルク半導体材料又は絶縁体上半導体(semiconductor-on-insulator)（ＳＯＩ）のいずれかであってよい。図５に示される本発明の実施形態によると、半導体基板４０１は（ＳＯＩ）構造４０１として示されており、（ＳＯＩ）構造４０１は、キャリアウエハ又は基板４０２によって支持される埋め込み酸化物絶縁層４０４の上又は上方に配置される少なくとも１つの半導体材料の薄い層４０６を備えており、埋め込み酸化物絶縁層４０４はキャリアウエハ４０２と半導体層４０６の間に配置される。半導体分野の当業者であれば、半導体層４０６がシリコン層、ゲルマニウム層、ガリウムヒ素層、又は他の半導体材料であってよいことを理解するであろう。１つの実施形態においては、半導体層４０６は埋め込み酸化物絶縁層４０４上のシリコンの薄い単結晶層を備えている。シリコンの薄い単結晶層は（１００）表面結晶方位を有するシリコン基板であってよい。その薄いシリコン層は望ましくは少なくとも概ね１乃至３５オーム／スクエアの抵抗率を有する。ここで用いられるような「シリコン層」という用語は、半導体工業で典型的に用いられる比較的純粋なシリコン材料又は軽く不純物ドープされた単結晶シリコン材料の他、実質的に単結晶半導体材料を形成するために少量の他の元素、例えばゲルマニウム、炭素等や不純物ドーパント元素、例えばホウ素、リン、及びヒ素が添加されたシリコンを包含するものとして用いられるであろう。１つの実施形態においては、埋め込み酸化物絶縁層４０４は例えば二酸化シリコン層であってよく、望ましくは約４０〜２００ｎｍの厚みを有している。
【００３７】
半導体層４０６は、形成されるべきＧＬＴデバイス４６０及びＭＯＳトランジスタ４７０，４８０，４９０の伝導性タイプに応じて、Ｎ型伝導率決定不純物又はＰ型伝導率決定不純物のいずれかで不純物ドープされてよい。ＮＭＯＳ実施形態においては、半導体層４０６内にＰウエル領域４６３，４７１，４８６，４９３を生成するために、半導体層４０６はＰ型伝導率決定不純物をドープされる。不純物ドーピングは例えば、ホウ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。代替的には、ＰＭＯＳ実施形態においては、半導体層４０６内にＮウエル領域（図示せず）を生成するために、半導体層４０６はＮ型伝導率決定不純物をドープされてよい。不純物ドーピングは例えば、リン及びヒ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００３８】
Ｐウエル領域４６３，４７１，４８６，４９３が形成された時点で、隣接するメモリセルの間の誘電体隔離領域（図示せず）の形成のために半導体層４０６に溝がエッチングされてよい。例えばメモリセル４１０は、誘電体隔離領域（図示せず）、望ましくは浅溝隔離(shallow trench isolation)（ＳＴＩ）領域によって他のメモリセル（図示せず）から電気的に隔離されてよい。ＳＴＩを形成するために用いられ得る多くの処理が周知であるから、ここでは詳細には説明する必要はないであろう。一般にＳＴＩは、半導体層４０６にエッチングされた浅溝であって絶縁体材料で実質的に充填される浅溝を含む。酸化物等の絶縁体材料で溝が充填された後、表面は通常通り例えば化学的機械的平坦化(chemical mechanical planarization)（ＣＭＰ）によって平坦化される。
【００３９】
図６〜８に示されるように、ゲート絶縁体材料の層４０８が半導体層４０６上に形成され、ゲート電極４６５，４７５，４８５，４９５がゲート絶縁体材料の層４０８及びそれぞれ不純物ドープＰウエル領域４６３，４７１，４８６，４９３を覆うように形成される。ゲート絶縁体材料の層４０８は熱的に成長させられた二酸化シリコンの層であってよく、代替的には堆積させられた絶縁体、例えばシリコン酸化物、シリコン窒化物、又は二酸化シリコンに比べて高い誘電率（κ）を有する高誘電率（κ）絶縁体材料であってよい。「高κ」材料の例としてはは、限定はされないがハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）等を含む、ハフニウム及びジルコニウムのケイ酸塩並びにこれらの酸化物が挙げられる。堆積する絶縁体は例えば、化学的気相堆積（ＣＶＤ）、低圧化学的気相堆積（ＬＰＣＶＤ）、プラズマ強化化学的気相堆積（ＰＥＣＶＤ）又は原子層堆積（ＡＬＤ）によって堆積させられてよい。ゲート絶縁体層４０８は望ましくは約１〜１０ｎｍの厚みを有しているが、実際の厚みは実装されつつある回路に基いて決定されてよい。
【００４０】
望ましくは、ゲート絶縁体材料の層４０８を覆うゲート形成材料の層（図示せず）を堆積させ、次いでゲート形成材料の層をパターニング及びエッチングして（下層としてのゲート絶縁体材料４０８も）ゲート絶縁体材料４０８の残っている部分上にゲート形成材料のストリップ４２０，４２１，４２２を図６に示されるように形成することによって、ゲート電極４６５，４７５，４８５，４９５が形成される。ゲート形成材料の層、従ってゲート電極４６５，４７５，４８５，４９５は、多結晶シリコンの層又は他の導電性材料、例えば金属の層から形成されてよい。１つの実施形態においては、ゲート形成材料の層は約１００〜３００ｎｍの厚みを有する非ドープ多結晶シリコンの層を備えている。多結晶シリコンは例えば、低圧化学的気相堆積（ＬＰＣＶＤ）等のＣＶＤ反応におけるシラン（ＳｉＨ４）の還元によって堆積させることができる。
【００４１】
ゲート形成材料及びゲート絶縁体材料の層４０８をパターニング及びエッチングした後に、ゲート電極４６５，４７５，４８５，４９５がゲート絶縁体材料４０８の残っている部分上に既に形成されている。図９〜１１に示されるように、ゲート絶縁体材料４０８における開口がゲート電極４６５，４７５，４８５，４９５に隣接するＰウエル領域４６３，４７１，４８６，４９３の部分部分を露出させており、Ｐウエル領域４６３の一部上にマスク層４９８が形成される。Ｐウエル領域４６３，４７１，４８６，４９３の露出された部分の少なくとも表面部分がＮ型伝導率決定不純物で不純物ドープされて、軽くドープされた拡張領域４５６が半導体層４０６内でゲート電極４６５，４７５，４８５，４９５に隣接して生成されてよい。不純物ドーピングは例えば、ヒ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００４２】
図１２〜１４に示されるように、側壁スペーサ４６９及び絶縁スペーサブロック４６７が次いで形成される。１つの実施形態では、絶縁体のブランケット層（図示せず）、例えばシリコン酸化物及び／又はシリコン窒化物の誘電体層が、ゲート電極４６５，４７５，４８５，４９５及び、軽くドープされた拡張領域４５６を含む半導体層４０６の露出された部分を覆うように共形的に堆積させられる。次いで感光性材料、例えばフォトレジストが絶縁体のブランケット層に塗布され、残留部分４９６を残し且つブランケット絶縁層の他の部分を露出させるようにパターニングされる。ブランケット絶縁層の露出した部分（即ち残留感光性材料４９６に覆われなかった部分）は次いで、例えば反応性イオンエッチング（ＲＩＥ）によってエッチャントで異方性エッチングされ、ゲート電極４６５，４７５，４８５，４９５の側壁４１２，４１３，４１４，４１６，４１７，４１８，４１９上には側壁スペーサ４６９が、またゲート電極４６５の側壁４１５上には絶縁スペーサブロック４６７が形成される。シリコン酸化物及びシリコン窒化物は例えばＣＨＦ３、ＣＦ４、又はＳＦ６化学においてエッチングすることができる。絶縁スペーサブロック４６７は半導体層４０６の一部、ゲート電極４６５の一部、及びゲート電極４６５の側壁４１５を覆う。感光性材料の残留部分４９６は次いで除去される。
【００４３】
図１５〜１７に示されるように、例えばフォトレジストの層であってよいマスキング材料の他の層が次いで塗布及びパターニングされて、イオン注入マスク４９９が提供される。イオン注入マスク４９９は、Ｎ型ベース領域／アノード領域４６８，４６６の最終的な位置に対応する半導体層４０６の領域を覆い、またソース領域４７２、共通ドレイン／カソード領域４７４，４６４、ソース領域４８２、共通ドレイン／ソース領域４８４，４９２、及びドレイン領域４９４の最終的な位置に対応する半導体層４０６の領域を露出させる。ソース領域４７２、ドレイン／カソード領域４７４，４６４、ソース領域４８２、共通ドレイン／ソース領域４８４，４９２、及びドレイン領域４９４は、矢印４９７で示されるように概ねゼロ度で注入を受けてよい。この例示的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。マスキング材料の層４９９は次いで除去される。
【００４４】
図１５、１８及び１９に示されるように、例えばフォトレジストの層であってよいマスキング材料の層５０１が次いでゲート電極４６５，４７５，４８５，４９５を覆うように塗布されてパターニングされ、Ｎベース領域４６８及びアノード領域４６６の最終的な位置に対応する半導体層４０６の領域を露出させるイオン注入マスクが提供される。Ｎベース領域４６８は半導体層４０６の上面に垂直な線５０４に対して矢印５０３で示されるような角度で注入を受け、絶縁スペーサブロック４６７の下に延在するＮベース領域４６８が生成される。Ｎベース領域４６８は望ましくは、半導体層４０６の上面に垂直な線５０４に対して０度より大きく且つ４５度以下の角度で注入を受ける。この例示的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。次いで図１５、２０及び２１に示されるように、アノード領域４６６が高エネルギーイオンビームを用いて矢印５０５で示されるように概ねゼロ度でＰ型伝導率決定イオン、例えばホウ素を注入され、ＧＬＴデバイス４６０のＰ型アノード領域４６６が形成される。代替的な実施形態では、Ｎ型伝導率決定イオン、例えばリン又はヒ素が注入される。Ｐ型アノード領域４６６の形成は、Ｎ型ベース領域／アノード領域４６８，４６６を２つの部分、即ちＧＬＴデバイス４６０のＮ型ベース領域４６８とＰ型アノード領域４６６とに分割する。Ｎ型ベース領域４６８はＰウエル領域４６３とＰ型アノード領域４６６の間に配置される。
【００４５】
マスキング材料の層５０１は次いで除去され、結果として得られたメモリセル４１０構造は、制御された時間だけメモリセル４１０を高温にさらすことによって急速熱焼鈍（ＲＴＡ）を受ける。ＲＴＡステップはＮ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｎ型ベース領域４６８、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４内のイオンを電気的に活性化し、これらの領域内に注入されたドーパントイオンを外に向けて横方向に拡散させる（図示せず）。また図示はしないが、ゲート電極４６５，４７５，４８５，４９５、Ｎ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｎ型ベース領域４６８、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４の露出された領域の表面上には、次いでシリサイド領域（図示せず）が形成されてよい。シリサイド領域は当該領域に対する接点を電気的に結合するためのメカニズムを提供する。また、Ｎ型ドレイン／カソード領域４７４，４６４は、図２２に示されるようにシリサイド領域４４４を介してゲート電極４９５に電気的に結合されてよい。
【００４６】
図２２に示されるように、メモリセル４１０は、周知のステップ（図示せず）、例えば誘電体材料の層を堆積させること、誘電体材料を貫通する開口をエッチングすること及び、開口内に延在して種々のデバイスと電気的に接触するメタライゼーション(metallization)を形成することによって完成されてよい。例えば、絶縁体材料が、ゲート電極４６５，４７５，４８５，４９５並びに、Ｎ型ソース領域４７２、Ｎ型ドレイン／カソード領域４７４，４６４、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、Ｎ型共通ドレイン／ソース領域４８４，４９２、及びＮ型ドレイン領域４９４を含む半導体層４０６の露出した領域上に堆積させられてエッチングされ、絶縁体材料内でＮ型ソース領域４７２、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２、及びＮ型ドレイン領域４９４にまで延在するコンタクトホール即ち開口が形成されてよい。相互接続の金属又は他の導電性材料の導電性層（図示せず）が次いでコンタクトホール内に堆積させられてパターニングされ、残った部分がＮ型ソース領域４７２、Ｐ型アノード領域４６６、Ｎ型ソース領域４８２及びＮ型ドレイン領域４９４上に形成されるシリサイド領域（図示せず）に対する相互接続メタライゼーションを構成してよい。絶縁体材料の他の層内で相互接続メタライゼーションにまで延在するビアが次いで形成され、相互接続メタライゼーションへの電気的経路が提供されてよい。金属１層が次いで少なくともビアを覆うように堆積させられてパターニングされ、ＧＬＴデバイス４６０のゲート電極４６５及びＮ型ベース領域４６８に電気的に接触する書き込みイネーブル線４３０と、ＧＬＴデバイス４６０のＰ型アノード領域４６６のシリサイド領域及び検出トランジスタ４９０のＮ型ドレイン領域４９４上に形成されるシリサイド領域に電気的に接触する供給線４３２とが形成されてよい。絶縁体材料の他の層（図示せず）が次いで書き込みイネーブル線４３０及び供給線４３２を覆うように堆積させられてよく、その絶縁体材料内で延在するビア４５１，４５５が形成されてよく、金属２層が次いで少なくともビア４５１，４５５を覆うように堆積させられてパターニングされ、ビア４５１に電気的に接触する書き込みビット線４５２とビア４５５に電気的に接触する読み出しビット線４５４とが形成されてよい。
【００４７】
このように、図４及び２２に示されるように、メモリセル４１０はＧＬＴデバイス４６０、ＮＭＯＳ書き込みアクセストランジスタ４７０、ＮＭＯＳ読み出しアクセストランジスタ４８０及び検出トランジスタ４９０を備えている。ＮＭＯＳ書き込みアクセストランジスタ４７０は半導体層４０６上でＮＭＯＳ読み出しアクセストランジスタ４８０及びＧＬＴデバイス４６０に隣接して製造され、検出トランジスタ４９０は半導体層４０６上でＮＭＯＳ読み出しアクセストランジスタ４８０及びＧＬＴデバイス４６０に隣接して製造される。
【００４８】
ＧＬＴデバイス４６０はＭＯＳキャパシタ４６３，４０８，４６５に結合される横型ＮＰＮＰサイリスタを備えている。横型ＮＰＮＰサイリスタはＰ型アノード領域４６６、Ｎ型ベース領域４６８、Ｐ型ベース領域４６３及びＮ型カソード領域４６４を含む交互に配置されるＮ型及びＰ型材質を備えており、ベース領域４６３，４６８はＰ型アノード領域４６６とＮ型カソード領域４６４の間に横方向に配置されている。ＰＮ接合（Ｊ１）がＰ型アノード領域４６６とＮ型ベース領域４６８の間に形成され、別のＰＮ接合（Ｊ２）がＮ型ベース領域４６８とＰ型ベース領域４６３の間に形成され、更に別のＰＮ接合（Ｊ３）がＰ型ベース領域４６３とＮ型カソード領域４６４の間に形成されている。ＧＬＴデバイス４６０のＭＯＳキャパシタ４６３，４０８，４６５は、ゲート電極４６５と、Ｐ型ベース領域４６３と、ゲート電極４６５及びＰ型ベース領域４６３の間に配置されるゲート絶縁体層４０８とを含む。ゲート絶縁体層４０８はキャパシタ誘電体として作用する。Ｎ型ベース領域４６８及びＰ型ベース領域４６３は互いに隣接している。Ｐ型アノード領域４６６がＮ型カソード領域４６４に対して正の電位にある場合（ゲート電極４６５には電圧が印加されていない）、ＰＮ接合（Ｊ１）及びＰＮ接合（Ｊ３）は順バイアスされＰＮ接合（Ｊ２）は逆バイアスされる。ＰＮ接合（Ｊ２）が逆バイアスされているとき、伝導は起こらない（オフ状態）。Ｐ型アノード領域４６６に印加される正の電位が増大させられてサイリスタのブレークダウン電圧（ＶＢＫ）を超えると、ＰＮ接合（Ｊ２）のアバランシェブレークダウンが生じ、サイリスタは伝導を開始する（オン状態）。Ｎ型カソード領域４６４に対しててゲート電極４６５に正の電位（ＶＧ）が印加されると、ＰＮ接合（Ｊ２）でのブレークダウンは正の電位のより低い値で生じる。ＶＧの適切な値を選択することによって、サイリスタをオン状態に速く切り換えることができる。
【００４９】
ＭＯＳキャパシタ４６３，４０８，４６５はサイリスタのＰベース領域４６３に容量性結合され、チャージを保持してサイリスタのＰベース領域４６３の電位を支配する。Ｐベース領域４６３の電圧レベルは、Ｎ型ベース領域４６８、Ｐ型ベース領域４６３、及びＮ型カソード領域４６４のＮＰＮ作用がトリガーされるか否かを決定する。
【００５０】
上述の例はＮＭＯＳ実施形態であるが、デバイスを構成している種々の領域の伝導性のタイプを切り換えることによって代替的なＰＭＯＳ実施形態が製造可能であることを当業者は理解するであろう。例えば代替的な例示的実施形態においては、トランジスタ４７０，４８０，４９０はＰＭＯＳトランジスタからなり、ＧＬＴデバイス４６０はＰＮＰＮ構成に配置されるサイリスタからなり、ＰＮＰＮ構成はサイリスタのＮベースに接続されるＭＯＳキャパシタを有している。ＰＭＯＳ実施形態（図示せず）においては、ウエル領域４６３，４７１，４８６，４９３はＮウエル領域であり、ウエル領域４６３，４７１，４８６，４９３の露出した部分は、Ｐ型伝導率決定不純物をドープされて軽くドープされた拡張領域及びソース／ドレイン領域を半導体層４０６内に生成することができる。不純物ドーピングは例えば、軽くドープされた拡張領域のための二フッ化ホウ素（ＢＦ２）やソース／ドレイン領域のためのホウ素等のドーパントイオンの注入及びそれに続く熱焼鈍によって行われてよい。
【００５１】
図２３を参照して以下に説明されるように、メモリセル４１０は、ワード線４２０、書き込みイネーブル線４３０、供給線４３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線を用いて動作させられる。図２３を参照して以下に説明されるように、このメモリセル４１０配置は特に、読み出し及び書き込みビット線４５４，４５２を分離することによって読み出し動作の間における読み出し障害を防止する。
【００５２】
図２３は本発明の実施形態に従い図４のメモリセル４１０の読み出し及び書き込み動作の間にメモリセル４１０の制御線４２０，４３０，４５４，４５２に印加される電圧波形５１０，５２０，５３０，５４０を示すタイミング図である。以下に詳細に説明されるように、メモリセル４１０は、「１」書き込みモード５９０、「１」読み出しモード５９２、「０」書き込みモード５９４、及び「０」読み出しモード５９６を含む幾つかの異なるモードの任意の１つにおいて動作させられることが可能である。
【００５３】
メモリセル４１０は異なる電圧を用いて動作するように設計されてよく、以下で特定されるいかなる値も単なる例示的なものであり、１つの特定の非限定の実装又は実施を示すために提供されている。供給線４３２はメモリセル４１０の動作全体を通して接地されており、従って図２３には図示されていない。ワード線４２０に印加される電圧波形５１０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。電圧波形５１０はワード線４２０がアクティブにされたときに低い値から高い値に遷移する。書き込みイネーブル線４３０に印加される電圧波形５２０は、約−１．５ボルトの低い値から約０．０ボルトの高い値の範囲にある。電圧波形５２０は、「１」書き込みモード５９０の間に生じる「１」書き込み動作、又は「０」書き込みモード５９４の間に生じる「０」書き込み動作のいずれかの間に書き込みイネーブル線４３０がアクティブにされたときに、低い値から高い値に遷移する。書き込み及び読み出しビット線４５２，４５４に印加される電圧波形５４０，５３０は、約０．０ボルトの低い値から約２．０ボルトの高い値の範囲にある。特に、電圧波形５３０は、「１」読み出しモード５９２の間に読み出しビット線４５４がアクティブにされたときに低い値から高い値に遷移し、書き込みビット線４５２に印加される電圧波形５４０は、「０」書き込みモード５９４の間に書き込みビット線４５２がアクティブにされたときに低い値から高い値に遷移する。
【００５４】
いずれかの書き込み動作の間、高い電圧（Ｖｄｄ）をワード線４２０に印加し、且つ低い電圧を読み出しビット線４５４に印加してメモリセル４１０の読み出しアクセストランジスタ４８０を「オフ」にすることによって、メモリセル４１０が選択される、即ちアクティブにされる。書き込みイネーブル線４３０がＧＬＴデバイス４６０のアノード領域４６６に対して低い電圧にある場合、電圧パルス５２２（例えば０．０ボルト）が書き込みイネーブル線４３０に印加されるまで電流はＧＬＴデバイス４６０へ流れ込まない。書き込み動作は電圧パルス５２２，５２６を書き込みイネーブル線４３０に印加することによって行われ、それにより電流がＧＬＴデバイス４６０に流れ込み、「０」又は「１」のいずれかがメモリセル４１０に書き込まれることを可能にする。
【００５５】
「１」書き込みモード５９０の間に生じる「１」書き込み動作に対して、例えば０．０ボルトから０．５ボルトの間の低い電圧が読み出し及び書き込みビット線４５２，４５４の両方に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２及び読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加され、また高い電圧がワード線４２０に、従って書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５に印加される。書き込みイネーブル線はＧＬＴデバイス４６０のゲート電極４６５に結合されている。電圧パルス５２６が書き込みイネーブル線４３０に印加されると「１」がメモリセル４１０へ書き込まれる。
【００５６】
「０」書き込みモード５９４の間に生じる「０」書き込み動作に対して、高い電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２には高い電圧が印加される一方で、ワード線４２０は高い電位に維持されており、それにより書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５には高い電圧が印加され、また読み出しビット線４５４は低い電圧に維持され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加される。書き込みイネーブル線４３０は、ＧＬＴデバイス４６０のｐベース４６３に容量性結合されるゲート電極４６５に結合されている。電圧パルス５２２が書き込みイネーブル線４３０に印加されると、電圧パルス５２２はＧＬＴデバイス４６０のｐベース４６３の電位を下げてＧＬＴデバイス４６０をオフにするので、「０」がメモリセル４１０へ書き込まれる。
【００５７】
いずれかの読み出し動作の間、ＧＬＴデバイス４６０内に電流が流れて書き込み動作が起きることを避けるために、ワード線４２０に高い電圧を印加し、書き込みビット線４５２に低い電圧を印加するかあるいは書き込みビット線４５２を接地し、そして書き込みイネーブル線４３０に低い電圧を印加することによって、メモリセル４１０が選択される、即ちアクティブにされる。読み出し動作５９２，５９６の間は書き込みビット線４５２が低い電圧に維持されるので、読み出し障害の問題が取り除かれる。また、読み出し動作５９６，５９２と書き込み動作５９４，５９０の間に生じるスタンバイモード即ち「保持状態」の間に、カソード領域４６４とアノード領域４６６の間の電流が限定されないので、メモリセル４１０は周期的なリフレッシュ動作なしに動作可能である。
【００５８】
「１」読み出しモード５９２の間に生じる「１」読み出し動作のために、メモリセル４１０は前もって「１」を書き込まれているであろう。ＧＬＴデバイス４６０は、ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位を上昇させる高状態（「順ブレーキングモード(forward breaking mode)」とも称される）に入ることとなる。ノード４４４での高い電位は検出トランジスタ４９０を「オン」にする。読み出しビット線４５４は接地（０．０ボルト）にプリチャージされている。ワード線４２０に高い電圧が印加されると読み出しアクセストランジスタ４８０がオンになり、検出トランジスタ４９０及び読み出しアクセストランジスタ４８０は、供給線４３２を介してアノード４６６から読み出しビット線４５４へ電流が流れることを可能にする。読み出しビット線４５４に印加される電圧が高くなると、センス増幅器回路３４６はデータ「１」がメモリセル４１０から読み出されていることを検出する。
【００５９】
「０」読み出しモード５９６の間に生じる「０」読み出し動作のために、メモリセル４１０は前もって「０」を書き込まれているであろう。ＧＬＴデバイス４６０は低状態（「逆ブレーキングモード(reverse breaking mode)」とも称される）に入ることとなる。ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位は概ねゼロであり、ＧＬＴデバイス４６０に電流は流れていない。ノード４４４でのゼロバイアスが検出トランジスタ４９０に印加される場合、検出トランジスタ４９０はその「オフ」状態に入ることになり、アノード４６６から読み出しビット線４５４へ電流が流れることはできない。もしプリチャージされている読み出しビット線４５４上の電圧が変化していなければ、センス増幅器回路３４６はデータ「０」がメモリセル４１０から読み出されていることを検出する。
【００６０】
図２４は本発明の他の実施形態に従うメモリセル６１０を示す回路図である。図２４のメモリセル６１０は図４のメモリセル４１０と同じ要素及び相互接続の多くを含む。図４で用いられている同じ参照番号は、メモリセル６１０の配置又は構造が変更されていない限り図２４において再利用される。簡潔のため、図４及び２４において共通の番号を付された要素はここで再度詳しく説明することはせずに、図２４のメモリセル６１０と図４のそれとの間の違いのみを以下に説明する。図４におけるのと同様に、メモリセル６１０はゲート型横型サイリスタ（ＧＬＴ）デバイス４６０、書き込みアクセストランジスタ４７０、読み出しアクセストランジスタ４８０及び検出トランジスタ４９０を備えており、ワード線４２０、書き込みイネーブル線４３０、供給線６３２、書き込みビット線４５２、及び読み出しビット線４５４を含む複数の制御線がメモリセル６１０を動作させるのに用いられている。
【００６１】
図２４に示されるメモリセル６１０は、供給線６３２がノード６３３にて書き込みアクセストランジスタ４７０のソース電極４７２に結合されるように供給線６３２が移動させられている点で、図４のメモリセル４１０と異なる。また、ＧＬＴデバイス４６０のアノード４６６と検出トランジスタ４９０のドレイン４９４は、ノード４４８をノード４４９に結合する導電線６３４を介して互いに結合されている。ノード４４８，４４９はまた、ノード６３５にて書き込みビット線４５２に結合される。検出トランジスタ４９０は図４に関して説明したのと同様の方法でノード４４４での電圧を検出し、書き込みアクセストランジスタ４７０は図４に関して説明したのと同様の方法で書き込みアクセスを制御し、読み出しアクセストランジスタ４８０は図４に関して説明したのと同様の方法で読み出しアクセスを制御する。従ってそれら要素の動作はここでは繰り返して説明はしない。図４におけるのと同様に、メモリセル６１０は、別々の書き込み及び読み出し線４５２，４５４を設けて読み出し及び書き込み経路を他方から分離することによって、上述した読み出し障害の問題を排除することができる。メモリセル６１０の動作は、メモリセル６１０を製造するのに用いられる方法ステップの説明に続く図２６を参照して後で更に詳細に説明される。
【００６２】
図５〜２１及び２５は本発明の種々の実施形態に従うメモリセル６１０及びその製造のための方法ステップを示している。図５〜２１は既に説明されてきたので、簡潔のために繰り返さない。メモリセル６１０の上面図を示す図２５を参照して、メモリセル６１０の製造のための方法ステップを以下に説明する。図２５の代替的なメモリセル６１０レイアウトでは、金属１層がビア４４２，４４６，４４８，４４９及び絶縁体材料の層４０９（４１１）の残留部分上に堆積させられて例えばエッチングによりパターニングされ、供給線６３２と、書き込みイネーブル線４３０と、ビア４４８をビア４４９に結合する導電線６３４とが形成される。ビア４４８はＧＬＴデバイス４６０のＰ型アノード４６６上に形成されるシリサイド領域（図示せず）に電気的に接触し、ビア４４９は検出トランジスタ４９０のＮ型ドレイン領域４９４上に形成されるシリサイド領域（図示せず）に電気的に接触する。供給線６３２はビア４４１（６３３）に電気的に接触し、ビア４４１（６３３）は書き込みアクセストランジスタ４７０のソース電極４７２のシリサイド領域（図示せず）に電気的に接触する。絶縁体材料の別の層（図示せず）が絶縁体材料４０９（４１１）、供給線６３２、書き込みイネーブル線４３０及び導電線６３４を覆うように堆積させられ、絶縁体材料の一部が次いで異方性エッチングされ、絶縁体材料４１１内でビア４４２及び導電線６３４にまで延在するビアホールが形成される。ビアホールは次いで導電材料により充填されて、ビア４４２及び導電線６３４に電気的に接触するビアが形成されてよい。そして金属２層（図示せず）が次いで少なくともビア４５５，６３５及び絶縁体材料の層の残留部分を覆うように堆積させられてパターニングされ、ビア６３５に電気的に接触する書き込みビット線４５２及びビア４５５に電気的に接触する読み出しビット線４５４が形成されてよい。
【００６３】
図２６は本発明の実施形態に従い図２４のメモリセル６１０の読み出し及び書き込み動作の間にメモリセル６１０の制御線４２０，４３０，４５４，４５２に印加される電圧波形７１０，７２０，７３０，７４０を示すタイミング図である。以下に詳細に説明されるように、メモリセル６１０は、「１」書き込みモード７９０、「１」読み出しモード７９２、「０」書き込みモード７９４、及び「０」読み出しモード７９６を含む幾つかの異なるモードの任意の１つにおいて動作させられることが可能である。
【００６４】
メモリセル６１０は異なる電圧を用いて動作するように設計されてよく、以下で特定されるいかなる値も単なる例示的なものであり、１つの特定の非限定の実装又は実施を示すために提供されている。供給線６３２はメモリセル６１０の動作全体を通して接地されており、従って図２６には図示されていない。ワード線４２０に印加される電圧波形７１０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。電圧波形７１０はワード線４２０がアクティブにされたときに低い値から高い値に遷移する。書き込みイネーブル線４３０に印加される電圧波形７２０は、約−１．５ボルトの低い値から約０．０ボルトの高い値の範囲にある。電圧波形７２０は、「１」書き込みモード７９０の間に生じる「１」書き込み動作、又は「０」書き込みモード７９４の間に生じる「０」書き込み動作のいずれかの間に書き込みイネーブル線４３０がアクティブにされたときに、低い値から高い値に遷移する。書き込み及び読み出しビット線４５２，４５４に印加される電圧波形７４０，７３０は、約０．０ボルトの低い値から約１．２ボルトの高い値の範囲にある。特に、電圧波形７３０は、「１」読み出しモード７９２の間に読み出しビット線４５４がアクティブにされたときに０ボルトの低い値から１．０ボルトの高い値に遷移し、書き込みビット線４５２に印加される電圧波形７４０は、「０」書き込みモード７９０の間に書き込みビット線４５２がアクティブにされたときに高い値から低い値に遷移する。
【００６５】
いずれかの書き込み動作の間、高い電圧（Ｖｄｄ）をワード線４２０に印加し且つ低い電圧を読み出しビット線４５４に印加してメモリセル６１０の読み出しアクセストランジスタ４８０を「オフ」にすることによって、メモリセル６１０が選択される、即ちアクティブにされる。書き込みイネーブル線４３０がＧＬＴデバイス４６０のアノード領域４６６に対して低い電圧にある場合、電圧パルス７２２（例えば０．０ボルト）が書き込みイネーブル線４３０に印加されるまで電流はＧＬＴデバイス４６０へ流れ込まない。書き込み動作は電圧パルス７２２，７２６を書き込みイネーブル線４３０に印加することによって行われ、それにより電流がＧＬＴデバイス４６０に流れ込み、「０」又は「１」のいずれかがメモリセル６１０に書き込まれることを可能にする。
【００６６】
「１」書き込みモード７９０の間に生じる「１」書き込み動作に対して、例えば０．０ボルトから０．５ボルトの間の低い電圧が読み出しビット線４５４に印加され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加され、高い電圧、例えば１．０ボルトから１．５ボルトの範囲の電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２に高い電圧が印加され、また高い電圧がワード線４２０に、従って書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５に印加される。書き込みイネーブル線はＧＬＴデバイス４６０のゲート電極４６５に結合されている。電圧パルス７２６が書き込みイネーブル線４３０に印加されると「１」がメモリセル６１０へ書き込まれる。
【００６７】
「０」書き込みモード７９４の間に生じる「０」書き込み動作に対して、０．０ボルトから０．５ボルトの間の低い電圧が書き込みビット線４５２に印加され、それにより書き込みアクセストランジスタ４７０のソース電極４７２には低い電圧が印加される一方で、ワード線４２０は高い電位に維持されており、それにより書き込みアクセストランジスタ４７０及び読み出しアクセストランジスタ４８０のゲート電極４７５，４８５には高い電圧が印加され、また読み出しビット線４５４は低い電圧に維持され、それにより読み出しアクセストランジスタ４８０のソース電極４８２には低い電圧が印加される。書き込みイネーブル線４３０は、ＧＬＴデバイス４６０のｐベース４６３に容量性結合されるゲート電極４６５に結合されている。電圧パルス７２２が書き込みイネーブル線４３０に印加されると、電圧パルス７２２はＧＬＴデバイス４６０のｐベース４６３の電位を下げるので、「０」がメモリセル７１０へ書き込まれる。
【００６８】
いずれかの読み出し動作の間、ＧＬＴデバイス４６０内に電流が流れて書き込み動作が起きることを避けるために、ワード線４２０に高い電圧を印加し、書き込みビット線４５２に高い電圧を印加し、そして書き込みイネーブル線４３０に低い電圧を印加することによって、メモリセル６１０が選択される、即ちアクティブにされる。読み出し動作７９２，７９６の間は書き込みビット線４５２が高い電圧に維持されるので、読み出し障害の問題が取り除かれる。また、読み出し動作７９６，７９２と書き込み動作７９４，７９０の間に生じるスタンバイモード即ち「保持状態」の間に、アノードとカソード４６４の間の電流が限定されないので、メモリセル６１０は周期的なリフレッシュ動作なしに動作可能である。
【００６９】
「１」読み出しモード７９２の間に生じる「１」読み出し動作のために、メモリセル６１０には前もって「１」が書き込まれる。ＧＬＴデバイス４６０は、ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位を上昇させる高状態（「順ブレーキングモード」とも称される）に入ることとなる。ノード４４４での高い電位は検出トランジスタ４９０を「オン」にする。読み出しビット線４５４は接地（０．０ボルト）にプリチャージされている。ワード線４２０に高い電圧が印加されると読み出しアクセストランジスタ４８０がオンになり、検出トランジスタ４９０及び読み出しアクセストランジスタ４８０は、線６３４を介してアノード４６６から書き込みビット線４５２及び検出トランジスタ４９０のドレイン４９４へ電流が流れることを可能にする。読み出しビット線４５４に印加される電圧が高くなると、センス増幅器回路３４６はデータ「１」がメモリセル６１０から読み出されていることを検出する。
【００７０】
「０」読み出しモード７９６の間に生じる「０」読み出し動作のために、メモリセル６１０には前もって「０」が書き込まれる。ＧＬＴデバイス４６０は低状態（「逆ブレーキングモード」とも称される）に入ることとなる。ＧＬＴデバイス４６０と書き込みアクセストランジスタ４７０の間のノード４４４の電位は概ねゼロであり、ＧＬＴデバイス４６０に電流は流れていない。ノード４４４でのゼロバイアスが検出トランジスタ４９０に印加される場合、検出トランジスタ４９０はその「オフ」状態に入ることになり、アノード４６６から書き込みビット線４５２及び検出トランジスタ４９０のドレイン４９４へ電流が流れることはできない。もしプリチャージされている読み出しビット線４５４上の電圧が変化していなければ、センス増幅器回路３４６はデータ「０」がメモリセル６１０から読み出されていることを検出する。
【００７１】
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、１つ以上の例示的な実施形態は単なる例であって、発明の範囲、適用可能性、又は構成を限定することは決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、１つ以上の例示的な実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。添付の特許請求の範囲に記載された発明の範囲及びその法的な均等範囲から逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。
【特許請求の範囲】
【請求項１】
第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を備えている半導体層（４０６）と、前記第１のウエル領域（４６３）を上に配置される第１のゲート構造（４６５／４０８）と、前記第２のウエル領域（４７１）に配置される第２のゲート構造（４７５／４０８）と、前記第３のウエル領域（４８６）上に配置される前記第２のゲート構造（４７５／４０８）と一体の第３のゲート構造（４８５／４０８）と、前記第４のウエル領域（４９３）に配置される第４のゲート構造（４９５／４０８）とを設けるステップと、
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）と、前記第１のベース領域（４６８）に隣接する前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内のアノード領域（４６６）とを形成するステップとを含む、メモリデバイスを製造するための方法。
【請求項２】
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップは更に、
前記半導体層（４０６）の露出された部分上に配置される絶縁体層（４６７）を共形的に堆積させるステップと、
前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記絶縁体層（４６７）の部分の上に感光性材料（４９６）を設けるステップと、
前記絶縁体層（４６７）の露出された部分を異方性エッチングして、前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置され前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを設けるステップとを含む、請求項１記載の方法。
【請求項３】
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップは更に、
前記絶縁スペーサブロック（４６７）と前記第１のウエル領域（４６３）の部分上に配置される第１のイオン注入マスク（４９９）を形成するステップと、
第２の伝導性タイプを有するドーパントイオン（４９７）を前記第１のウエル領域（４６３）の露出された部分と前記第２乃至第４のウエル領域（４７１，４８６，４９３）とに注入して、前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップとを含む、請求項１記載の方法。
【請求項４】
前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）と、前記第１のベース領域（４６８）に隣接する前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内のアノード領域（４６６）とを形成するステップは更に、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の他の部分を露出させる第２のイオン注入マスク（５０１）を前記第１乃至第４のゲート構造（４６５／４０８，４７５／４０８，４８５／４０８，４９５／４０８）上に形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の前記他の露出させられた部分に前記第２の伝導性タイプを有するドーパントイオン（５０３）を前記半導体層（４０６）の上面に対して４５度未満の角度で注入して、前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内の第１のベース領域（４６８）を形成するステップと、
前記第１の伝導性タイプを有するドーパントイオン（５０５）を前記第１のベース領域（４６８）の露出させられた部分に注入して、前記第１のベース領域（４６８）及び前記絶縁スペーサブロック（４６７）に隣接するアノード領域（４６６）を形成するステップとを含む、請求項３記載の方法。
【請求項５】
前記第１の伝導性タイプはＰ型を含み、前記第２の伝導性タイプはＮ型を含む、請求項４記載の方法。
【請求項６】
前記第１の伝導性タイプはＮ型を含み、前記第２の伝導性タイプはＰ型を含む、請求項４記載の方法。
【請求項７】
注入された第１のソース領域（４７２）と、注入された共通ドレイン／カソード領域（４７４／４６４）と、注入された第２のソース領域（４８２）と、注入された共通ドレイン／ソース領域（４８４／４９２）と、注入されたドレイン領域（４９４）と、注入された第１のベース領域（４６８）と、注入されたアノード領域（４６６）とを加熱して、前記第１のソース領域（４７２）と、前記共通ドレイン／カソード領域（４７４／４６４）と、前記第２のソース領域（４８２）と、前記共通ドレイン／ソース領域（４８４／４９２）と、前記ドレイン領域（４９４）と、前記第１のベース領域（４６８）と、前記アノード領域（４６６）とに注入されたドーパントイオンを外に向けて横方向に拡散させるステップをさらに含む、請求項１記載の方法。
【請求項８】
前記共通ドレイン／カソード領域（４７４／４６４）を前記第４のゲート構造（４９５／４０８）に電気的に結合するシリサイド領域（４４４）を前記共通ドレイン／カソード領域（４７４／４６４）および前記第４のゲート構造（４９５／４０８）内に形成するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記第１のソース領域（４７２）、前記アノード領域（４６６）、前記第２のソース領域（４８２）及び前記ドレイン領域（４９４）に電気的に接触する相互接続（４２１，４２８，４２２，４２９）を形成するステップと、
前記相互接続（４２１，４２８，４２２，４２９）に電気的に接触する第１のビア（４４１，４４８，４４２，４４９）を形成するステップとをさらに含む、請求項１記載の方法。
【請求項１０】
第１のビア（４４８）及び相互接続（４２８）を介して前記アノード領域（４６６）に電気的に接触する電力供給線（４３２）と前記第１のゲート構造（４６５／４０８）および前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）とを形成するステップをさらに含む、請求項９記載の方法。
【請求項１１】
前記第１のビア（４４１，４４２）に電気的に接触する第２のビア（４５１，４５５）を形成するステップをさらに含む、請求項１０記載の方法。
【請求項１２】
前記第２のビアの１つ（４５１）に電気的に接触する書き込みビット線（４５２）と前記第２のビアの他の１つ（４５５）に電気的に接触する読み出しビット線（４５４）とを形成するステップをさらに含む、請求項１１記載の方法。
【請求項１３】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップをさらに含む、請求項９記載の方法。
【請求項１４】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップは、
前記第１のビア（４４１，４４２，４４８，４４９）及び第２の絶縁体層（４０９）の残留部分上に金属の第１の層を堆積させるステップと、
前記金属の第１の層をパターニングして前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップとを含む、請求項１３記載の方法。
【請求項１５】
前記第１のビア（４４２）に電気的に接触する第２のビア（４５５）と前記接続線（６３４）に電気的に接触する他の第２のビア（６３５）とを形成するステップをさらに含む、請求項１３記載の方法。
【請求項１６】
前記第２のビア（４５５）に電気的に接触する読み出しビット線（４５４）と前記他の第２のビア（６３５）に電気的に接触する書き込みビット線（４５２）とを形成するステップをさらに含む、請求項１５記載の方法。
【請求項１７】
半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を備えている前記半導体層（４０６）と、前記第１のウエル領域（４６３）上の第１のゲート構造（４６５／４０８）と、前記第２のウエル領域（４７１）上の第２のゲート構造（４７５／４０８）と、前記第３のウエル領域（４８６）上の前記第２のゲート構造（４７５／４０８）と一体の第３のゲート構造（４８５／４０８）と、前記第４のウエル領域（４９３）上の第４のゲート構造（４９５／４０８）とを設けるステップと、
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に前記第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の他の部分を露出させるイオン注入マスク（５０１）を前記第１乃至第４のゲート構造（４６５／４０８，４７５／４０８，４８５／４０８，４９５／４０８）上に形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の前記他の露出させられた部分に前記第２の伝導性タイプを有するドーパントイオン（５０３）を前記半導体層（４０６）の上面に対して４５度未満の角度で注入して、前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内の第１のベース領域（４６８）を形成するステップと、
前記第１の伝導性タイプを有するドーパントイオン（５０５）を前記第１のベース領域（４６８）の露出させられた部分に注入して、前記第１のベース領域（４６８）及び前記絶縁スペーサブロック（４６７）に隣接するアノード領域（４６６）を形成するステップと、
前記共通ドレイン／カソード領域（４７４／４６４）を前記第４のゲート構造（４９５／４０８）に電気的に結合するシリサイド領域（４４４）を前記共通ドレイン／カソード領域（４７４／４６４）及び前記第４のゲート構造（４９５／４０８）内に形成するステップとを含む、メモリデバイスを製造するための方法。
【請求項１８】
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップはさらに、
前記半導体層（４０６）の露出された部分上に絶縁体層（４６７）を共形的に堆積させるステップと、
前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記絶縁体層（４６７）の部分上に感光性材料（４９６）を設けるステップと、
前記絶縁体層（４６７）の露出された部分を異方性エッチングして、前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上の前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを設けるステップとを含む、請求項１７記載の方法。
【請求項１９】
前記アノード領域（４６６）に電気的に接触する電力供給線（４３２）と前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）とを形成するステップと、
書き込みビット線（４５２）及び読み出しビット線（４５４）を形成するステップとをさらに含む、請求項１７記載の方法。
【請求項２０】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップと、
読み出しビット線（４５４）及び書き込みビット線（４５２）を形成するステップとをさらに含む、請求項１７記載の方法。
【請求項１】
第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を備えている半導体層（４０６）と、前記第１のウエル領域（４６３）を上に配置される第１のゲート構造（４６５／４０８）と、前記第２のウエル領域（４７１）に配置される第２のゲート構造（４７５／４０８）と、前記第３のウエル領域（４８６）上に配置される前記第２のゲート構造（４７５／４０８）と一体の第３のゲート構造（４８５／４０８）と、前記第４のウエル領域（４９３）に配置される第４のゲート構造（４９５／４０８）とを設けるステップと、
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）と、前記第１のベース領域（４６８）に隣接する前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内のアノード領域（４６６）とを形成するステップとを含む、メモリデバイスを製造するための方法。
【請求項２】
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップは更に、
前記半導体層（４０６）の露出された部分上に配置される絶縁体層（４６７）を共形的に堆積させるステップと、
前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記絶縁体層（４６７）の部分の上に感光性材料（４９６）を設けるステップと、
前記絶縁体層（４６７）の露出された部分を異方性エッチングして、前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置され前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを設けるステップとを含む、請求項１記載の方法。
【請求項３】
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップは更に、
前記絶縁スペーサブロック（４６７）と前記第１のウエル領域（４６３）の部分上に配置される第１のイオン注入マスク（４９９）を形成するステップと、
第２の伝導性タイプを有するドーパントイオン（４９７）を前記第１のウエル領域（４６３）の露出された部分と前記第２乃至第４のウエル領域（４７１，４８６，４９３）とに注入して、前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップとを含む、請求項１記載の方法。
【請求項４】
前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）と、前記第１のベース領域（４６８）に隣接する前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内のアノード領域（４６６）とを形成するステップは更に、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の他の部分を露出させる第２のイオン注入マスク（５０１）を前記第１乃至第４のゲート構造（４６５／４０８，４７５／４０８，４８５／４０８，４９５／４０８）上に形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の前記他の露出させられた部分に前記第２の伝導性タイプを有するドーパントイオン（５０３）を前記半導体層（４０６）の上面に対して４５度未満の角度で注入して、前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内の第１のベース領域（４６８）を形成するステップと、
前記第１の伝導性タイプを有するドーパントイオン（５０５）を前記第１のベース領域（４６８）の露出させられた部分に注入して、前記第１のベース領域（４６８）及び前記絶縁スペーサブロック（４６７）に隣接するアノード領域（４６６）を形成するステップとを含む、請求項３記載の方法。
【請求項５】
前記第１の伝導性タイプはＰ型を含み、前記第２の伝導性タイプはＮ型を含む、請求項４記載の方法。
【請求項６】
前記第１の伝導性タイプはＮ型を含み、前記第２の伝導性タイプはＰ型を含む、請求項４記載の方法。
【請求項７】
注入された第１のソース領域（４７２）と、注入された共通ドレイン／カソード領域（４７４／４６４）と、注入された第２のソース領域（４８２）と、注入された共通ドレイン／ソース領域（４８４／４９２）と、注入されたドレイン領域（４９４）と、注入された第１のベース領域（４６８）と、注入されたアノード領域（４６６）とを加熱して、前記第１のソース領域（４７２）と、前記共通ドレイン／カソード領域（４７４／４６４）と、前記第２のソース領域（４８２）と、前記共通ドレイン／ソース領域（４８４／４９２）と、前記ドレイン領域（４９４）と、前記第１のベース領域（４６８）と、前記アノード領域（４６６）とに注入されたドーパントイオンを外に向けて横方向に拡散させるステップをさらに含む、請求項１記載の方法。
【請求項８】
前記共通ドレイン／カソード領域（４７４／４６４）を前記第４のゲート構造（４９５／４０８）に電気的に結合するシリサイド領域（４４４）を前記共通ドレイン／カソード領域（４７４／４６４）および前記第４のゲート構造（４９５／４０８）内に形成するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記第１のソース領域（４７２）、前記アノード領域（４６６）、前記第２のソース領域（４８２）及び前記ドレイン領域（４９４）に電気的に接触する相互接続（４２１，４２８，４２２，４２９）を形成するステップと、
前記相互接続（４２１，４２８，４２２，４２９）に電気的に接触する第１のビア（４４１，４４８，４４２，４４９）を形成するステップとをさらに含む、請求項１記載の方法。
【請求項１０】
第１のビア（４４８）及び相互接続（４２８）を介して前記アノード領域（４６６）に電気的に接触する電力供給線（４３２）と前記第１のゲート構造（４６５／４０８）および前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）とを形成するステップをさらに含む、請求項９記載の方法。
【請求項１１】
前記第１のビア（４４１，４４２）に電気的に接触する第２のビア（４５１，４５５）を形成するステップをさらに含む、請求項１０記載の方法。
【請求項１２】
前記第２のビアの１つ（４５１）に電気的に接触する書き込みビット線（４５２）と前記第２のビアの他の１つ（４５５）に電気的に接触する読み出しビット線（４５４）とを形成するステップをさらに含む、請求項１１記載の方法。
【請求項１３】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップをさらに含む、請求項９記載の方法。
【請求項１４】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップは、
前記第１のビア（４４１，４４２，４４８，４４９）及び第２の絶縁体層（４０９）の残留部分上に金属の第１の層を堆積させるステップと、
前記金属の第１の層をパターニングして前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップとを含む、請求項１３記載の方法。
【請求項１５】
前記第１のビア（４４２）に電気的に接触する第２のビア（４５５）と前記接続線（６３４）に電気的に接触する他の第２のビア（６３５）とを形成するステップをさらに含む、請求項１３記載の方法。
【請求項１６】
前記第２のビア（４５５）に電気的に接触する読み出しビット線（４５４）と前記他の第２のビア（６３５）に電気的に接触する書き込みビット線（４５２）とを形成するステップをさらに含む、請求項１５記載の方法。
【請求項１７】
半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を備えている前記半導体層（４０６）と、前記第１のウエル領域（４６３）上の第１のゲート構造（４６５／４０８）と、前記第２のウエル領域（４７１）上の第２のゲート構造（４７５／４０８）と、前記第３のウエル領域（４８６）上の前記第２のゲート構造（４７５／４０８）と一体の第３のゲート構造（４８５／４０８）と、前記第４のウエル領域（４９３）上の第４のゲート構造（４９５／４０８）とを設けるステップと、
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に前記第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップと、
前記第１のゲート構造（４６５／４０８）に隣接する第１のソース領域（４７２）と、前記第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間の共通ドレイン／カソード領域（４７４／４６４）と、前記第３のゲート構造（４８５／４０８）に隣接する第２のソース領域（４８２）と、前記第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間の共通ドレイン／ソース領域（４８４／４９２）と、前記第４のゲート構造（４９５／４０８）に隣接するドレイン領域（４９４）とを形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の他の部分を露出させるイオン注入マスク（５０１）を前記第１乃至第４のゲート構造（４６５／４０８，４７５／４０８，４８５／４０８，４９５／４０８）上に形成するステップと、
前記絶縁スペーサブロック（４６７）に隣接する前記第１のウエル領域（４６３）の前記他の露出させられた部分に前記第２の伝導性タイプを有するドーパントイオン（５０３）を前記半導体層（４０６）の上面に対して４５度未満の角度で注入して、前記第１のゲート構造（４６５／４０８）に隣接する前記絶縁スペーサブロック（４６７）の下で前記第１のウエル領域（４６３）内に延在する前記第１のウエル領域（４６３）内の第１のベース領域（４６８）を形成するステップと、
前記第１の伝導性タイプを有するドーパントイオン（５０５）を前記第１のベース領域（４６８）の露出させられた部分に注入して、前記第１のベース領域（４６８）及び前記絶縁スペーサブロック（４６７）に隣接するアノード領域（４６６）を形成するステップと、
前記共通ドレイン／カソード領域（４７４／４６４）を前記第４のゲート構造（４９５／４０８）に電気的に結合するシリサイド領域（４４４）を前記共通ドレイン／カソード領域（４７４／４６４）及び前記第４のゲート構造（４９５／４０８）内に形成するステップとを含む、メモリデバイスを製造するための方法。
【請求項１８】
前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを形成するステップはさらに、
前記半導体層（４０６）の露出された部分上に絶縁体層（４６７）を共形的に堆積させるステップと、
前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上に配置される前記絶縁体層（４６７）の部分上に感光性材料（４９６）を設けるステップと、
前記絶縁体層（４６７）の露出された部分を異方性エッチングして、前記第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び前記第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接する側壁スペーサ（４６９）と、前記第１のウエル領域（４６３）の部分（４６８）及び前記第１のゲート構造（４６５／４０８）の部分上の前記第１のゲート構造４６５／（４０８）の第２の側壁（４１５）に隣接する絶縁スペーサブロック（４６７）とを設けるステップとを含む、請求項１７記載の方法。
【請求項１９】
前記アノード領域（４６６）に電気的に接触する電力供給線（４３２）と前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）とを形成するステップと、
書き込みビット線（４５２）及び読み出しビット線（４５４）を形成するステップとをさらに含む、請求項１７記載の方法。
【請求項２０】
前記第１のソース領域（４７２）及び前記第２のソース領域（４８２）に電気的に接触する電力供給線（６３２）と、前記第１のゲート構造（４６５／４０８）及び前記第１のベース領域（４６８）に電気的に接触する書き込みイネーブル線（４３０）と、前記アノード領域（４６６）を前記ドレイン領域（４９４）に電気的に結合する接続線（６３４）とを形成するステップと、
読み出しビット線（４５４）及び書き込みビット線（４５２）を形成するステップとをさらに含む、請求項１７記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公表番号】特表２０１１−５２３７８５（Ｐ２０１１−５２３７８５Ａ）
【公表日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１１−５１１６３５（Ｐ２０１１−５１１６３５）
【出願日】平成２１年５月２８日（２００９．５．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００３２４６
【国際公開番号】ＷＯ２００９／１４８５３３
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０９３２９１８７）グローバルファウンドリーズ・インコーポレイテッド (18)
【Ｆターム（参考）】
【公表日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２１年５月２８日（２００９．５．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００３２４６
【国際公開番号】ＷＯ２００９／１４８５３３
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０９３２９１８７）グローバルファウンドリーズ・インコーポレイテッド (18)
【Ｆターム（参考）】
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