【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】酸化物半導体層の側面からの酸素の脱離を防ぎ、酸化物半導体層中の欠陥（酸素欠損）が十分に少なく、ソースとドレインの間のリーク電流が抑制された半導体装置を提供する。
【解決手段】酸化物半導体膜に対して第１の加熱処理を施した後に該酸化物半導体膜を加工して酸化物半導体層を形成し、その直後に該酸化物半導体層の側壁を絶縁性酸化物で覆い、第２の加熱処理を施すことで、酸化物半導体層の側面が真空に曝されることを防ぎ、酸化物半導体層中の欠陥（酸素欠損）を少なくして半導体装置を作製する。該半導体装置はＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔｔｏｍ Ｃｏｎｔａｃｔ）構造とする。 （もっと読む）

【課題】高速動作可能な半導体装置を提供する。また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】トランジスタの半導体層に結晶性を有する酸化物半導体を用い、該半導体層にチャネル形成領域とソース領域とドレイン領域を形成する。ソース領域及びドレイン領域は、ゲート電極をマスクとして、半導体層に第１５族元素のうち一種類または複数種類の元素を添加する自己整合プロセスにより形成する。ソース領域及びドレイン領域に、ウルツ鉱型の結晶構造を付与することができる。 （もっと読む）

【課題】酸化物半導体膜をチャネル形成領域に用いたトランジスタにおいて、短チャネル効果による電気特性の変動を抑制し、微細化した半導体装置を提供する。また、オン電流を向上させた半導体装置を提供する。
【解決手段】非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置において、第２の酸化物半導体領域には、水素または希ガスのいずれかの元素が添加されている。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】本発明は、ＳＯＩにおいて適したゲッタリング方法を適用して得られる半導体装置を提供する。
【解決手段】埋め込み酸化膜と、埋め込み酸化膜上に表面シリコン層を有するＳＯＩ構造を有する半導体装置において、埋め込み酸化膜上に、表面シリコン層を活性層として有するトランジスタと、素子分離絶縁膜を有し、素子分離絶縁膜上に容量が形成されており、素子分離絶縁膜に希ガス元素又は金属元素が含まれていることを特徴とする半導体装置とする。 （もっと読む）

【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とするインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

静的ランダムアクセスメモリ（ＳＲＡＭ）回路は、パス領域のためのソース及びドレイン（Ｓ／Ｄ）区間を含む少なくとも１つのアクセスデバイスと、少なくとも１つのプルアップデバイスと、プルダウン領域のためのＳ／Ｄ区間を含む少なくとも１つのプルダウンデバイスとを有する。ＳＲＡＭ回路は、プルダウン領域の外部抵抗（Ｒ_ｅｘｔ）がパス領域の外部抵抗（Ｒ_ｅｘｔ）よりも低くなるよう構成される。このようなＳＲＡＭ回路を実現するプロセスはＳ／Ｄエピタキシを含む。
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【課題】ＳＲＡＭにおいてＮＭＯＳ及びＰＭＯＳトランジスタのバランスを確保して、ＰＭＯＳトランジスタの閾値電圧を高くできる半導体装置及びその製造方法を提供する。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。 （もっと読む）

【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。 （もっと読む）

【課題】リーク電流を低減することのできる、スタティック型のメモリセルを含む半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルと、複数のビット線と、複数のワード線と、制御用ｎ型トランジスタＴｒ１とを備えている。制御用ｎ型トランジスタＴｒ１は、複数のワード線または複数のビット線の各々の電位を制御するためのものである。複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタＴｒ２を有している。メモリセル用ｎ型トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、制御用ｎ型トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。この結果、メモリセル用ｎ型トランジスタ（トランジスタＴｒ２）の閾値電圧Ｖthを高くすることができるので、半導体記憶装置のリーク電流を低減することができる。 （もっと読む）

【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。
【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】直接相互拡散による特性劣化を低減することの可能な半導体装置を提供する。
【解決手段】ｐ型ポリシリコン層１４Ａ１およびシリサイド層１４Ａ２を有するゲート電極１４Ａと、ｎ型ポリシリコン層１４Ｂ１およびシリサイド層１４Ｂ２を有するゲート電極１４Ａとを備える。ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１は、互いに接合された接続部Ｐを素子分離層１２の直上に有し、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の少なくとも一方は、素子分離層１２の直上に狭窄部１７を有する。狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域の幅方向断面積よりも小さな幅方向断面積を有する。 （もっと読む）